JPH03104215A - Manufacture of semiconductor device - Google Patents
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- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
半導体基板に形成した導電型領域層に接続される配線電
極層の形成工程を含む半導体装置の製造方法に関し、
リーク電流防止用の導電型領域層を簡単に形戊すること
を目的とし、
半導体基板上に形成された層間絶縁膜のうち、該半導体
基板の導電型領域層に対応する領域にコンタクトホール
を形成する工程と、上記層間絶縁膜表面及び上記コンタ
クトホール内部に電極配線層を形成する工程と、該電極
配線層に向けて、上記導電型領域層と同一極性の不純物
イオンを注入する工程と、該イオン注入工程を終えた上
記電極配線層をパターニングして上記コンタクトホール
内部及びその周辺に残存させる工程と、該パターニング
工程を終えた半導体基板を加熱して、上記電極配線層を
通して上記半導体基板表面に注入された上記不純物イオ
ンを活性化し、上記コンタクトホールの下にリーク電流
防止用の導電型領域層を形或する工程とを含み構戒する
．
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、より詳しくは
、半導体基板に形成した導電型領域層に接続される配線
電極層の形或工程を含む半導体装置の製造方法に関する
．
［従来の技術］
半導体基板に形成したＭＯＳ｝ランジスタのソース，ド
レイン上に配線電極層を接続する場合には、第３図に示
すように、半導体基板３０上に設けた層間絶縁［３１に
コンタクトホール３２を形成し、このコンタクトホール
３２を通して電極配線１３３をソース３４及びドレイン
３５に接触させるようにしている．
ところが、コンタクトホール３２を形成する際に、パタ
ーン形成用のマスクにズレが生じることがあり、コンタ
クトホール３２がソース３４やドレイン３５からはみ出
してしまう．この結果、ソ一ス３４，ドレイン３５に対
して反対極性となる基板３０領域に電極配線［３３が接
触してしまり）、リーク電流が流れてトランジスタの誤
動作を引き起こす原因となる．
このため、第２図に示すように、コンタクトホール３２
を形或した後に、コンタクトホール３２から露出した半
導体基板３０にソース３４．ドレイン３５と同極性のイ
オンを注入し、リーク防止用の導電型領域ＩＩ３６を形
成するようにしている．（発明が解決しようとする課題
）
ところで、リーク防止用の導電型領域層を形或する工程
としては、第２図（ａ）〜（ｃ）に示すように、コンタ
クトホール３２を形成した後に、コンタクトホール３２
以外の領域をレジストマスク３６により覆い、この上か
らソース３４，ドレイン３５と同一極性の不純物イオン
を注入し、この後に、レジストマスク３６を除去してか
ら第２図（ｄ）に示すように、アニール処理を行って、
半導体基板３０表面の注入イオンを活性化し、ついで、
コンタクトホール３２から露出した半導体基Ｆｉ３０表
面の酸化膜３７を除去する．
この後、半導体基板３０の全体に電極配線層３３を形成
し、第２図（ｅ）に示すように、電極配線層３３をパタ
ーニングして、コンタクトホール３２の内部とその周辺
にだけ電極配線層３３を残すようにしている．
従って、電極配線層３３のリーク電流を防止するために
、不純物イオン防護用のレジストマスク３６を形或する
工程や、酸化１！１３７を除去する工程等が必要になり
、半導体装置の製造工数が大巾に増加してしまうといっ
た問題がある．本発明はこのような問題に鑑みてなされ
たものであって、リーク電流防止用の導電型領域層を簡
単に形成することができる半導体装置の製造方法を提供
することを目的とする．
〔課題を解決するための手段〕
上記課題は、第１図に例示するように、半導体基板２上
に形成された層間絶縁膜８のうち、該半導体基板２の導
電型領域層３．４に対応する領域にコンタクトホールｌ
Ｏを形成する工程と、上記層間絶縁膜８表面及び上記コ
ンタクトホール１０内部に電極配線層１ｌを形成する工
程と、該電極配線層１１に向けて、上記導電型領域層３
．４と同一極性の不純物イオンを注入する工程と、該イ
オン注入工程を終えた上記ｉ極配線層１１をパターニン
グして上記コンタクトホールｌＯ内部及びその周辺に残
存させる工程と、該パターニングエ程を終えた半導体基
Ｆｉ２を加熱して、上記電極配線層ｉｔを通して上記半
導体基板２表面に注入された上記不純物イオンを活性化
し、上記コンタクトホール１０の下にリーク電流防止用
の導電型領域層１４を形或する工程とを有することを特
徴とする半導体装置の製造方法によって解決する．〔作
用〕
本発明によれば、層間絶ａｌｌＡ８にコンタクトホール
ｌＯを形成した後に、層間絶縁膜８表面及びコンタクト
ホール１０内に電極配線層８を形或して、この上からソ
ースやドレインとなる導電型領域層３，４と同一極性の
不純物イオンを注入するようにしている。[Detailed Description of the Invention] [Summary] Regarding a method for manufacturing a semiconductor device including a step of forming a wiring electrode layer connected to a conductivity type region layer formed on a semiconductor substrate, the conductivity type region layer for preventing leakage current can be easily formed. A step of forming a contact hole in a region of an interlayer insulating film formed on a semiconductor substrate corresponding to the conductivity type region layer of the semiconductor substrate, and a step of forming a contact hole on the surface of the interlayer insulating film and the above a step of forming an electrode wiring layer inside the contact hole, a step of implanting impurity ions of the same polarity as the conductivity type region layer toward the electrode wiring layer, and a step of implanting the electrode wiring layer after the ion implantation step. a step of patterning the contact hole to remain inside and around the contact hole; and heating the semiconductor substrate after the patterning step to activate the impurity ions implanted into the surface of the semiconductor substrate through the electrode wiring layer; This method includes a step of forming a conductive type region layer to prevent leakage current under the contact hole. [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a process or a shape of a wiring electrode layer connected to a conductivity type region layer formed on a semiconductor substrate. ．． [Prior Art] When connecting a wiring electrode layer to the source and drain of a MOS transistor formed on a semiconductor substrate, as shown in FIG. A hole 32 is formed, and the electrode wiring 133 is brought into contact with the source 34 and the drain 35 through this contact hole 32. However, when forming the contact hole 32, the mask for pattern formation may be misaligned, causing the contact hole 32 to protrude from the source 34 or drain 35. As a result, the electrode wiring [33 comes into contact with the region of the substrate 30 having the opposite polarity to the source 34 and drain 35, causing a leakage current to flow and causing malfunction of the transistor. Therefore, as shown in FIG.
After forming the source 34 . in the semiconductor substrate 30 exposed through the contact hole 32 . Ions of the same polarity as the drain 35 are implanted to form a conductivity type region II 36 for leak prevention. (Problems to be Solved by the Invention) By the way, as a process for forming a conductive type region layer for preventing leakage, as shown in FIGS. 2(a) to 2(c), after forming the contact hole 32, contact hole 32
The other regions are covered with a resist mask 36, and impurity ions having the same polarity as the source 34 and drain 35 are implanted from above. After this, the resist mask 36 is removed, and as shown in FIG. 2(d), Perform annealing treatment,
The implanted ions on the surface of the semiconductor substrate 30 are activated, and then,
The oxide film 37 on the surface of the semiconductor substrate Fi 30 exposed from the contact hole 32 is removed. Thereafter, an electrode wiring layer 33 is formed over the entire semiconductor substrate 30, and as shown in FIG. I try to leave 33. Therefore, in order to prevent leakage current from the electrode wiring layer 33, a process of forming a resist mask 36 for impurity ion protection, a process of removing oxidized 1!137, etc. are required, which increases the number of man-hours for manufacturing semiconductor devices. There is a problem that the number increases dramatically. The present invention has been made in view of these problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can easily form a conductive type region layer for preventing leakage current. [Means for Solving the Problems] As illustrated in FIG. Contact hole l in the corresponding area
a step of forming an electrode wiring layer 1l on the surface of the interlayer insulating film 8 and inside the contact hole 10, and a step of forming the conductivity type region layer 3 toward the electrode wiring layer 11.
．． a step of implanting impurity ions of the same polarity as 4; a step of patterning the i-pole wiring layer 11 after the ion implantation step to leave it in and around the contact hole IO; and a step of completing the patterning step. The impurity ions implanted into the surface of the semiconductor substrate 2 through the electrode wiring layer it are activated by heating the semiconductor substrate Fi2, and a conductive type region layer 14 for preventing leakage current is formed under the contact hole 10. The problem is solved by a method for manufacturing a semiconductor device characterized by having a certain process. [Function] According to the present invention, after forming the contact hole 10 in the interlayer insulation film 8, the electrode wiring layer 8 is formed on the surface of the interlayer insulating film 8 and in the contact hole 10, and the source and drain are connected from above. Impurity ions having the same polarity as the conductivity type region layers 3 and 4 are implanted.
このために、ドライエッチングを行って層間絶縁膜８に
コンタクトホール１０を形成する際に、コンタクトホー
ルｌＯから露出した半導体基板２表面の酸化膜５を併せ
てエッチングすることができる．
また、不純物イオン注入後に、不用な電極配線層１１を
除くようにしているために、不純物イオン注入の際に、
イオン注入防護用のレジストマスクを新たに形成する必
要がなくなって、レジストマスクを形成する際の露光、
現像、レジスト除去といった処理を省略することができ
、半導体装置の製造工程を削減することが可能になる．
さらに、電極配線層ｌ１のパターニング後に、アニール
処理を行って、電極配線層１ｌの底にある不純物イオン
を活性化して、コンタクトホール１０の下にリーク電流
防止用の導電型領域１１１４を形成することができる．
〔実施例〕
そこで、以下に本発明の実施例を図面に基づいて説明す
る．
第１図は、本発明を一実施例を断面図で示す工程図であ
って、図中符号１は、ρ型半導体基板２のトランジスタ
形成領域Ａに形成したゲート電極で、このゲート電極１
の両側には、ソース３及びドレイン４が形成されており
、その表面には酸化膜５が形成されている（第１図（ａ
））．なお、図中符号６は、トランジスタ形成領域Ａを
囲むフィールド酸化膜、７は、半導体基板と同極性のチ
ャネルカット層を示している．このような状態で、まず
第１図（ａ）に示すように、半導体基板２の全体に厚さ
約０．４μｍのＰＳＧ （ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ）ｉｉ８を形成し、さらにこの上に
コンタクトホール形成用のレジストマスク９を形成する
．
この場合、レジストマスク９の窓９ａが、ドレイン４か
ら外方にズレて形成されている．そして、このレジスト
マスク９を使用して、反応性イオンエッチング法によっ
てＰＳＧＷＪ．８及び酸化膜５をエッチングし、第１図
（ｂ）に示すように、ＰＳＧ膜８にコンタクトホールｌ
Ｏを形成すると、ソース３及びドレイン４だけがコンタ
クトホールｌＯから露出するだけでなく、ドレイン４周
辺の半導体基仮２も露出することになる．次に、半導体
基板の上の全体に４，０００人程度の厚さの電極配線層
１ｌを形成すると、コンタクトホール１０内に電極配線
層１ｌが充填され、ソース３、ドレイン４及びその周辺
の半導体基板２表面に電極配線層ｌ１が接触することに
なる（第１図（Ｃ））。ここで、電極配線層１１は、ア
ルミニウム、高融点シリサイド、ポリシリコン等を気相
戒長法等によって堆積して形或したものである．この後
に、電極配線Ｎ１１の上から、エネルギー３ＭｅＶ，
ドーズ量１ ．Ｏｘ １ ０ ”／ｃ＋４（７）条件
で燐イオン（Ｐ１）を注入すると、ｔ極配線層１１の底
面まで填イオンが入り込み、コンタクトホール１０の底
部にはイオン注入層１２が形成されることになる（第１
図（ｄ））．
次に、第１図（ｅ）に示すように、コンタクトホールｌ
Ｏの上及びその周辺に第二のレジストマスク１３を形成
し、塩素系のエッチングガスを使用してレジストマスク
ｌ３から露出した電極配線層ｌ１をエンチングし、その
後に、レジストマスク１３を有機溶剤により除去する．
このエッチング処理を行った後に、半導体基板２を図示
しない加熱炉に入れて４５０゜Ｃの窒素雰囲気中でアニ
ールを行うと、コンタクトホールｌＯ底部の燐イオンが
活性化し、コンタクトホール１０の下にリーク電流防止
用の導電型領域層１４が形成される（第１図（ｆ））．
従って、ドレイン４上の配線電極層ｌ１は、半導体基板
２のｐ型領域に接触することがなく、しかも、リーク電
流防止用の導電型領域層１４と半導体基仮２がＰＮ接合
となっているために、電極配線層ＩＩを通る電流は半導
体基仮２に漏れることがない。For this reason, when dry etching is performed to form the contact hole 10 in the interlayer insulating film 8, the oxide film 5 on the surface of the semiconductor substrate 2 exposed from the contact hole IO can be etched as well. In addition, since unnecessary electrode wiring layer 11 is removed after impurity ion implantation, during impurity ion implantation,
It is no longer necessary to newly form a resist mask for ion implantation protection, and the exposure when forming the resist mask,
Processes such as development and resist removal can be omitted, making it possible to reduce the manufacturing process of semiconductor devices.
Further, after patterning the electrode wiring layer 11, an annealing treatment is performed to activate impurity ions at the bottom of the electrode wiring layer 1l to form a conductivity type region 1114 for preventing leakage current under the contact hole 10. Can be done. [Example] Therefore, an example of the present invention will be described below based on the drawings. FIG. 1 is a cross-sectional process diagram showing an embodiment of the present invention, and reference numeral 1 in the figure represents a gate electrode formed in a transistor formation region A of a ρ-type semiconductor substrate 2;
A source 3 and a drain 4 are formed on both sides of the source 3 and a drain 4, and an oxide film 5 is formed on the surface thereof (see FIG. 1(a)).
))． In the figure, reference numeral 6 indicates a field oxide film surrounding the transistor formation region A, and 7 indicates a channel cut layer having the same polarity as the semiconductor substrate. In this state, first, as shown in FIG.
ate glass) ii8 is formed, and a resist mask 9 for forming contact holes is further formed thereon. In this case, the window 9a of the resist mask 9 is formed to be shifted outward from the drain 4. Using this resist mask 9, PSGWJ. 8 and the oxide film 5, and as shown in FIG. 1(b), a contact hole l is formed in the PSG film 8.
When O is formed, not only the source 3 and drain 4 are exposed from the contact hole 1O, but also the semiconductor base 2 around the drain 4 is exposed. Next, when an electrode wiring layer 1l with a thickness of about 4,000 layers is formed all over the semiconductor substrate, the contact hole 10 is filled with the electrode wiring layer 1l, and the source 3, drain 4 and the surrounding semiconductor The electrode wiring layer l1 comes into contact with the surface of the substrate 2 (FIG. 1(C)). Here, the electrode wiring layer 11 is formed by depositing aluminum, high melting point silicide, polysilicon, etc. by a vapor phase deposition method or the like. After this, from above the electrode wiring N11, an energy of 3 MeV,
Dose amount 1. When phosphorus ions (P1) are implanted under the condition of Ox 10''/c+4(7), the filler ions penetrate to the bottom of the t-pole wiring layer 11, and an ion-implanted layer 12 is formed at the bottom of the contact hole 10. Become (1st
Figure (d)). Next, as shown in FIG. 1(e), the contact hole l
A second resist mask 13 is formed on and around O, and the electrode wiring layer l1 exposed from the resist mask l3 is etched using a chlorine-based etching gas, and then the resist mask 13 is etched with an organic solvent. Remove. After performing this etching process, when the semiconductor substrate 2 is placed in a heating furnace (not shown) and annealed in a nitrogen atmosphere at 450°C, the phosphorus ions at the bottom of the contact hole 10 are activated and leak beneath the contact hole 10. A conductivity type region layer 14 for preventing current is formed (FIG. 1(f)). Therefore, the wiring electrode layer l1 on the drain 4 does not come into contact with the p-type region of the semiconductor substrate 2, and moreover, the conductivity type region layer 14 for preventing leakage current and the semiconductor substrate 2 form a PN junction. Therefore, the current passing through the electrode wiring layer II does not leak to the semiconductor substrate 2.
以上述べたように本発明によれば、層間絶縁膜にコンタ
クトホールを形成した後に、層間絶縁膜表面及びコンタ
クトホール内に電極配線層を形或して、この上からソー
スやドレインとなる導電型領域層と同一極性の不純物イ
オンを注入するようにしている。As described above, according to the present invention, after forming a contact hole in an interlayer insulating film, an electrode wiring layer is formed on the surface of the interlayer insulating film and in the contact hole, and a conductive type that becomes a source or a drain is formed on the electrode wiring layer. Impurity ions having the same polarity as the region layer are implanted.
このために、ドライエッチングを行って層間絶縁膜にコ
ンタクトホールを形或する際に、コンタクトホールから
露出した半導体基板表面の酸化膜を併せてエッチングす
ることができる。For this reason, when dry etching is performed to form a contact hole in the interlayer insulating film, the oxide film on the surface of the semiconductor substrate exposed from the contact hole can also be etched.
また、不純物イオン注入後に、不用な電極配線層を除く
ようにしているために、不純物イオン注入の際に、イオ
ン注入防護用のレジストマスクを新たに形成する必要が
なくなって、レジストマスクを形戊する際の露光、現像
、レジスト除去といった処理を省略することができ、半
導体装置の製造工程を削減することが可能になる。In addition, since unnecessary electrode wiring layers are removed after impurity ion implantation, there is no need to form a new resist mask to protect the ion implantation during impurity ion implantation, and the resist mask can be reshaped. It is possible to omit processes such as exposure, development, and resist removal during the process, and it is possible to reduce the manufacturing process of the semiconductor device.
第１図（ａ）〜（ｆ）は、本発明の一実施例を断面によ
り示す工程図、
第２図（ａ）〜（ｅ）は、
示す工程図、
第３図は、
である。
（符号の説明）
２・・・半導体基板、
３・・・ソース（導電型領域層）、
４・・・ドレイン（導電型領域層）、
５・・・酸化膜、
６・・・フィールド酸化膜、
８・・・ＰＳＧ膜（層間絶！！膜）、
９、１３・・・レジストマスク、
１０・・・コンタクトホール、
１１・・・電極配線層、
ｌ２・・・イオン注入層、
ｌ４・・・リーク電流防止用の導電型領域層。
従来方法の一例を断面で
従来装置の一例を示す装置の断面図
出 願 人 富士通株式会社FIGS. 1(a) to (f) are process diagrams showing an embodiment of the present invention in cross section, FIGS. 2(a) to (e) are process diagrams, and FIG. (Explanation of symbols) 2... Semiconductor substrate, 3... Source (conductivity type region layer), 4... Drain (conductivity type region layer), 5... Oxide film, 6... Field oxide film , 8... PSG film (interlayer!! film), 9, 13... Resist mask, 10... Contact hole, 11... Electrode wiring layer, l2... Ion implantation layer, l4...・Conductive type area layer for leakage current prevention. Cross-sectional diagram of a device showing an example of a conventional method in a cross section and an example of a conventional device Applicant: Fujitsu Limited
Claims (1)
基板の導電型領域層に対応する領域にコンタクトホール
を形成する工程と、 上記層間絶縁膜表面及び上記コンタクトホール内部に電
極配線層を形成する工程と、 該電極配線層に向けて、上記導電型領域層と同一極性の
不純物イオンを注入する工程と、 該イオン注入工程を終えた上記電極配線層をパターニン
グして上記コンタクトホール内部及びその周辺に残存さ
せる工程と、 該パターニング工程を終えた半導体基板を加熱して、上
記電極配線層を通して上記半導体基板表面に注入された
上記不純物イオンを活性化し、上記コンタクトホールの
下にリーク電流防止用の導電型領域層を形成する工程と
を有することを特徴とする半導体装置の製造方法。[Claims] A step of forming a contact hole in a region of an interlayer insulating film formed on a semiconductor substrate corresponding to a conductivity type region layer of the semiconductor substrate; forming an electrode wiring layer on the electrode wiring layer; implanting impurity ions having the same polarity as the conductivity type region layer into the electrode wiring layer; and patterning the electrode wiring layer after the ion implantation process. After the step of leaving the contact hole in and around it, and the patterning step, the semiconductor substrate is heated to activate the impurity ions implanted into the surface of the semiconductor substrate through the electrode wiring layer, and 1. A method of manufacturing a semiconductor device, comprising the step of forming a conductive type region layer thereunder for preventing leakage current.
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879954A (en) * | 1996-05-20 | 1999-03-09 | Raytheon Company | Radiation-hard isoplanar cryo-CMOS process suitable for sub-micron devices |
| US6163059A (en) * | 1997-03-07 | 2000-12-19 | Advanced Micro Devices, Inc. | Integrated circuit including source implant self-aligned to contact via |
-
1989
- 1989-09-19 JP JP24407289A patent/JP2839909B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879954A (en) * | 1996-05-20 | 1999-03-09 | Raytheon Company | Radiation-hard isoplanar cryo-CMOS process suitable for sub-micron devices |
| US6163059A (en) * | 1997-03-07 | 2000-12-19 | Advanced Micro Devices, Inc. | Integrated circuit including source implant self-aligned to contact via |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2839909B2 (en) | 1998-12-24 |
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