JPH03104083A - リフレッシュ制御方式 - Google Patents
リフレッシュ制御方式Info
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- JPH03104083A JPH03104083A JP1239926A JP23992689A JPH03104083A JP H03104083 A JPH03104083 A JP H03104083A JP 1239926 A JP1239926 A JP 1239926A JP 23992689 A JP23992689 A JP 23992689A JP H03104083 A JPH03104083 A JP H03104083A
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Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パーソナルコンピュータや、ワードプロセク
サ等の情報処理装置における,ダイナくックメモリのリ
フレッシュ制御方式に関する。
サ等の情報処理装置における,ダイナくックメモリのリ
フレッシュ制御方式に関する。
パーソナルコンピュータやワードプロセッサ等の情報処
理装置では、記憶装置として、集積度、価格等の点から
ダイナミックメモリ(以下DRAMと略記する)が広く
用い゛られている。
理装置では、記憶装置として、集積度、価格等の点から
ダイナミックメモリ(以下DRAMと略記する)が広く
用い゛られている。
1)RAMは、紀憶内容の保持のために,メモリセルに
対してリフレッシュ動作を行tx 5必要がある。
対してリフレッシュ動作を行tx 5必要がある。
素子にもよるが、一般に, 4++a軟に256リフレ
ッシュサイクル、1たは、8mwgに512リフレッシ
ュサイクル等,一定時間内に必要なリフレッシュサイク
ル数の規定がなされている. 第4図に従来のりフレッシ具制御方式の一例を示す. このリフレッシュ制御方式は,第4図に示すように,C
PU 1およびメモリ10に,アクセス要求アービター
6と、リフレクシェカウンタ7と、RAS/己η生成部
8と、マルチプレクサ9とりフレクシ3L要求部26と
を傭えて構或される。
ッシュサイクル、1たは、8mwgに512リフレッシ
ュサイクル等,一定時間内に必要なリフレッシュサイク
ル数の規定がなされている. 第4図に従来のりフレッシ具制御方式の一例を示す. このリフレッシュ制御方式は,第4図に示すように,C
PU 1およびメモリ10に,アクセス要求アービター
6と、リフレクシェカウンタ7と、RAS/己η生成部
8と、マルチプレクサ9とりフレクシ3L要求部26と
を傭えて構或される。
メモリのりフレクシ^動作は,次のように行なわれる.
リフレクシェ要求部26がリフレッシュ要求信号16を
出力し,リフレクシェカウンタ7は、リフレッシ具アド
レス22を発生する。
出力し,リフレクシェカウンタ7は、リフレッシ具アド
レス22を発生する。
アクセス要求アービター6は、リフレッシェ要求信号1
6と,CPU1からのメモリ10へのアクセス要求であ
るメモリアクセス要求信号12との優先制御を行た5.
DRAMは、記憶情報をコンデンサの電荷の有無に対応
させたものである.従って、規定時関内にリフレッシェ
動作が行kわれkいと、電荷が放電し記憶情報が損失し
てし1う。そのため、アクセス要求アービター6は,C
PU1のメモリ10へのアクセスとリフレッシュ要求が
同時に発生した場合は、リフレクシS要求信号16を優
先する. リフレッシネ要求が受け付けられると,アクセス要求ア
ービター6は、リフレッシュサイクル信号17とメモリ
サイクル起動信号1Bを出力する。
6と,CPU1からのメモリ10へのアクセス要求であ
るメモリアクセス要求信号12との優先制御を行た5.
DRAMは、記憶情報をコンデンサの電荷の有無に対応
させたものである.従って、規定時関内にリフレッシェ
動作が行kわれkいと、電荷が放電し記憶情報が損失し
てし1う。そのため、アクセス要求アービター6は,C
PU1のメモリ10へのアクセスとリフレッシュ要求が
同時に発生した場合は、リフレクシS要求信号16を優
先する. リフレッシネ要求が受け付けられると,アクセス要求ア
ービター6は、リフレッシュサイクル信号17とメモリ
サイクル起動信号1Bを出力する。
?ウアドレスストロープ(以下RASと略す)およびカ
ラムアドレスストロープ(以下CASと略す)生成部8
(以下1行/τ行生戚部と略す)は,メモリサイクル起
動信号18で駆動され、RAS 19aおよびCAS
19kを生威する。マルチプレクサ9は、リフレッシネ
サイクル信号17によってリフレッシェアドレス22を
メモリアドレス20として出力する。
ラムアドレスストロープ(以下CASと略す)生成部8
(以下1行/τ行生戚部と略す)は,メモリサイクル起
動信号18で駆動され、RAS 19aおよびCAS
19kを生威する。マルチプレクサ9は、リフレッシネ
サイクル信号17によってリフレッシェアドレス22を
メモリアドレス20として出力する。
リフレクシェカ終了すると,リフレクシュカウンタ7は
、次のリフレッシュアドレスを示すように、カウントア
クプを行なう。
、次のリフレッシュアドレスを示すように、カウントア
クプを行なう。
第4図において、リフレッシ晶要求部26は,前記リフ
レクシー規定を満たすようにリフレッシェ要求信号16
を送出するが、その方式には、例えば,4隅紅に256
リフレッシュサイクルを行kう場合、次の2方式がある
. 1つは,256サイクルを,4肩■■■の間に均等に割
り付け、およそ15.6μ蹴(#4琳紅/256 )に
1回ずつリフレッシュサイクルを行なう方式(以下この
方式を分散リフレッシュ方式と呼ぶ)である.他の1つ
は、4asecごとに連続して256サイクルのリフレ
クシュを行々う方式(以下この方式を集中リフレッシュ
方式と呼ぶ)である。一般には,分散リフレクシ一方式
が多く採用されている。f.お、実際のシステムにおい
ては, FURANのロウ/カラムアドレスのマルチプ
レクサおよびアドレスマルチブレクス信号等が存在する
が、ここでは省略する。
レクシー規定を満たすようにリフレッシェ要求信号16
を送出するが、その方式には、例えば,4隅紅に256
リフレッシュサイクルを行kう場合、次の2方式がある
. 1つは,256サイクルを,4肩■■■の間に均等に割
り付け、およそ15.6μ蹴(#4琳紅/256 )に
1回ずつリフレッシュサイクルを行なう方式(以下この
方式を分散リフレッシュ方式と呼ぶ)である.他の1つ
は、4asecごとに連続して256サイクルのリフレ
クシュを行々う方式(以下この方式を集中リフレッシュ
方式と呼ぶ)である。一般には,分散リフレクシ一方式
が多く採用されている。f.お、実際のシステムにおい
ては, FURANのロウ/カラムアドレスのマルチプ
レクサおよびアドレスマルチブレクス信号等が存在する
が、ここでは省略する。
第5図に分散リフレッシュ方式のタイミングチャートの
一例を示す. リフレッシェ要求信号16は、15.6μ歓間隔で送出
され,一πフS19aの立ち下がりでメモリアドレス2
0で示サれるメモリセルのリフレッシュが行kわれる.
メモリアドレス20は,1回のリフレッシュサイクル毎
に加算され、4ssecで256回のリフレッシュサイ
クルを終了する. 第6図に集中リフレッシ異方式のタイミングチャートの
一例を示す. リフレッシェ要求信号16は、1回のりフレクシェサイ
クルに必要kサイクルタイムごとに出力され、256回
連続してリフレクシェが行kわれる。
一例を示す. リフレッシェ要求信号16は、15.6μ歓間隔で送出
され,一πフS19aの立ち下がりでメモリアドレス2
0で示サれるメモリセルのリフレッシュが行kわれる.
メモリアドレス20は,1回のリフレッシュサイクル毎
に加算され、4ssecで256回のリフレッシュサイ
クルを終了する. 第6図に集中リフレッシ異方式のタイミングチャートの
一例を示す. リフレッシェ要求信号16は、1回のりフレクシェサイ
クルに必要kサイクルタイムごとに出力され、256回
連続してリフレクシェが行kわれる。
この方式では,1回のサイクルタイムが約300+ss
ecであるとすると,約768μ旗で256回のリフレ
ッシュを終了し,再び、4諷蹴後に、リフレクシュ要求
信号16が送出され、リフレッシェが開始される・分散
リフレッシェ方式では、CPU 1のメモリアクセスが
リフレッシェと競合した場合でも、1リフレッシェサイ
クルが終了すれば,CPU1は、メモリ10へのアクセ
スができる。
ecであるとすると,約768μ旗で256回のリフレ
ッシュを終了し,再び、4諷蹴後に、リフレクシュ要求
信号16が送出され、リフレッシェが開始される・分散
リフレッシェ方式では、CPU 1のメモリアクセスが
リフレッシェと競合した場合でも、1リフレッシェサイ
クルが終了すれば,CPU1は、メモリ10へのアクセ
スができる。
集中リフレッシュ方式では、連続した256回のりフレ
ッシエサイクルの後、次のりフレツシ&までおよそ五h
鳶の間、CPU1は、リフレッシュと競合することkく
、メモリ10をアクセスできる。
ッシエサイクルの後、次のりフレツシ&までおよそ五h
鳶の間、CPU1は、リフレッシュと競合することkく
、メモリ10をアクセスできる。
fKお、リフレクシェに関する一般的な公知例としては
、特開昭62 − 165790号公報、特開昭60一
265594号公報等が挙げられる. 〔・発明が解決しようとする課題〕 上記従来技術には,それぞれ次のよj tt問題点があ
る。
、特開昭62 − 165790号公報、特開昭60一
265594号公報等が挙げられる. 〔・発明が解決しようとする課題〕 上記従来技術には,それぞれ次のよj tt問題点があ
る。
すkわち、分散リフレクシネ方式においては、リフレッ
シェ間隔が15,6μ鱈と短いため、CPU 1のメモ
リ10へのアクセス要求がリフレッシ具要求と競合しゃ
すくkる.これは,例えば第7図に示すようtgDRA
Mのページモード動作など、DRAMを高速アクセスモ
ードで使用した場合に,特に、問題とたる. ページモードは、以下のように動作する.第7図におい
て、データ30は,第4図には示していないが,メモリ
10がシステムのデータバスに出力するデータである. 時刻T1においてメモリアクセス要求信号12が送出さ
れ、最初のアクセスが開始される.tず、iコ1”19
gの立ち下がりでメモリアドレス20の値がロウアドレ
スとして取り込まれ、時ja+rtのCAB19hの立
ち下がりでメモリアドレス20の値がカツムアドレスと
して取り込まれ、時刻TIにおいてデータ50が出力さ
れる。
シェ間隔が15,6μ鱈と短いため、CPU 1のメモ
リ10へのアクセス要求がリフレッシ具要求と競合しゃ
すくkる.これは,例えば第7図に示すようtgDRA
Mのページモード動作など、DRAMを高速アクセスモ
ードで使用した場合に,特に、問題とたる. ページモードは、以下のように動作する.第7図におい
て、データ30は,第4図には示していないが,メモリ
10がシステムのデータバスに出力するデータである. 時刻T1においてメモリアクセス要求信号12が送出さ
れ、最初のアクセスが開始される.tず、iコ1”19
gの立ち下がりでメモリアドレス20の値がロウアドレ
スとして取り込まれ、時ja+rtのCAB19hの立
ち下がりでメモリアドレス20の値がカツムアドレスと
して取り込まれ、時刻TIにおいてデータ50が出力さ
れる。
この後,通常動作では,RAS 19@, CAS 1
9kは,共に一度ハイレペルに戻すが、次のメモリアク
セスのロウアドレスが前回のアクセスのロウアドレスと
等しい場合(以下これをベージヒクトと呼ぶ),時刻T
4において示されるように、RAS 19gはローレベ
ルのままで. CAS 19bのみを一度ハイレベ〃に
戻し,もう一度立ち下げ、新しいカラムアドレスのみを
取り込むようにすればよい.ページヒットと?.った場
合、RAS 19gを変化させる必要がないので、アク
セス開始からデータ出力までの時間が短縮される。
9kは,共に一度ハイレペルに戻すが、次のメモリアク
セスのロウアドレスが前回のアクセスのロウアドレスと
等しい場合(以下これをベージヒクトと呼ぶ),時刻T
4において示されるように、RAS 19gはローレベ
ルのままで. CAS 19bのみを一度ハイレベ〃に
戻し,もう一度立ち下げ、新しいカラムアドレスのみを
取り込むようにすればよい.ページヒットと?.った場
合、RAS 19gを変化させる必要がないので、アク
セス開始からデータ出力までの時間が短縮される。
このように,ページモード動作は、連続アクセスでロウ
アドレスが同一であることが条件であり、1つ前のアク
セスとロウアドレスが異なる場合は,ページモードでは
動作させることはできず、通常の動作となる(これをペ
ージミスヒットと呼ぶ)。
アドレスが同一であることが条件であり、1つ前のアク
セスとロウアドレスが異なる場合は,ページモードでは
動作させることはできず、通常の動作となる(これをペ
ージミスヒットと呼ぶ)。
時刻Tsにおいて、ページモード動作の最中にり7レク
シェ要求信号16が送出されると,リフレッシュ動作を
優先して行なう.ところが、このとき、今筐でアクセス
していたロウアドレスとリフレッシュアドレスとは何ら
関係がないので,ページミスヒットと同様に.RAS1
9αおよびCAS 19Aを一旦ハイレペルに戻す必要
がある.その後,時刻T6において−RAS19mが立
ち下がり、リフレッシュのメモリアドレス20が取り込
まれ,り7レッシ島が行なわれる. 時刻T,から次のアクセスが始まる.ここで,時刻T.
において取り込筐れるロウアドレスが時刻T,において
取り込筐れるロウアドレスと等しい場合でも、時刻T●
においてリフレッシュのメモリアドレス20が取り込ま
れているので、ページミスヒクトと九り,時刻raに示
すように,RAS 19gを一度ハイレペルに戻してや
る必要がある、 上記のように、分散リフレクシ具方式では,ベージモー
ド動作等のミスヒットの回数が多< itるという問題
がある。
シェ要求信号16が送出されると,リフレッシュ動作を
優先して行なう.ところが、このとき、今筐でアクセス
していたロウアドレスとリフレッシュアドレスとは何ら
関係がないので,ページミスヒットと同様に.RAS1
9αおよびCAS 19Aを一旦ハイレペルに戻す必要
がある.その後,時刻T6において−RAS19mが立
ち下がり、リフレッシュのメモリアドレス20が取り込
まれ,り7レッシ島が行なわれる. 時刻T,から次のアクセスが始まる.ここで,時刻T.
において取り込筐れるロウアドレスが時刻T,において
取り込筐れるロウアドレスと等しい場合でも、時刻T●
においてリフレッシュのメモリアドレス20が取り込ま
れているので、ページミスヒクトと九り,時刻raに示
すように,RAS 19gを一度ハイレペルに戻してや
る必要がある、 上記のように、分散リフレクシ具方式では,ベージモー
ド動作等のミスヒットの回数が多< itるという問題
がある。
kお、ページモードに関連するものとしては,特開昭6
1 − 42793号公報がある.一方、集中リフレッ
シュ方式においては、リフレッシ.のない期間が長いた
め、CPU 1のアクセスとは競合しに<<,ページモ
ード動作等のヒクト率の低下が少tx. < 、性能面
では有利である。
1 − 42793号公報がある.一方、集中リフレッ
シュ方式においては、リフレッシ.のない期間が長いた
め、CPU 1のアクセスとは競合しに<<,ページモ
ード動作等のヒクト率の低下が少tx. < 、性能面
では有利である。
しかし、この集中リフレッシ為方式は,リフレッシ島優
先度が高いために、一旦リフレッシ^が始まると、25
6回のリフレッシュが全て終了し紅い限り、CPU1は
メモリアクセスができない●このため・り7′ツシ瓢期
間中にCPU 1へ外s力1ら割込み処理要求かあった
場合、長時間待たされたり、受け付けられkい場合があ
り,システムの応答性が悪くなる。これは、特に、通信
々どの限られた時間内に応答が必’l tx処理におい
て問題となる. 寸た,近年では、ラップト;?ブ型のコンピュータのよ
うに、システムを電池駆動する場合が増えている. ところで、乾電池の放電特性として、連続放電よりも間
欠放電の方が放電持続時間が長くなることが知られてい
る.このような装置で、分散リフレッシネ方式を用いる
と,15.6μ式という短い間隔でリフレッシ島電流が
流れるので、電池は、持続放電状態とたり、集中リフレ
ッシ島方式より電油の消耗が早筐るものと考えられる. このように,従来の方式では、システムの応答性を優先
して分散り7レッシΔ方式を採用すれば、DRAMの高
速アクセスモードのヒット率の低下,および電池によっ
て駆動されるシステムにおける電池の消耗が早く々ると
いう問題がある.一方、集中リフレッシェ方式を採用す
れば、リフレクシー期間中の割込み処理要求が長時間待
たされたり、受け付ゆられなかったりする等の問題があ
った。
先度が高いために、一旦リフレッシ^が始まると、25
6回のリフレッシュが全て終了し紅い限り、CPU1は
メモリアクセスができない●このため・り7′ツシ瓢期
間中にCPU 1へ外s力1ら割込み処理要求かあった
場合、長時間待たされたり、受け付けられkい場合があ
り,システムの応答性が悪くなる。これは、特に、通信
々どの限られた時間内に応答が必’l tx処理におい
て問題となる. 寸た,近年では、ラップト;?ブ型のコンピュータのよ
うに、システムを電池駆動する場合が増えている. ところで、乾電池の放電特性として、連続放電よりも間
欠放電の方が放電持続時間が長くなることが知られてい
る.このような装置で、分散リフレッシネ方式を用いる
と,15.6μ式という短い間隔でリフレッシ島電流が
流れるので、電池は、持続放電状態とたり、集中リフレ
ッシ島方式より電油の消耗が早筐るものと考えられる. このように,従来の方式では、システムの応答性を優先
して分散り7レッシΔ方式を採用すれば、DRAMの高
速アクセスモードのヒット率の低下,および電池によっ
て駆動されるシステムにおける電池の消耗が早く々ると
いう問題がある.一方、集中リフレッシェ方式を採用す
れば、リフレクシー期間中の割込み処理要求が長時間待
たされたり、受け付ゆられなかったりする等の問題があ
った。
本発明の目的は,走行するプログラムの割込みの有無等
に応じて最適なりフレクシェ方式を適用することができ
るリフレッシェ制御方式を提供することにある. 本発明の他の目的は、電池およびバクテリー等によって
駆動されるシステムにおいて、電池の消耗をより少なく
するリフレッシュ制御方式を提供することにある. 本発明のさらに他の目的は,DRAMをページモード動
作等の高速アクセスモードで動作させた際に、ミスヒッ
トの生じる回数をより少なくするリフレッシュ制御方式
を提供することにある。
に応じて最適なりフレクシェ方式を適用することができ
るリフレッシェ制御方式を提供することにある. 本発明の他の目的は、電池およびバクテリー等によって
駆動されるシステムにおいて、電池の消耗をより少なく
するリフレッシュ制御方式を提供することにある. 本発明のさらに他の目的は,DRAMをページモード動
作等の高速アクセスモードで動作させた際に、ミスヒッ
トの生じる回数をより少なくするリフレッシュ制御方式
を提供することにある。
本発明は、上記目的を違或するために、リフレクシエ喪
求部として分散リフレクシ&要求部と集中リフレツシネ
要求部との2つを設け、さらにリフレッシュ方式の選択
手段を設け.リフレッシェ方式を,分散方式または集中
方式のいずれかを選択できるようにしたものである. 上記選択は,例えば、CPU等が検出したアプリケーシ
ョンプログラムの走行状態等をI/Qレジスタ等の情報
保持手段に書き込み,書き込筐れた情報に基づいてリフ
レクシ一方式選択手段が分散リフレッシェ方式または集
中リフレッシェ方式のいずれかを選択することにより行
なうことができる。
求部として分散リフレクシ&要求部と集中リフレツシネ
要求部との2つを設け、さらにリフレッシュ方式の選択
手段を設け.リフレッシェ方式を,分散方式または集中
方式のいずれかを選択できるようにしたものである. 上記選択は,例えば、CPU等が検出したアプリケーシ
ョンプログラムの走行状態等をI/Qレジスタ等の情報
保持手段に書き込み,書き込筐れた情報に基づいてリフ
レクシ一方式選択手段が分散リフレッシェ方式または集
中リフレッシェ方式のいずれかを選択することにより行
なうことができる。
また,本発明は,割込み処理ねと応答性を要求される外
部装置接続の検出手段を設け、その有無を検出し、リフ
レッシa方式選択手段が分散リフレッシ島方式または集
中リフレッシェ方式のいずれかを選択し,リフレッシ1
を行なう構或とすることができる. さらに,本発明は,駆動電源の種類を検出する手段を設
け、電源の種類によって、リフレクシ3方式選択手段が
、分散リフレッシェ方式または集中リフレッシ島方式の
いずれかを選択し、リフレッシ島を行たう構或とするこ
とができる。
部装置接続の検出手段を設け、その有無を検出し、リフ
レッシa方式選択手段が分散リフレッシ島方式または集
中リフレッシェ方式のいずれかを選択し,リフレッシ1
を行なう構或とすることができる. さらに,本発明は,駆動電源の種類を検出する手段を設
け、電源の種類によって、リフレクシ3方式選択手段が
、分散リフレッシェ方式または集中リフレッシ島方式の
いずれかを選択し、リフレッシ島を行たう構或とするこ
とができる。
さらに、本発明は、外部接続装置からの割込み要求を検
出する手段を設け、その有無を検出し、リフレノシ島方
式選択手段が分散リフレッシェ方式または集中リフレク
シェ方式のいずれかを選択し、リフレクシェを行なう構
成とすることもできる. 〔作 用〕 分散リフレクシ&要求部と集中リフレッシュ要求部は,
それぞれ独立に分散リフレッシェ要求と集中リフレッシ
ュ要求を送出する。CPUは劃込みの有無等、アブリケ
ーシ璽ンプログラムの走行状態を検出する.リフレッシ
ェ方式選択手段は、プログラムがリアルタイム応答性を
必要とする時には分散リフレクシa要求部からのりフレ
ッシJL1!求を選択し. DRAMの高速アクセスモ
ードのヒット率を高めたい時には,集中リフレッシュ要
求部からのりフレシシェ要求を選択する。
出する手段を設け、その有無を検出し、リフレノシ島方
式選択手段が分散リフレッシェ方式または集中リフレク
シェ方式のいずれかを選択し、リフレクシェを行なう構
成とすることもできる. 〔作 用〕 分散リフレクシ&要求部と集中リフレッシュ要求部は,
それぞれ独立に分散リフレッシェ要求と集中リフレッシ
ュ要求を送出する。CPUは劃込みの有無等、アブリケ
ーシ璽ンプログラムの走行状態を検出する.リフレッシ
ェ方式選択手段は、プログラムがリアルタイム応答性を
必要とする時には分散リフレクシa要求部からのりフレ
ッシJL1!求を選択し. DRAMの高速アクセスモ
ードのヒット率を高めたい時には,集中リフレッシュ要
求部からのりフレシシェ要求を選択する。
選択方法としては、CPUがI/Oレジスタなどに書き
込んだ情報に基づいて切り換える。あるいは,割込み信
号を出力する外部接続装置の有無、外部接続装置からの
割込み信号の有無、電源の種類等を、装置検出部、電源
検出部等で検出し,その情報に基づいて切り換えてもよ
い。
込んだ情報に基づいて切り換える。あるいは,割込み信
号を出力する外部接続装置の有無、外部接続装置からの
割込み信号の有無、電源の種類等を、装置検出部、電源
検出部等で検出し,その情報に基づいて切り換えてもよ
い。
以下、本発明の一実施例について、図面を参照して説明
する。たお,各実施例において,同一構或要素について
は、同一の符号を付することとして、重複した説明を省
略する。
する。たお,各実施例において,同一構或要素について
は、同一の符号を付することとして、重複した説明を省
略する。
第1図に示す実施例は,CPU1およびメモリ10に,
前記従来のものと同様に、アクセス要氷アービター6と
、リフレッシュカウンタ7と、RASl cis生戒部
8と、マルチプレクサ9とを備え,さらに、本実施例の
特徴部分として,分散リフレッシー要求部2と,集中リ
フレッシー要求部5と. I/Oレジスタ4と、リフレ
ッシェ方式選択部5とを備えて構成される。
前記従来のものと同様に、アクセス要氷アービター6と
、リフレッシュカウンタ7と、RASl cis生戒部
8と、マルチプレクサ9とを備え,さらに、本実施例の
特徴部分として,分散リフレッシー要求部2と,集中リ
フレッシー要求部5と. I/Oレジスタ4と、リフレ
ッシェ方式選択部5とを備えて構成される。
なお、第1図において,11はI/O書込み信号、13
は分散リフレッシ具要求信号,14は集中リフレッシェ
袂氷信号、15はリフレッシェ方式選択信号である。
は分散リフレッシ具要求信号,14は集中リフレッシェ
袂氷信号、15はリフレッシェ方式選択信号である。
本図における分散リフレッシュ費求部2および集中リフ
レクシ&要求部3は,第4図ではりフレッシ&要求部2
6に幻応する。1た、本図におげろ分散リフレッシュI
IX信号13および集中リフレッシュ要求信号14は,
第4図ではリフレッシュ要求信号16に則応している. 第1図において、分散リフレッシ具要求部2と集中リフ
レクシ&要求部3は、独立にそれぞれ分散りフレッシ&
要求信号15および集中リフレッシェ要求信号14を出
力する.CPU1は, I/Q書込み信号11を用いて
I/Oレジスタ4へ、リフレッシェ方式の選択情報を書
き込む。リフレッシΔ方式選択部5は,リフレプシェ方
式選択信号15によって上記2つのりフレクシェ要求信
号の一方を選択し、リフレクシ&要求信号16として出
力する。
レクシ&要求部3は,第4図ではりフレッシ&要求部2
6に幻応する。1た、本図におげろ分散リフレッシュI
IX信号13および集中リフレッシュ要求信号14は,
第4図ではリフレッシュ要求信号16に則応している. 第1図において、分散リフレッシ具要求部2と集中リフ
レクシ&要求部3は、独立にそれぞれ分散りフレッシ&
要求信号15および集中リフレッシェ要求信号14を出
力する.CPU1は, I/Q書込み信号11を用いて
I/Oレジスタ4へ、リフレッシェ方式の選択情報を書
き込む。リフレッシΔ方式選択部5は,リフレプシェ方
式選択信号15によって上記2つのりフレクシェ要求信
号の一方を選択し、リフレクシ&要求信号16として出
力する。
他の動作は、第4図と回しであるので、重複する脱明を
嘆略する. なお,I/Qレジスタへの書込みは,外部割込みの有無
などに応じて,アブリヶーシ冒ンプログラムまたはオペ
レーティングシステムが行txクてもよいし、ユーザが
書き込んでもよい。
嘆略する. なお,I/Qレジスタへの書込みは,外部割込みの有無
などに応じて,アブリヶーシ冒ンプログラムまたはオペ
レーティングシステムが行txクてもよいし、ユーザが
書き込んでもよい。
第2図に本発明の他の実施例の構成を示す@本実施例は
、前記第1図に示す実施例におげるI/Oレジスタ4を
有したい代りに、装置検出部26および通信制御部23
を有し、他の構戒は、第1図に示すものと同じである。
、前記第1図に示す実施例におげるI/Oレジスタ4を
有したい代りに、装置検出部26および通信制御部23
を有し、他の構戒は、第1図に示すものと同じである。
通信制御部23は、外部接続装置から割込み要求を受げ
付げると、CPU1へ割込み要求信号24を送出する。
付げると、CPU1へ割込み要求信号24を送出する。
装置検出部26は,装置検出信号25を用いて割込み等
を生じる外部装置の接続の有無を検出し、リフレクシ一
方式選択信号15を制御する。
を生じる外部装置の接続の有無を検出し、リフレクシ一
方式選択信号15を制御する。
第3図に本発明のさらに他の実施例の構成を示す・
本実施例は,前記第1図に示す実施例におげる1/Qレ
ジスタを有しない代りに,電源検出部28および乾電池
27を有し,他の構威は,第1図に示すものと同じであ
る. 電源検出部28は,電源検出信号29を用いて、システ
ムの電源が乾電池27であるかどうかを検出し、リフレ
ッシa方式選択信号15を制御する.次に,前記各実施
例の作用について,まとめて説明する. 第8図および第9図に,前記2つのりフレッシ瓢要求信
号の切換え動作のタイミングチャートの一例を示す.第
8図では集中リフレッシュ方式から分散リフレクシェ方
式への切換え動作を示す。
ジスタを有しない代りに,電源検出部28および乾電池
27を有し,他の構威は,第1図に示すものと同じであ
る. 電源検出部28は,電源検出信号29を用いて、システ
ムの電源が乾電池27であるかどうかを検出し、リフレ
ッシa方式選択信号15を制御する.次に,前記各実施
例の作用について,まとめて説明する. 第8図および第9図に,前記2つのりフレッシ瓢要求信
号の切換え動作のタイミングチャートの一例を示す.第
8図では集中リフレッシュ方式から分散リフレクシェ方
式への切換え動作を示す。
リフレッシュ方式の切換えは,前記DRAMのりフレタ
シェ規定を満たすよう,以下のように行なわれる. 第8図において,リフレッシェ要求信号16として集中
リフレッシュ要求信号14が選択されている時刻rto
において,リフレッシ瓢方式選択信号15がローレベル
からハイレペルに切り換わると、リフレッシェ方式選択
部5は、集中リフレッシェ要求信号14に代えて、分散
リフレクシェ要求信号13をリフレッシェ要求信号16
として選択する。
シェ規定を満たすよう,以下のように行なわれる. 第8図において,リフレッシェ要求信号16として集中
リフレッシュ要求信号14が選択されている時刻rto
において,リフレッシ瓢方式選択信号15がローレベル
からハイレペルに切り換わると、リフレッシェ方式選択
部5は、集中リフレッシェ要求信号14に代えて、分散
リフレクシェ要求信号13をリフレッシェ要求信号16
として選択する。
このとき,前回の集中り7レッシェ要求信号14の送出
終了時刻T,から時刻T.。までの間隔が1&6μ麿を
超えていると、分散リフレッシェ方式に切り換わった後
で前記DRAMのリフレッシュ規定を満たさr1いメモ
リセルが生じる。こ。タメ、IJ 7レッシ.方式選択
部5は、時刻Tl1から始まる集中リフレッシュ要求信
号14をリフレッ,/ユ要求信号16として出力した直
後に、時mr,,において,分散リフレッシュ要求信号
15をリフレッシュ要求信号16として出力するよう切
換え動作を行た5. 第9図では、分散リフレプシュ方式から集中リフレッシ
シ方式への切換え動作を示す。
終了時刻T,から時刻T.。までの間隔が1&6μ麿を
超えていると、分散リフレッシェ方式に切り換わった後
で前記DRAMのリフレッシュ規定を満たさr1いメモ
リセルが生じる。こ。タメ、IJ 7レッシ.方式選択
部5は、時刻Tl1から始まる集中リフレッシュ要求信
号14をリフレッ,/ユ要求信号16として出力した直
後に、時mr,,において,分散リフレッシュ要求信号
15をリフレッシュ要求信号16として出力するよう切
換え動作を行た5. 第9図では、分散リフレプシュ方式から集中リフレッシ
シ方式への切換え動作を示す。
リフレクシ&要求信号16として分散リフレッシェ要求
信号13が選択されている時刻714において,リフレ
ッシ島方式選択信号15がハイレベルからローレベルへ
切り換わると、分散リフレッシ3−要求信号13に代え
て集中リフレッシェ要求信号14をリフレッシェ要求信
号16として選択する。
信号13が選択されている時刻714において,リフレ
ッシ島方式選択信号15がハイレベルからローレベルへ
切り換わると、分散リフレッシ3−要求信号13に代え
て集中リフレッシェ要求信号14をリフレッシェ要求信
号16として選択する。
このとき,前回の分散リフレッシ島要求送出時刻7’t
sからT14以降、最初に集中リフレッシェ要求信号1
4の送出される時刻rtaまでの間隔が、15.6μ式
を超えていると、集中リフレッシュ方式に切り換わった
後で、前記DRAMのりフレクシエ規定を満たさtgい
メモリセルが生じる。このためリフレクシエ方式選択部
5は、時刻7’l4以降最初に集中リフレッシュ要求信
号14の送出される直前の時刻Tlaまで分散リフレッ
シュ要求信号13をリフレッシュ要求信号16として出
力し、時刻T,●において集中リフレクシェ要求信号1
4をリフレクシー要求信号16として出力するよう、切
換え動作を行なう。
sからT14以降、最初に集中リフレッシェ要求信号1
4の送出される時刻rtaまでの間隔が、15.6μ式
を超えていると、集中リフレッシュ方式に切り換わった
後で、前記DRAMのりフレクシエ規定を満たさtgい
メモリセルが生じる。このためリフレクシエ方式選択部
5は、時刻7’l4以降最初に集中リフレッシュ要求信
号14の送出される直前の時刻Tlaまで分散リフレッ
シュ要求信号13をリフレッシュ要求信号16として出
力し、時刻T,●において集中リフレクシェ要求信号1
4をリフレクシー要求信号16として出力するよう、切
換え動作を行なう。
前記第1図、第2図および第3図に示す咎実施例におげ
るCPU 1に代えて,DMAC (ダイレクト・メモ
リ・アクセス・コントローラ)など,他のバスマスタを
用いてもよい.また、分散リフレッシェ要求部2,集中
リフレクシ瓢要求部3を含んだ複数のリフレッシュ要求
部を設げ,リフレッシュ方式選択部5が複数のリフレッ
シュ要求部の送出する複数のリフレッシS要求から1つ
を選択する構成としてもよい。
るCPU 1に代えて,DMAC (ダイレクト・メモ
リ・アクセス・コントローラ)など,他のバスマスタを
用いてもよい.また、分散リフレッシェ要求部2,集中
リフレクシ瓢要求部3を含んだ複数のリフレッシュ要求
部を設げ,リフレッシュ方式選択部5が複数のリフレッ
シュ要求部の送出する複数のリフレッシS要求から1つ
を選択する構成としてもよい。
さらに,第1図に示す実施例におげるI/Oレジスタ4
へのリフレッシ,方式の選択情報の書込みは,cpv1
が割込み要求を発生しない外部接続機器に対し,ポーリ
ングを行々クた結果に基づいて行なってもよいし、キー
ボード入力ヲ監視して一定時間経過しても入力のない場
合等に行なってもよい. 第2図に示す実施例においては、通信制御部25は、応
答性が要求されることが本質であるので,割込み要求信
号24の有無に依存するものではなく、ポーリング制御
方式によるものとしてもよい。1た、通信制御部23は
、ディスク制御部等、CPU 1が応答性を必要とされ
る他のものであってもよい。
へのリフレッシ,方式の選択情報の書込みは,cpv1
が割込み要求を発生しない外部接続機器に対し,ポーリ
ングを行々クた結果に基づいて行なってもよいし、キー
ボード入力ヲ監視して一定時間経過しても入力のない場
合等に行なってもよい. 第2図に示す実施例においては、通信制御部25は、応
答性が要求されることが本質であるので,割込み要求信
号24の有無に依存するものではなく、ポーリング制御
方式によるものとしてもよい。1た、通信制御部23は
、ディスク制御部等、CPU 1が応答性を必要とされ
る他のものであってもよい。
また,装置検出部26は、外部接続装置からの割込み要
求の有無を検出し、リフレクシェ方式選択信号15を制
御する構或としてもよい。
求の有無を検出し、リフレクシェ方式選択信号15を制
御する構或としてもよい。
第3図に示す実施例においては,電源検出部28は,A
C電源以外の有限な寿命を持つ電源を検出することが本
質であり、乾電池27のみを検出するものではなく、バ
クテリー等の充電電池、あるいは,電池の消耗度等を検
出するものとしてもよい.?らに、本発明は、前述した
各実施例およびそれらの変形例を適宜組合せてもよい。
C電源以外の有限な寿命を持つ電源を検出することが本
質であり、乾電池27のみを検出するものではなく、バ
クテリー等の充電電池、あるいは,電池の消耗度等を検
出するものとしてもよい.?らに、本発明は、前述した
各実施例およびそれらの変形例を適宜組合せてもよい。
本発明によれば,I)RAMのりフレクシュにおいて、
複数のりフレクシェ制御方式を選択できるので、性能,
応答性、電源等に応じて,最適なリフレッシュ制御方式
を可能とする。
複数のりフレクシェ制御方式を選択できるので、性能,
応答性、電源等に応じて,最適なリフレッシュ制御方式
を可能とする。
第1図は本発明の一実施例を示すブロック図、第2図は
本発明の他の実施例を示すブロック図、第3図は本発明
のさらに他の実施例を示すブロック図、第4図は従来の
技術を示すブロック図、第5図は分散リフレッシュ方式
の動作の一例を示すタイミングチャート,第6図は集中
リフレクシュ方式の動作の一例を示すタイミングチャー
ト,第7図はDRAMのベージモード動作の一例を示す
タイミングチャート、第8図は集中リフレッシュ方式か
ら分散リフレッシ5方式への切換え動作の一例を示すタ
イ■ングチャート、第9図は集中リフレッシュ方式から
分散リフレッシ島方式への切換え動作の一例を示すタイ
ミングチャートである。 1 ・・・・・・・・・・・・ CPU2・・・・・・
・・・・・・分散リフレッシェ要求部3・・・・・・・
・・・・・集中リフレッシュ要求部4・・・・・・・・
・・・・I/Oレジスタ5・・・・・・・・・・・・リ
フレッシェ方式選択部7・・・・・・・・・・・・リフ
レッシェカウンタ8・・・・・・・・・・・・RAS/
乙汀生或部10・・・・・・・・・メモリ 11・・・・・・・・・I/O書込み信号13・・・・
・・・・・分散リフレクシェ要求信号14・・・・・・
・・・集中リフレッシ3.要求信号15・・・・・・・
・・リフレッシ1方式選択信号16・・・・・・・・・
リフレッシュ要求信号23・・・・・・・・・通信制御
部 24・・・・・・・・・割込み要求信号25・・・・・
・・・・装置検出信号 26・・・・・・・・・装置検
出部27・・・・・・・・・乾電池 28・・・
・・・・・・電源検出部29・・・・・・・・・電源検
出信号
本発明の他の実施例を示すブロック図、第3図は本発明
のさらに他の実施例を示すブロック図、第4図は従来の
技術を示すブロック図、第5図は分散リフレッシュ方式
の動作の一例を示すタイミングチャート,第6図は集中
リフレクシュ方式の動作の一例を示すタイミングチャー
ト,第7図はDRAMのベージモード動作の一例を示す
タイミングチャート、第8図は集中リフレッシュ方式か
ら分散リフレッシ5方式への切換え動作の一例を示すタ
イ■ングチャート、第9図は集中リフレッシュ方式から
分散リフレッシ島方式への切換え動作の一例を示すタイ
ミングチャートである。 1 ・・・・・・・・・・・・ CPU2・・・・・・
・・・・・・分散リフレッシェ要求部3・・・・・・・
・・・・・集中リフレッシュ要求部4・・・・・・・・
・・・・I/Oレジスタ5・・・・・・・・・・・・リ
フレッシェ方式選択部7・・・・・・・・・・・・リフ
レッシェカウンタ8・・・・・・・・・・・・RAS/
乙汀生或部10・・・・・・・・・メモリ 11・・・・・・・・・I/O書込み信号13・・・・
・・・・・分散リフレクシェ要求信号14・・・・・・
・・・集中リフレッシ3.要求信号15・・・・・・・
・・リフレッシ1方式選択信号16・・・・・・・・・
リフレッシュ要求信号23・・・・・・・・・通信制御
部 24・・・・・・・・・割込み要求信号25・・・・・
・・・・装置検出信号 26・・・・・・・・・装置検
出部27・・・・・・・・・乾電池 28・・・
・・・・・・電源検出部29・・・・・・・・・電源検
出信号
Claims (1)
- 【特許請求の範囲】 1、CPU(中央処理装置)と、定められた時間t内に
n個のアドレスに対してリフレッシが必要なダイナミッ
クRAMを使用したメモリを有する情報処理装置におけ
るリフレッシュ制御方式において、概ね時間t/nに1
回前記メモリに対しリフレッシュ要求を送出する分散リ
フレッシュ制御部と、時間tごとにn回連続してリフレ
ッシュ要求を送出する集中リフレッシ制御部と、前記分
散リフレッシュ制御部と前記集中リフレッシュ制御部か
ら出力されたそれぞれのリフレッシュ要求の選択手段と
を備えたことを特徴とするリフレッシュ制御方式。 2、前記CPUがI/O書込み信号を用いて設定値を書
き込むI/Oレジスタを備え、かつ、前記リフレッシュ
要求の選択手段は、該I/Oレジスタの設定値によって
制御されることを特徴とする請求項、記載のリフレッシ
ュ制御方式。 3、外部接続装置の有無を検出する外部接続装置検出部
を備え、かつ、前記リフレッシュ要求の選択手段は、該
外部接続装置検出部が検出した外部装置接続の有無によ
りて制御されることを特徴とする請求項1記載のリフレ
ッシュ制御方式。 4、システムの電源の種類を検出する電源検出部を備え
、かつ、システムの電源の前記リフレッシュ要求の選択
手段は、該電源検出部が検出した電源の種類によりて制
御されることを特徴とする請求項、記載のリフレッシュ
制御方式。 5、外部からの割込み要求を検出する手段を備え、かつ
、前記リフレッシュ要求の選択手段は、該割込み要求検
出手段が外部接続装置からの割込み要求の有無を検出し
た結果に基づいて制御されることを特徴とする請求項1
記載のリフレッシュ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1239926A JPH03104083A (ja) | 1989-09-18 | 1989-09-18 | リフレッシュ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1239926A JPH03104083A (ja) | 1989-09-18 | 1989-09-18 | リフレッシュ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03104083A true JPH03104083A (ja) | 1991-05-01 |
Family
ID=17051898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1239926A Pending JPH03104083A (ja) | 1989-09-18 | 1989-09-18 | リフレッシュ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03104083A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004171660A (ja) * | 2002-11-19 | 2004-06-17 | Sony Corp | 情報記憶装置、情報記憶方法、情報記憶プログラム |
-
1989
- 1989-09-18 JP JP1239926A patent/JPH03104083A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004171660A (ja) * | 2002-11-19 | 2004-06-17 | Sony Corp | 情報記憶装置、情報記憶方法、情報記憶プログラム |
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