JPH03104083A - リフレッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナルコンピュータや、ワードプロセク
サ等の情報処理装置における，ダイナくックメモリのリ
フレッシュ制御方式に関する。

〔従来の技術〕

パーソナルコンピュータやワードプロセッサ等の情報処
理装置では、記憶装置として、集積度、価格等の点から
ダイナミックメモリ（以下ＤＲＡＭと略記する）が広く
用い゛られている。

１）ＲＡＭは、紀憶内容の保持のために，メモリセルに
対してリフレッシュ動作を行ｔｘ　５必要がある。

素子にもよるが、一般に，　４＋＋ａ軟に２５６リフレ
ッシュサイクル、１たは、８ｍｗｇに５１２リフレッシ
ュサイクル等，一定時間内に必要なリフレッシュサイク
ル数の規定がなされている． 第４図に従来のりフレッシ具制御方式の一例を示す． このリフレッシュ制御方式は，第４図に示すように，Ｃ
ＰＵ　１およびメモリ１０に，アクセス要求アービター
６と、リフレクシェカウンタ７と、ＲＡＳ／己η生成部
８と、マルチプレクサ９とりフレクシ３Ｌ要求部２６と
を傭えて構或される。

メモリのりフレクシ＾動作は，次のように行なわれる． リフレクシェ要求部２６がリフレッシュ要求信号１６を
出力し，リフレクシェカウンタ７は、リフレッシ具アド
レス２２を発生する。

アクセス要求アービター６は、リフレッシェ要求信号１
６と，ＣＰＵ１からのメモリ１０へのアクセス要求であ
るメモリアクセス要求信号１２との優先制御を行た５．
ＤＲＡＭは、記憶情報をコンデンサの電荷の有無に対応
させたものである．従って、規定時関内にリフレッシェ
動作が行ｋわれｋいと、電荷が放電し記憶情報が損失し
てし１う。そのため、アクセス要求アービター６は，Ｃ
ＰＵ１のメモリ１０へのアクセスとリフレッシュ要求が
同時に発生した場合は、リフレクシＳ要求信号１６を優
先する． リフレッシネ要求が受け付けられると，アクセス要求ア
ービター６は、リフレッシュサイクル信号１７とメモリ
サイクル起動信号１Ｂを出力する。

？ウアドレスストロープ（以下ＲＡＳと略す）およびカ
ラムアドレスストロープ（以下ＣＡＳと略す）生成部８
（以下１行／τ行生戚部と略す）は，メモリサイクル起
動信号１８で駆動され、ＲＡＳ　１９ａおよびＣＡＳ　
１９ｋを生威する。マルチプレクサ９は、リフレッシネ
サイクル信号１７によってリフレッシェアドレス２２を
メモリアドレス２０として出力する。

リフレクシェカ終了すると，リフレクシュカウンタ７は
、次のリフレッシュアドレスを示すように、カウントア
クプを行なう。

第４図において、リフレッシ晶要求部２６は，前記リフ
レクシー規定を満たすようにリフレッシェ要求信号１６
を送出するが、その方式には、例えば，４隅紅に２５６
リフレッシュサイクルを行ｋう場合、次の２方式がある
． １つは，２５６サイクルを，４肩■■■の間に均等に割
り付け、およそ１５．６μ蹴（＃４琳紅／２５６　）に
１回ずつリフレッシュサイクルを行なう方式（以下この
方式を分散リフレッシュ方式と呼ぶ）である．他の１つ
は、４ａｓｅｃごとに連続して２５６サイクルのリフレ
クシュを行々う方式（以下この方式を集中リフレッシュ
方式と呼ぶ）である。一般には，分散リフレクシ一方式
が多く採用されている。ｆ．お、実際のシステムにおい
ては，　ＦＵＲＡＮのロウ／カラムアドレスのマルチプ
レクサおよびアドレスマルチブレクス信号等が存在する
が、ここでは省略する。

第５図に分散リフレッシュ方式のタイミングチャートの
一例を示す． リフレッシェ要求信号１６は、１５．６μ歓間隔で送出
され，一πフＳ１９ａの立ち下がりでメモリアドレス２
０で示サれるメモリセルのリフレッシュが行ｋわれる．
メモリアドレス２０は，１回のリフレッシュサイクル毎
に加算され、４ｓｓｅｃで２５６回のリフレッシュサイ
クルを終了する． 第６図に集中リフレッシ異方式のタイミングチャートの
一例を示す． リフレッシェ要求信号１６は、１回のりフレクシェサイ
クルに必要ｋサイクルタイムごとに出力され、２５６回
連続してリフレクシェが行ｋわれる。

この方式では，１回のサイクルタイムが約３００＋ｓｓ
ｅｃであるとすると，約７６８μ旗で２５６回のリフレ
ッシュを終了し，再び、４諷蹴後に、リフレクシュ要求
信号１６が送出され、リフレッシェが開始される・分散
リフレッシェ方式では、ＣＰＵ　１のメモリアクセスが
リフレッシェと競合した場合でも、１リフレッシェサイ
クルが終了すれば，ＣＰＵ１は、メモリ１０へのアクセ
スができる。

集中リフレッシュ方式では、連続した２５６回のりフレ
ッシエサイクルの後、次のりフレツシ＆までおよそ五ｈ
鳶の間、ＣＰＵ１は、リフレッシュと競合することｋく
、メモリ１０をアクセスできる。

ｆＫお、リフレクシェに関する一般的な公知例としては
、特開昭６２　−　１６５７９０号公報、特開昭６０一
２６５５９４号公報等が挙げられる． 〔・発明が解決しようとする課題〕 上記従来技術には，それぞれ次のよｊ　ｔｔ問題点があ
る。

すｋわち、分散リフレクシネ方式においては、リフレッ
シェ間隔が１５，６μ鱈と短いため、ＣＰＵ　１のメモ
リ１０へのアクセス要求がリフレッシ具要求と競合しゃ
すくｋる．これは，例えば第７図に示すようｔｇＤＲＡ
Ｍのページモード動作など、ＤＲＡＭを高速アクセスモ
ードで使用した場合に，特に、問題とたる． ページモードは、以下のように動作する．第７図におい
て、データ３０は，第４図には示していないが，メモリ
１０がシステムのデータバスに出力するデータである． 時刻Ｔ１においてメモリアクセス要求信号１２が送出さ
れ、最初のアクセスが開始される．ｔず、ｉコ１”１９
ｇの立ち下がりでメモリアドレス２０の値がロウアドレ
スとして取り込まれ、時ｊａ＋ｒｔのＣＡＢ１９ｈの立
ち下がりでメモリアドレス２０の値がカツムアドレスと
して取り込まれ、時刻ＴＩにおいてデータ５０が出力さ
れる。

この後，通常動作では，ＲＡＳ　１９＠，　ＣＡＳ　１
９ｋは，共に一度ハイレペルに戻すが、次のメモリアク
セスのロウアドレスが前回のアクセスのロウアドレスと
等しい場合（以下これをベージヒクトと呼ぶ），時刻Ｔ
４において示されるように、ＲＡＳ　１９ｇはローレベ
ルのままで．　ＣＡＳ　１９ｂのみを一度ハイレベ〃に
戻し，もう一度立ち下げ、新しいカラムアドレスのみを
取り込むようにすればよい．ページヒットと？．った場
合、ＲＡＳ　１９ｇを変化させる必要がないので、アク
セス開始からデータ出力までの時間が短縮される。

このように，ページモード動作は、連続アクセスでロウ
アドレスが同一であることが条件であり、１つ前のアク
セスとロウアドレスが異なる場合は，ページモードでは
動作させることはできず、通常の動作となる（これをペ
ージミスヒットと呼ぶ）。

時刻Ｔｓにおいて、ページモード動作の最中にり７レク
シェ要求信号１６が送出されると，リフレッシュ動作を
優先して行なう．ところが、このとき、今筐でアクセス
していたロウアドレスとリフレッシュアドレスとは何ら
関係がないので，ページミスヒットと同様に．ＲＡＳ１
９αおよびＣＡＳ　１９Ａを一旦ハイレペルに戻す必要
がある．その後，時刻Ｔ６において−ＲＡＳ１９ｍが立
ち下がり、リフレッシュのメモリアドレス２０が取り込
まれ，り７レッシ島が行なわれる． 時刻Ｔ，から次のアクセスが始まる．ここで，時刻Ｔ．
において取り込筐れるロウアドレスが時刻Ｔ，において
取り込筐れるロウアドレスと等しい場合でも、時刻Ｔ●
においてリフレッシュのメモリアドレス２０が取り込ま
れているので、ページミスヒクトと九り，時刻ｒａに示
すように，ＲＡＳ　１９ｇを一度ハイレペルに戻してや
る必要がある、 上記のように、分散リフレクシ具方式では，ベージモー
ド動作等のミスヒットの回数が多＜　ｉｔるという問題
がある。

ｋお、ページモードに関連するものとしては，特開昭６
１　−　４２７９３号公報がある．一方、集中リフレッ
シュ方式においては、リフレッシ．のない期間が長いた
め、ＣＰＵ　１のアクセスとは競合しに＜＜，ページモ
ード動作等のヒクト率の低下が少ｔｘ．　＜　、性能面
では有利である。

しかし、この集中リフレッシ為方式は，リフレッシ島優
先度が高いために、一旦リフレッシ＾が始まると、２５
６回のリフレッシュが全て終了し紅い限り、ＣＰＵ１は
メモリアクセスができない●このため・り７′ツシ瓢期
間中にＣＰＵ　１へ外ｓ力１ら割込み処理要求かあった
場合、長時間待たされたり、受け付けられｋい場合があ
り，システムの応答性が悪くなる。これは、特に、通信
々どの限られた時間内に応答が必’ｌ　ｔｘ処理におい
て問題となる． 寸た，近年では、ラップト；？ブ型のコンピュータのよ
うに、システムを電池駆動する場合が増えている． ところで、乾電池の放電特性として、連続放電よりも間
欠放電の方が放電持続時間が長くなることが知られてい
る．このような装置で、分散リフレッシネ方式を用いる
と，１５．６μ式という短い間隔でリフレッシ島電流が
流れるので、電池は、持続放電状態とたり、集中リフレ
ッシ島方式より電油の消耗が早筐るものと考えられる． このように，従来の方式では、システムの応答性を優先
して分散り７レッシΔ方式を採用すれば、ＤＲＡＭの高
速アクセスモードのヒット率の低下，および電池によっ
て駆動されるシステムにおける電池の消耗が早く々ると
いう問題がある．一方、集中リフレッシェ方式を採用す
れば、リフレクシー期間中の割込み処理要求が長時間待
たされたり、受け付ゆられなかったりする等の問題があ
った。

本発明の目的は，走行するプログラムの割込みの有無等
に応じて最適なりフレクシェ方式を適用することができ
るリフレッシェ制御方式を提供することにある． 本発明の他の目的は、電池およびバクテリー等によって
駆動されるシステムにおいて、電池の消耗をより少なく
するリフレッシュ制御方式を提供することにある． 本発明のさらに他の目的は，ＤＲＡＭをページモード動
作等の高速アクセスモードで動作させた際に、ミスヒッ
トの生じる回数をより少なくするリフレッシュ制御方式
を提供することにある。

〔ｌＩ＠を解決するための手段〕

本発明は、上記目的を違或するために、リフレクシエ喪
求部として分散リフレクシ＆要求部と集中リフレツシネ
要求部との２つを設け、さらにリフレッシュ方式の選択
手段を設け．リフレッシェ方式を，分散方式または集中
方式のいずれかを選択できるようにしたものである． 上記選択は，例えば、ＣＰＵ等が検出したアプリケーシ
ョンプログラムの走行状態等をＩ／Ｑレジスタ等の情報
保持手段に書き込み，書き込筐れた情報に基づいてリフ
レクシ一方式選択手段が分散リフレッシェ方式または集
中リフレッシェ方式のいずれかを選択することにより行
なうことができる。

また，本発明は，割込み処理ねと応答性を要求される外
部装置接続の検出手段を設け、その有無を検出し、リフ
レッシａ方式選択手段が分散リフレッシ島方式または集
中リフレッシェ方式のいずれかを選択し，リフレッシ１
を行なう構或とすることができる． さらに，本発明は，駆動電源の種類を検出する手段を設
け、電源の種類によって、リフレクシ３方式選択手段が
、分散リフレッシェ方式または集中リフレッシ島方式の
いずれかを選択し、リフレッシ島を行たう構或とするこ
とができる。

さらに、本発明は、外部接続装置からの割込み要求を検
出する手段を設け、その有無を検出し、リフレノシ島方
式選択手段が分散リフレッシェ方式または集中リフレク
シェ方式のいずれかを選択し、リフレクシェを行なう構
成とすることもできる． 〔作　用〕 分散リフレクシ＆要求部と集中リフレッシュ要求部は，
それぞれ独立に分散リフレッシェ要求と集中リフレッシ
ュ要求を送出する。ＣＰＵは劃込みの有無等、アブリケ
ーシ璽ンプログラムの走行状態を検出する．リフレッシ
ェ方式選択手段は、プログラムがリアルタイム応答性を
必要とする時には分散リフレクシａ要求部からのりフレ
ッシＪＬ１！求を選択し．　ＤＲＡＭの高速アクセスモ
ードのヒット率を高めたい時には，集中リフレッシュ要
求部からのりフレシシェ要求を選択する。

選択方法としては、ＣＰＵがＩ／Ｏレジスタなどに書き
込んだ情報に基づいて切り換える。あるいは，割込み信
号を出力する外部接続装置の有無、外部接続装置からの
割込み信号の有無、電源の種類等を、装置検出部、電源
検出部等で検出し，その情報に基づいて切り換えてもよ
い。

〔実施例〕

以下、本発明の一実施例について、図面を参照して説明
する。たお，各実施例において，同一構或要素について
は、同一の符号を付することとして、重複した説明を省
略する。

第１図に示す実施例は，ＣＰＵ１およびメモリ１０に，
前記従来のものと同様に、アクセス要氷アービター６と
、リフレッシュカウンタ７と、ＲＡＳｌ　ｃｉｓ生戒部
８と、マルチプレクサ９とを備え，さらに、本実施例の
特徴部分として，分散リフレッシー要求部２と，集中リ
フレッシー要求部５と．　Ｉ／Ｏレジスタ４と、リフレ
ッシェ方式選択部５とを備えて構成される。

なお、第１図において，１１はＩ／Ｏ書込み信号、１３
は分散リフレッシ具要求信号，１４は集中リフレッシェ
袂氷信号、１５はリフレッシェ方式選択信号である。

本図における分散リフレッシュ費求部２および集中リフ
レクシ＆要求部３は，第４図ではりフレッシ＆要求部２
６に幻応する。１た、本図におげろ分散リフレッシュＩ
ＩＸ信号１３および集中リフレッシュ要求信号１４は，
第４図ではリフレッシュ要求信号１６に則応している． 第１図において、分散リフレッシ具要求部２と集中リフ
レクシ＆要求部３は、独立にそれぞれ分散りフレッシ＆
要求信号１５および集中リフレッシェ要求信号１４を出
力する．ＣＰＵ１は，　Ｉ／Ｑ書込み信号１１を用いて
Ｉ／Ｏレジスタ４へ、リフレッシェ方式の選択情報を書
き込む。リフレッシΔ方式選択部５は，リフレプシェ方
式選択信号１５によって上記２つのりフレクシェ要求信
号の一方を選択し、リフレクシ＆要求信号１６として出
力する。

他の動作は、第４図と回しであるので、重複する脱明を
嘆略する． なお，Ｉ／Ｑレジスタへの書込みは，外部割込みの有無
などに応じて，アブリヶーシ冒ンプログラムまたはオペ
レーティングシステムが行ｔｘクてもよいし、ユーザが
書き込んでもよい。

第２図に本発明の他の実施例の構成を示す＠本実施例は
、前記第１図に示す実施例におげるＩ／Ｏレジスタ４を
有したい代りに、装置検出部２６および通信制御部２３
を有し、他の構戒は、第１図に示すものと同じである。

通信制御部２３は、外部接続装置から割込み要求を受げ
付げると、ＣＰＵ１へ割込み要求信号２４を送出する。

装置検出部２６は，装置検出信号２５を用いて割込み等
を生じる外部装置の接続の有無を検出し、リフレクシ一
方式選択信号１５を制御する。

第３図に本発明のさらに他の実施例の構成を示す・ 本実施例は，前記第１図に示す実施例におげる１／Ｑレ
ジスタを有しない代りに，電源検出部２８および乾電池
２７を有し，他の構威は，第１図に示すものと同じであ
る． 電源検出部２８は，電源検出信号２９を用いて、システ
ムの電源が乾電池２７であるかどうかを検出し、リフレ
ッシａ方式選択信号１５を制御する．次に，前記各実施
例の作用について，まとめて説明する． 第８図および第９図に，前記２つのりフレッシ瓢要求信
号の切換え動作のタイミングチャートの一例を示す．第
８図では集中リフレッシュ方式から分散リフレクシェ方
式への切換え動作を示す。

リフレッシュ方式の切換えは，前記ＤＲＡＭのりフレタ
シェ規定を満たすよう，以下のように行なわれる． 第８図において，リフレッシェ要求信号１６として集中
リフレッシュ要求信号１４が選択されている時刻ｒｔｏ
において，リフレッシ瓢方式選択信号１５がローレベル
からハイレペルに切り換わると、リフレッシェ方式選択
部５は、集中リフレッシェ要求信号１４に代えて、分散
リフレクシェ要求信号１３をリフレッシェ要求信号１６
として選択する。

このとき，前回の集中り７レッシェ要求信号１４の送出
終了時刻Ｔ，から時刻Ｔ．。までの間隔が１＆６μ麿を
超えていると、分散リフレッシェ方式に切り換わった後
で前記ＤＲＡＭのリフレッシュ規定を満たさｒ１いメモ
リセルが生じる。こ。タメ、ＩＪ　７レッシ．方式選択
部５は、時刻Ｔｌ１から始まる集中リフレッシュ要求信
号１４をリフレッ，／ユ要求信号１６として出力した直
後に、時ｍｒ，，において，分散リフレッシュ要求信号
１５をリフレッシュ要求信号１６として出力するよう切
換え動作を行た５． 第９図では、分散リフレプシュ方式から集中リフレッシ
シ方式への切換え動作を示す。

リフレクシ＆要求信号１６として分散リフレッシェ要求
信号１３が選択されている時刻７１４において，リフレ
ッシ島方式選択信号１５がハイレベルからローレベルへ
切り換わると、分散リフレッシ３−要求信号１３に代え
て集中リフレッシェ要求信号１４をリフレッシェ要求信
号１６として選択する。

このとき，前回の分散リフレッシ島要求送出時刻７’ｔ
ｓからＴ１４以降、最初に集中リフレッシェ要求信号１
４の送出される時刻ｒｔａまでの間隔が、１５．６μ式
を超えていると、集中リフレッシュ方式に切り換わった
後で、前記ＤＲＡＭのりフレクシエ規定を満たさｔｇい
メモリセルが生じる。このためリフレクシエ方式選択部
５は、時刻７’ｌ４以降最初に集中リフレッシュ要求信
号１４の送出される直前の時刻Ｔｌａまで分散リフレッ
シュ要求信号１３をリフレッシュ要求信号１６として出
力し、時刻Ｔ，●において集中リフレクシェ要求信号１
４をリフレクシー要求信号１６として出力するよう、切
換え動作を行なう。

前記第１図、第２図および第３図に示す咎実施例におげ
るＣＰＵ　１に代えて，ＤＭＡＣ　（ダイレクト・メモ
リ・アクセス・コントローラ）など，他のバスマスタを
用いてもよい．また、分散リフレッシェ要求部２，集中
リフレクシ瓢要求部３を含んだ複数のリフレッシュ要求
部を設げ，リフレッシュ方式選択部５が複数のリフレッ
シュ要求部の送出する複数のリフレッシＳ要求から１つ
を選択する構成としてもよい。

さらに，第１図に示す実施例におげるＩ／Ｏレジスタ４
へのリフレッシ，方式の選択情報の書込みは，ｃｐｖ１
が割込み要求を発生しない外部接続機器に対し，ポーリ
ングを行々クた結果に基づいて行なってもよいし、キー
ボード入力ヲ監視して一定時間経過しても入力のない場
合等に行なってもよい． 第２図に示す実施例においては、通信制御部２５は、応
答性が要求されることが本質であるので，割込み要求信
号２４の有無に依存するものではなく、ポーリング制御
方式によるものとしてもよい。１た、通信制御部２３は
、ディスク制御部等、ＣＰＵ　１が応答性を必要とされ
る他のものであってもよい。

また，装置検出部２６は、外部接続装置からの割込み要
求の有無を検出し、リフレクシェ方式選択信号１５を制
御する構或としてもよい。

第３図に示す実施例においては，電源検出部２８は，Ａ
Ｃ電源以外の有限な寿命を持つ電源を検出することが本
質であり、乾電池２７のみを検出するものではなく、バ
クテリー等の充電電池、あるいは，電池の消耗度等を検
出するものとしてもよい．？らに、本発明は、前述した
各実施例およびそれらの変形例を適宜組合せてもよい。

〔発明の効果〕

本発明によれば，Ｉ）ＲＡＭのりフレクシュにおいて、
複数のりフレクシェ制御方式を選択できるので、性能，
応答性、電源等に応じて，最適なリフレッシュ制御方式
を可能とする。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の他の実施例を示すブロック図、第３図は本発明
のさらに他の実施例を示すブロック図、第４図は従来の
技術を示すブロック図、第５図は分散リフレッシュ方式
の動作の一例を示すタイミングチャート，第６図は集中
リフレクシュ方式の動作の一例を示すタイミングチャー
ト，第７図はＤＲＡＭのベージモード動作の一例を示す
タイミングチャート、第８図は集中リフレッシュ方式か
ら分散リフレッシ５方式への切換え動作の一例を示すタ
イ■ングチャート、第９図は集中リフレッシュ方式から
分散リフレッシ島方式への切換え動作の一例を示すタイ
ミングチャートである。 １　・・・・・・・・・・・・　ＣＰＵ２・・・・・・
・・・・・・分散リフレッシェ要求部３・・・・・・・
・・・・・集中リフレッシュ要求部４・・・・・・・・
・・・・Ｉ／Ｏレジスタ５・・・・・・・・・・・・リ
フレッシェ方式選択部７・・・・・・・・・・・・リフ
レッシェカウンタ８・・・・・・・・・・・・ＲＡＳ／
乙汀生或部１０・・・・・・・・・メモリ １１・・・・・・・・・Ｉ／Ｏ書込み信号１３・・・・
・・・・・分散リフレクシェ要求信号１４・・・・・・
・・・集中リフレッシ３．要求信号１５・・・・・・・
・・リフレッシ１方式選択信号１６・・・・・・・・・
リフレッシュ要求信号２３・・・・・・・・・通信制御
部 ２４・・・・・・・・・割込み要求信号２５・・・・・
・・・・装置検出信号　２６・・・・・・・・・装置検
出部２７・・・・・・・・・乾電池　　　　２８・・・
・・・・・・電源検出部２９・・・・・・・・・電源検
出信号

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵ（中央処理装置）と、定められた時間ｔ内に
   ｎ個のアドレスに対してリフレッシが必要なダイナミッ
   クＲＡＭを使用したメモリを有する情報処理装置におけ
   るリフレッシュ制御方式において、概ね時間ｔ／ｎに１
   回前記メモリに対しリフレッシュ要求を送出する分散リ
   フレッシュ制御部と、時間ｔごとにｎ回連続してリフレ
   ッシュ要求を送出する集中リフレッシ制御部と、前記分
   散リフレッシュ制御部と前記集中リフレッシュ制御部か
   ら出力されたそれぞれのリフレッシュ要求の選択手段と
   を備えたことを特徴とするリフレッシュ制御方式。 ２、前記ＣＰＵがＩ／Ｏ書込み信号を用いて設定値を書
   き込むＩ／Ｏレジスタを備え、かつ、前記リフレッシュ
   要求の選択手段は、該Ｉ／Ｏレジスタの設定値によって
   制御されることを特徴とする請求項、記載のリフレッシ
   ュ制御方式。 ３、外部接続装置の有無を検出する外部接続装置検出部
   を備え、かつ、前記リフレッシュ要求の選択手段は、該
   外部接続装置検出部が検出した外部装置接続の有無によ
   りて制御されることを特徴とする請求項１記載のリフレ
   ッシュ制御方式。 ４、システムの電源の種類を検出する電源検出部を備え
   、かつ、システムの電源の前記リフレッシュ要求の選択
   手段は、該電源検出部が検出した電源の種類によりて制
   御されることを特徴とする請求項、記載のリフレッシュ
   制御方式。 ５、外部からの割込み要求を検出する手段を備え、かつ
   、前記リフレッシュ要求の選択手段は、該割込み要求検
   出手段が外部接続装置からの割込み要求の有無を検出し
   た結果に基づいて制御されることを特徴とする請求項１
   記載のリフレッシュ制御方式。