JPH03101412A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH03101412A JPH03101412A JP1237056A JP23705689A JPH03101412A JP H03101412 A JPH03101412 A JP H03101412A JP 1237056 A JP1237056 A JP 1237056A JP 23705689 A JP23705689 A JP 23705689A JP H03101412 A JPH03101412 A JP H03101412A
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- JP
- Japan
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- clock
- circuit
- frequency
- signal
- integrated circuit
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- Pending
Links
- 230000001934 delay Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 8
- 230000008054 signal transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、クロック調整技術さらKは一つのクロック供
給源から複数箇所にクロックを供給する場合のスキュ一
対策に適用して特に有効な技術て関し、例えば計算機も
しくはそれを構成する論理LSIに利用して有効な技術
に関する。
給源から複数箇所にクロックを供給する場合のスキュ一
対策に適用して特に有効な技術て関し、例えば計算機も
しくはそれを構成する論理LSIに利用して有効な技術
に関する。
計算機のようなシステムにおいては、一つのクロック発
生源からシステムを構成する多数のL8IK対して同一
のクロックを供給し、その基準クロックに同期してデー
タのラッチ等を行なうことで、高速化を図っている。
生源からシステムを構成する多数のL8IK対して同一
のクロックを供給し、その基準クロックに同期してデー
タのラッチ等を行なうことで、高速化を図っている。
しかしながら、従来のシステムにおけるクロック供給方
式はいわゆるたれ流し方式であるとともに1クロック発
生源からクロック供給を受ける各論理LSIまでの距離
が異なるため、クロックスキューが発生する。そのため
、このスキューによる誤データのラッチを防止するため
、従来はラッチタイミング等Kかなりマージンを持たせ
るような設計を行なっていた。
式はいわゆるたれ流し方式であるとともに1クロック発
生源からクロック供給を受ける各論理LSIまでの距離
が異なるため、クロックスキューが発生する。そのため
、このスキューによる誤データのラッチを防止するため
、従来はラッチタイミング等Kかなりマージンを持たせ
るような設計を行なっていた。
なお、クロック発生源からクロック供給を受ける複数の
位相調整手段を設けることについては、日本公開特許公
報63−231516(対応U。
位相調整手段を設けることについては、日本公開特許公
報63−231516(対応U。
B、5eria1隻152,916)に記載されている
。
。
また、クロック間スキー−の低減に関する技術としては
■日本電気、1983年8月発行、 l’−NEC技
報3第85〜90頁に記載がある。
■日本電気、1983年8月発行、 l’−NEC技
報3第85〜90頁に記載がある。
クロック発生源からクロック供給を受ける各回路までの
距離等が異なることにより、信号伝達遅延差が生じると
、上記ラッチタイミング等の設計において、上記遅延差
に基づく4マージンをも考慮しなければならなくなる。
距離等が異なることにより、信号伝達遅延差が生じると
、上記ラッチタイミング等の設計において、上記遅延差
に基づく4マージンをも考慮しなければならなくなる。
その結果、タイミングマージンの分だけシステムの動作
速度が遅くなり、明らかとなった。
速度が遅くなり、明らかとなった。
この発明の目的は、クロック同期型のシステムにおける
クロックスキー−を低減し、もってシステムの高速化を
図ることKある。
クロックスキー−を低減し、もってシステムの高速化を
図ることKある。
この発明の前記ならびにそのほかの目的と新規な特gL
Kついては、本明細書の記述および添附図面から明らか
になるであろう。
Kついては、本明細書の記述および添附図面から明らか
になるであろう。
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、システム内の複数箇所に、クロックの可変遅
延手段と位相比較手段と分周段とからなるクロックスキ
ュー調整回路をそれぞれ配置し、1つのクロック発生源
と各クロックスキュー調整回路との間の配線距離をほぼ
等しくする。さらに、一つのクロック発生源から各クロ
ックスキー−調整回路に共通の周波数情報と位相情報信
号を供給し、そこで調整したクロックを7リツプフロツ
プ等に供給させるとともに、供給先の回路のクロック入
力端からクロックスキニー調整回路の位相比較手段にク
ロックをフィードバックさせて、位相情報信号との位相
差を検出し、その位相差がゼロになるように可変遅延手
段を制御するものである。
延手段と位相比較手段と分周段とからなるクロックスキ
ュー調整回路をそれぞれ配置し、1つのクロック発生源
と各クロックスキュー調整回路との間の配線距離をほぼ
等しくする。さらに、一つのクロック発生源から各クロ
ックスキー−調整回路に共通の周波数情報と位相情報信
号を供給し、そこで調整したクロックを7リツプフロツ
プ等に供給させるとともに、供給先の回路のクロック入
力端からクロックスキニー調整回路の位相比較手段にク
ロックをフィードバックさせて、位相情報信号との位相
差を検出し、その位相差がゼロになるように可変遅延手
段を制御するものである。
上記した手段によれば、1つのクロック発生源と各クロ
ックスキュー調整回路との間の信号伝達遅延差の発生を
防止できる。さらに、クロック発生源からの位相情報に
基づいて各クロックスキー−調整回路で、基準クロック
と位相の一致したクロックが形成されて各部に供給され
るため、一つのクロック発生源から直接多数の使用先に
クロックが供給される方式に比べてクロックスキ瓢−を
低減させることができる。
ックスキュー調整回路との間の信号伝達遅延差の発生を
防止できる。さらに、クロック発生源からの位相情報に
基づいて各クロックスキー−調整回路で、基準クロック
と位相の一致したクロックが形成されて各部に供給され
るため、一つのクロック発生源から直接多数の使用先に
クロックが供給される方式に比べてクロックスキ瓢−を
低減させることができる。
第1図は、本発明をLSI内シクシステム用した場合の
一実施例が示されている。
一実施例が示されている。
すなわち、図中実線Aで囲まれ念各回路ブロックは単結
晶シリコン基板のような一個の牛導体チップ上において
形成される。
晶シリコン基板のような一個の牛導体チップ上において
形成される。
この実施例においては、特に制限されないが、LSIチ
ップAの中央にクロック発生回路1が設けられている。
ップAの中央にクロック発生回路1が設けられている。
また、このクロック発生回路1から略等距離をおいて、
4つのクロックスキュー調整回路2が設けられ、クロッ
ク発生回路1から各クロックスキニー調整回路2に対し
て、周波数情報としての基準クロックMCKとそれを1
6分のIK分周した位相情報としての比較クロックRE
Fとがそれぞれ供給されている。そして、各クロックス
キュー調整回路2から、その近傍にある動作タイミング
を一致させ几いフリップフロッグ3に対して、基準クロ
ックMCKK基づいて形成したスレーブクロックSCK
を供給するように構成されている。さらに、このクロッ
クSCKの供給を受けるフリップ70ツグ3のクロック
入力端から供給元のクロックスキュー調整回路2に対し
て、供給したクロックをフィードバックさせるように信
号線4が形成されている。
4つのクロックスキュー調整回路2が設けられ、クロッ
ク発生回路1から各クロックスキニー調整回路2に対し
て、周波数情報としての基準クロックMCKとそれを1
6分のIK分周した位相情報としての比較クロックRE
Fとがそれぞれ供給されている。そして、各クロックス
キュー調整回路2から、その近傍にある動作タイミング
を一致させ几いフリップフロッグ3に対して、基準クロ
ックMCKK基づいて形成したスレーブクロックSCK
を供給するように構成されている。さらに、このクロッ
クSCKの供給を受けるフリップ70ツグ3のクロック
入力端から供給元のクロックスキュー調整回路2に対し
て、供給したクロックをフィードバックさせるように信
号線4が形成されている。
第2図には上記クロックスキー−調整回路2の準りロク
クMCKを入力信号とし、それを例えば1クロック周期
以内の任意の時間だけ遅延可能な可変遅延手段21と、
可変遅延手段21で遅延された基準クロックMCKを分
周する分周段22と、クロック発生回路1からの位相情
報としての比較クロックREFとクロック供給先のフリ
ップフロップ3からのフィードバック信号FBとの位相
差を検出する位相比較回路23とからなる。この位相比
較回路23Fi比較クロツクR,EFとフィードバック
信号FBとの位相差に応じた信号Cを上記可変遅延手段
21に供給する。可変遅延手段21は例えば第3図に示
すように、各々遅延量が異なるように設定された複数の
遅延手段DLY1.DLY2.・・・・DLYnと、そ
れらの中の一つを選択して基準クロックMCKを通過さ
せるセレクタSELとからなシ、位相比較回路23から
の位相差を示す信号Cvc応じて、それがゼロになるよ
うに基準クロックMCKを通過させる遅延手段を決定す
る。
クMCKを入力信号とし、それを例えば1クロック周期
以内の任意の時間だけ遅延可能な可変遅延手段21と、
可変遅延手段21で遅延された基準クロックMCKを分
周する分周段22と、クロック発生回路1からの位相情
報としての比較クロックREFとクロック供給先のフリ
ップフロップ3からのフィードバック信号FBとの位相
差を検出する位相比較回路23とからなる。この位相比
較回路23Fi比較クロツクR,EFとフィードバック
信号FBとの位相差に応じた信号Cを上記可変遅延手段
21に供給する。可変遅延手段21は例えば第3図に示
すように、各々遅延量が異なるように設定された複数の
遅延手段DLY1.DLY2.・・・・DLYnと、そ
れらの中の一つを選択して基準クロックMCKを通過さ
せるセレクタSELとからなシ、位相比較回路23から
の位相差を示す信号Cvc応じて、それがゼロになるよ
うに基準クロックMCKを通過させる遅延手段を決定す
る。
相比較回路23にフィードバックされる信号FBが、ク
ロック供給先の7リツプフロツプのクロック入力端に供
給されたスレーブクロックSCKである。従って、クロ
ックスキニー調整回路2と7リツプフロツプ3とが近く
にあれば、フィードバックされるクロックの遅れはほと
んどないので、クロックスキニー調整回路2から出力さ
れるストーブクロックSCKは、第4図に破線で示すご
とく比較クロックREFと位相差が生じても直ちに位相
差がゼロとなるように補正される。しかも、LSI内の
すべてのクロックスキー−調整回路2に対して、共通の
位相情報がクロック発生回路1から与えられているその
ため、クロックの供給を受けるスキニー調整回路2が異
なりても、各フリップフロッグ3Fi同一の位相のクロ
ックによって同時に動作されるようになる。
ロック供給先の7リツプフロツプのクロック入力端に供
給されたスレーブクロックSCKである。従って、クロ
ックスキニー調整回路2と7リツプフロツプ3とが近く
にあれば、フィードバックされるクロックの遅れはほと
んどないので、クロックスキニー調整回路2から出力さ
れるストーブクロックSCKは、第4図に破線で示すご
とく比較クロックREFと位相差が生じても直ちに位相
差がゼロとなるように補正される。しかも、LSI内の
すべてのクロックスキー−調整回路2に対して、共通の
位相情報がクロック発生回路1から与えられているその
ため、クロックの供給を受けるスキニー調整回路2が異
なりても、各フリップフロッグ3Fi同一の位相のクロ
ックによって同時に動作されるようになる。
上記実施例では、クロックスキー−調整回路2カラー旦
フリツプフロツプ3のクロック入力端に供給され之クロ
ックをフィードバックさせている路2から7リツプフロ
ツプ3までのクロック供給用信号線5と同じ長さのダミ
ーのフィードバック信号線4を設けてフィードバックさ
せるようKしてもよい。これによって、クリップ70ツ
グごとに信号@5の長さが異なってもクロック間スキニ
ーをゼロにすることができる。
フリツプフロツプ3のクロック入力端に供給され之クロ
ックをフィードバックさせている路2から7リツプフロ
ツプ3までのクロック供給用信号線5と同じ長さのダミ
ーのフィードバック信号線4を設けてフィードバックさ
せるようKしてもよい。これによって、クリップ70ツ
グごとに信号@5の長さが異なってもクロック間スキニ
ーをゼロにすることができる。
なお、上記実施例においては、位相比較回路23におけ
る位相差の検出を容易にする次め、比較クロックREF
はフリップフロップに供給されるクロック8CKと同一
の周波数とするのがよい。ま九基準クロックMCKは比
較クロックREFの周波数の整数倍(好ましくは2のべ
き乗倍)&Cなっているのがよい。そこで上記実施例で
は、クロック発生回路1において比較クロックREFの
16倍の周波数を持つ基準クロックMCKを発生して、
各クロックスキュー調整回路2に供給する。そして、各
クロックスキュー調整回路2で、供給された基準クロッ
クMCKを16分のIK分周して対乙応する7リツプ7
0ツグ3へ供給するようにして〒1 いる。
る位相差の検出を容易にする次め、比較クロックREF
はフリップフロップに供給されるクロック8CKと同一
の周波数とするのがよい。ま九基準クロックMCKは比
較クロックREFの周波数の整数倍(好ましくは2のべ
き乗倍)&Cなっているのがよい。そこで上記実施例で
は、クロック発生回路1において比較クロックREFの
16倍の周波数を持つ基準クロックMCKを発生して、
各クロックスキュー調整回路2に供給する。そして、各
クロックスキュー調整回路2で、供給された基準クロッ
クMCKを16分のIK分周して対乙応する7リツプ7
0ツグ3へ供給するようにして〒1 いる。
さらに、この発明を適用する場合、LSI内のすべての
フリップフロップ3に対応して、クロックスキュー調整
回路2を設けるようにしてもよいが、7リツプ70ツブ
の数が多いときはチップサイズが増大してしまうので、
クロックスキュー調整回路2ヘクロツクをフィードバッ
クさせるべき7リツプフロツプを選択して、クロックス
キニー調整回路の数を減らすようKしてもよい。その場
合の7リツプフロツプの決定の仕方として、例えばシス
テムの動作速度に直接影響を与えるクリティカルパス上
の7リツプ70ツグを選択する方法や、LSIの内部回
路を複数のブロックに分割して各ブロック内の中心の7
リツプ70ツブを代表として選ぶ等の方法が考えられる
。
フリップフロップ3に対応して、クロックスキュー調整
回路2を設けるようにしてもよいが、7リツプ70ツブ
の数が多いときはチップサイズが増大してしまうので、
クロックスキュー調整回路2ヘクロツクをフィードバッ
クさせるべき7リツプフロツプを選択して、クロックス
キニー調整回路の数を減らすようKしてもよい。その場
合の7リツプフロツプの決定の仕方として、例えばシス
テムの動作速度に直接影響を与えるクリティカルパス上
の7リツプ70ツグを選択する方法や、LSIの内部回
路を複数のブロックに分割して各ブロック内の中心の7
リツプ70ツブを代表として選ぶ等の方法が考えられる
。
以上説明したように上記実施例は、システム内の複数箇
所に1クロツクの可変遅延手段と位相比較手段と分周段
とからなるクロックスキー−調整回路をそれぞれ配置し
、一つのクロック発生源から各クロックスキー−調整回
路に共通の周波数量、fと位相情報信号を供給する。上
記共通の周波数情報(MCK)を伝送する各信号線の長
さは略等しくされるとともに、上記位相情報信号(RE
F)を伝送する各信号線の長さも略等しくされる。従っ
てクロックスキューの低減を図ることができる。
所に1クロツクの可変遅延手段と位相比較手段と分周段
とからなるクロックスキー−調整回路をそれぞれ配置し
、一つのクロック発生源から各クロックスキー−調整回
路に共通の周波数量、fと位相情報信号を供給する。上
記共通の周波数情報(MCK)を伝送する各信号線の長
さは略等しくされるとともに、上記位相情報信号(RE
F)を伝送する各信号線の長さも略等しくされる。従っ
てクロックスキューの低減を図ることができる。
さらに、クロックスキュー調整回路の出力信号が供給さ
れる回路のクロック入力端からクロックスキュー調整回
路の位相比較手段にクロックをフィードバックさせて、
位相情報信号との位相差を検出し、その位相差がゼロに
なるように可変遅延手段を動作させるようにしたので、
クロック発生源からの位相情報に基づいて各クロックス
キニー調整回路で、基準クロックと位相の一致したクロ
ックが形成さhて各部に供給される。従って一つのクロ
ック発生源からの距離が異なり、かつ上記クロックスキ
ー−調整回路を介さず直接多数の使用先にクロックが供
給される方式に比べてクロックスキューを低減させるこ
とができる。その結果、システム設計におけるタイミン
グマージンを減ら以上本発明者によってなされた発明を
実施例に基づき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまで本ない。例えば
クロックスキュー調整回路2内の分周段22は必ずしも
必要でなく、省略することが可能である。また、クロッ
ク発生源1からクロックスキニー調整回路2に対して供
給されるクロックも、周波数情報としての基準クロック
MCKと位相情報としての比較クロックREFの2つに
分ける必要はなく、周波数情報と位相情報の両方の情報
をもつ一つのクロックとすることも可能である。
れる回路のクロック入力端からクロックスキュー調整回
路の位相比較手段にクロックをフィードバックさせて、
位相情報信号との位相差を検出し、その位相差がゼロに
なるように可変遅延手段を動作させるようにしたので、
クロック発生源からの位相情報に基づいて各クロックス
キニー調整回路で、基準クロックと位相の一致したクロ
ックが形成さhて各部に供給される。従って一つのクロ
ック発生源からの距離が異なり、かつ上記クロックスキ
ー−調整回路を介さず直接多数の使用先にクロックが供
給される方式に比べてクロックスキューを低減させるこ
とができる。その結果、システム設計におけるタイミン
グマージンを減ら以上本発明者によってなされた発明を
実施例に基づき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまで本ない。例えば
クロックスキュー調整回路2内の分周段22は必ずしも
必要でなく、省略することが可能である。また、クロッ
ク発生源1からクロックスキニー調整回路2に対して供
給されるクロックも、周波数情報としての基準クロック
MCKと位相情報としての比較クロックREFの2つに
分ける必要はなく、周波数情報と位相情報の両方の情報
をもつ一つのクロックとすることも可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となっ念利用分野である内部回路がクロック
に同期して動作する論理LSIに適用し念場合について
説明したが、この発EAはそれに限定されず、セラミッ
ク基板等のボード上圧搭載された複数のLSIKよって
もしくはそのよう々ボードを組み合わせて構成されるよ
うな計算機その他のクロック同期型システムに利用する
ととができる。
をその背景となっ念利用分野である内部回路がクロック
に同期して動作する論理LSIに適用し念場合について
説明したが、この発EAはそれに限定されず、セラミッ
ク基板等のボード上圧搭載された複数のLSIKよって
もしくはそのよう々ボードを組み合わせて構成されるよ
うな計算機その他のクロック同期型システムに利用する
ととができる。
ま九、クロック発生源と各クロックスキュー調整回路と
の間の距離は必ずしも略等しくされる必要はなく、その
間の信号遅延が略等しければよい。
の間の距離は必ずしも略等しくされる必要はなく、その
間の信号遅延が略等しければよい。
第6図はこの発明の他の実施例を示している。
この実施例では、クロック発生器1から等遅延能れた箇
所vcphase 1ocked 1oop回路PL
L61を複数配置し、比較クロックRBFと7リツプフ
ロツプ3からフィードバックされた信号との位相を一致
させている。
所vcphase 1ocked 1oop回路PL
L61を複数配置し、比較クロックRBFと7リツプフ
ロツプ3からフィードバックされた信号との位相を一致
させている。
各フィードバック信号線4の遅延を全て一致させること
により、各7リツプフロツプに供給されるクロックの位
相を正確に一致させることが可能になる。
により、各7リツプフロツプに供給されるクロックの位
相を正確に一致させることが可能になる。
第7図は、上記PLL61の内部ブロック図を示してい
る。位相比較回路23.可変周波数発生回路(VFO)
71及び分周回路22によって構成することができる。
る。位相比較回路23.可変周波数発生回路(VFO)
71及び分周回路22によって構成することができる。
VFO7で入力信号の周波数のN倍の周波数の信号を形
成され、次にN倍から1倍までで必要な周波数の信号が
分周回路22で作成される。フィードバック信号線4に
はN倍×X倍つまシ比較クロックR,EFの周波数と同
一の周波数の信号が戻される。
成され、次にN倍から1倍までで必要な周波数の信号が
分周回路22で作成される。フィードバック信号線4に
はN倍×X倍つまシ比較クロックR,EFの周波数と同
一の周波数の信号が戻される。
第8図は、クロック発生回路1と各PLL回路61とが
光ケーブルで結合された実施例が示されている。光の高
速性及び急峻な立上り、立下がり特性を利用して、信号
伝達遅延のバラツキを低減できる。クロック発生回路1
と各PLL回路61とが別々のICチップ上に形成され
ている場合等、クロック発生器1と、PLL回路61と
の間の距離が大のとき特忙有効である。
光ケーブルで結合された実施例が示されている。光の高
速性及び急峻な立上り、立下がり特性を利用して、信号
伝達遅延のバラツキを低減できる。クロック発生回路1
と各PLL回路61とが別々のICチップ上に形成され
ている場合等、クロック発生器1と、PLL回路61と
の間の距離が大のとき特忙有効である。
第8図の実施例において、PLL回路61の代りに第1
図に示すクロックスキニー調整回路2を利用することも
可能である。
図に示すクロックスキニー調整回路2を利用することも
可能である。
第9図(5)は第3図に示す遅延手段DLY1の一実施
例を示している。この実施例では、遅延回路DLの温度
特性の調整する之めの温度補償回路TCが設けられてい
る。遅延回路DLは、差動入力信号I、Iを受ける差動
トランジスタ対Ql、Q2及びそれらの共通電流源トラ
ンジスタQ3と、差動出力信号0,0を送出するエミッ
タフォロワトランジスタQ4.Q5及びそれらの電流源
トランジスタQ6 、Q7等により構成される。温度補
償回路TCは、差動トランジスタ対Q8 、 Q9 、
それらの共通電流源トランジスタQ10.ダーリントン
接続された出力トランジスタQl 3 、Q14゜それ
らの電流源トランジスタQl 5 、 Ql 6 、上
記共通電流源トランジスタQIOのベース基準電圧を形
成するために設けられたトランジスタQ11゜Q12及
びダイオードD1等により構成される。
例を示している。この実施例では、遅延回路DLの温度
特性の調整する之めの温度補償回路TCが設けられてい
る。遅延回路DLは、差動入力信号I、Iを受ける差動
トランジスタ対Ql、Q2及びそれらの共通電流源トラ
ンジスタQ3と、差動出力信号0,0を送出するエミッ
タフォロワトランジスタQ4.Q5及びそれらの電流源
トランジスタQ6 、Q7等により構成される。温度補
償回路TCは、差動トランジスタ対Q8 、 Q9 、
それらの共通電流源トランジスタQ10.ダーリントン
接続された出力トランジスタQl 3 、Q14゜それ
らの電流源トランジスタQl 5 、 Ql 6 、上
記共通電流源トランジスタQIOのベース基準電圧を形
成するために設けられたトランジスタQ11゜Q12及
びダイオードD1等により構成される。
上記温度補償回路TCの出力信号は電圧7才ロワ回路O
P2を介して上記トランジスタQ6 、 Q7のベース
に供給される。このベースに供給される電圧VCS人の
温度係数は、1〜2mv/・℃゛とされる。この様な温
度係数とすることKより、温度上昇により生ずる遅延時
間tpdをエミッタフォロワトランジスタQ4 、Q5
の駆動能力向上で打ち消すことが可能となる。第9図の
)は遅延時間tpdとの関係を温度が変化した場合につ
いて表わしている。温度がTI、T2.T3と上昇する
場合に、電圧VO2人の温度係数がOmV/’Cである
と、破線11に示す様にデイレイtpdが大幅に増加す
る、。
P2を介して上記トランジスタQ6 、 Q7のベース
に供給される。このベースに供給される電圧VCS人の
温度係数は、1〜2mv/・℃゛とされる。この様な温
度係数とすることKより、温度上昇により生ずる遅延時
間tpdをエミッタフォロワトランジスタQ4 、Q5
の駆動能力向上で打ち消すことが可能となる。第9図の
)は遅延時間tpdとの関係を温度が変化した場合につ
いて表わしている。温度がTI、T2.T3と上昇する
場合に、電圧VO2人の温度係数がOmV/’Cである
と、破線11に示す様にデイレイtpdが大幅に増加す
る、。
これに対して破線J3に示す様に電圧VO2人の温度係
数が2mV/’Cであると、破線13に示す様に、デイ
レイtpdはほとんど増加しない。理想的には2tpd
/2Tj=0が望ましい。
数が2mV/’Cであると、破線13に示す様に、デイ
レイtpdはほとんど増加しない。理想的には2tpd
/2Tj=0が望ましい。
本回路によシエミッタ7オロワ電流を決めているVcs
人を制御して、 2 tpd 72 Tj 2:o、1
〜0.15ts/℃とすることができる。
人を制御して、 2 tpd 72 Tj 2:o、1
〜0.15ts/℃とすることができる。
なお、第9図cA)において、基準電圧発生回路Vre
f、、Ge、は、 −1,2m V /”C(D温に係
数に有する基準電圧VC8を形成し、この基準電圧が上
記トランジスタQl 5 、 Ql 6 、 Q8のベ
ースに供給されるとともに、電圧フォロワ回路OPlを
介して上記トランジスタQ3のベースに供給すれる。
f、、Ge、は、 −1,2m V /”C(D温に係
数に有する基準電圧VC8を形成し、この基準電圧が上
記トランジスタQl 5 、 Ql 6 、 Q8のベ
ースに供給されるとともに、電圧フォロワ回路OPlを
介して上記トランジスタQ3のベースに供給すれる。
第10回置は、第3図に示す遅延手段DLYIの他の実
施例を示している。本実施例回路と上記第9回内に示す
遅延回路DLは基本的な構成要素が等しいので、対応す
る構成要素には同一の符号が付されている。第9図(8
)の遅延回路DLとの相違は、回路スピードに敏感なコ
レクタ抵抗部にジャンクション容−1c1.Czを接続
し、バイアス電圧Vcのかけかたで遅延を補償する点で
ある。
施例を示している。本実施例回路と上記第9回内に示す
遅延回路DLは基本的な構成要素が等しいので、対応す
る構成要素には同一の符号が付されている。第9図(8
)の遅延回路DLとの相違は、回路スピードに敏感なコ
レクタ抵抗部にジャンクション容−1c1.Czを接続
し、バイアス電圧Vcのかけかたで遅延を補償する点で
ある。
第10図(B)は、上記バイアス電圧Vcと温度Tjの
関係を示し、 第10図(C)は、上記ジャンクシラン容量C1゜C2
の容量値Cと温度Tjの関係を示す。第10図(B)に
示す様に2VC/2Tjを負に設定し、第10図(C)
K示す様に2C/2Tjを負とすることで、温度上昇に
よる遅延を打消すことができる。
関係を示し、 第10図(C)は、上記ジャンクシラン容量C1゜C2
の容量値Cと温度Tjの関係を示す。第10図(B)に
示す様に2VC/2Tjを負に設定し、第10図(C)
K示す様に2C/2Tjを負とすることで、温度上昇に
よる遅延を打消すことができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、LSI内部がクロックに同期して動作するシ
ステムにおいて、クロックスキーーヲ低減して、システ
ム設計におけるタイミングマージンを減らし、もって、
システムの高速化を達成することができる。
ステムにおいて、クロックスキーーヲ低減して、システ
ム設計におけるタイミングマージンを減らし、もって、
システムの高速化を達成することができる。
第1図は本発明に係るクロックスキュー調整方式を適用
した論理LSIの発明部分の構成を示すブロック図、 第2図はクロックスキューl!Il整回路の一例を示す
ブロック図、 第3図はクロックスキー−11整回路を構成する可変遅
延手段の一例を示す回路図、 第4図はクロックスキュー調整回路の入出力のタイミン
グを示すタイミングチャート、第5図はクロックスキュ
ー調整回路における他のフィードバック方式の例を示す
回路構成図、第6図は本発明の他の実施例を示すブロッ
ク図、第7図は第6図に示すPLL回路の一実施例ブロ
ック図。 第8図は本発明のさらに他の実施例を示すブロック図、 第9図(8)は第3図に示す遅延手段の一実施例回路図
、 第9図(B)Fiその動作を説明するための特性図、第
10図(ASVi、上記遅延手段の他の実施例回路図、 第10図03)及び第10図(C)は、その動作を説明
するための特性図である。 1・・・クロック発生回路、2・・・クロック調整手段
(クロックスキー−調整回路)、3・・・フリップフロ
ップ、4・・・フィードバック信号線、23・・・位相
比較回路(PD)、61・・・フィズ・ロックド・ロッ
ク(PLL)、71・・・可変周波数発生回路(VFO
)、81・・・分光器、82・・・光ケーブル、REF
・・・比較クロック、MCK・・・基準クロック、 F
B・・・フィードバック信号線、SCK・・・スレーブ
クロック、DLYI 、DLY2 、〜DLYn−遅延
手段、Vre f、、 Ge、−基*m圧発生回路、D
L・・・遅延回路、TC・・・温度補償回路、I、I・
・・差動入力信号、OPI、OF2・・・電圧ホロワ回
路、C1C2・・・ジャンクシ1ン容量。 第1図 第 3 図 第 図 B 第 図
した論理LSIの発明部分の構成を示すブロック図、 第2図はクロックスキューl!Il整回路の一例を示す
ブロック図、 第3図はクロックスキー−11整回路を構成する可変遅
延手段の一例を示す回路図、 第4図はクロックスキュー調整回路の入出力のタイミン
グを示すタイミングチャート、第5図はクロックスキュ
ー調整回路における他のフィードバック方式の例を示す
回路構成図、第6図は本発明の他の実施例を示すブロッ
ク図、第7図は第6図に示すPLL回路の一実施例ブロ
ック図。 第8図は本発明のさらに他の実施例を示すブロック図、 第9図(8)は第3図に示す遅延手段の一実施例回路図
、 第9図(B)Fiその動作を説明するための特性図、第
10図(ASVi、上記遅延手段の他の実施例回路図、 第10図03)及び第10図(C)は、その動作を説明
するための特性図である。 1・・・クロック発生回路、2・・・クロック調整手段
(クロックスキー−調整回路)、3・・・フリップフロ
ップ、4・・・フィードバック信号線、23・・・位相
比較回路(PD)、61・・・フィズ・ロックド・ロッ
ク(PLL)、71・・・可変周波数発生回路(VFO
)、81・・・分光器、82・・・光ケーブル、REF
・・・比較クロック、MCK・・・基準クロック、 F
B・・・フィードバック信号線、SCK・・・スレーブ
クロック、DLYI 、DLY2 、〜DLYn−遅延
手段、Vre f、、 Ge、−基*m圧発生回路、D
L・・・遅延回路、TC・・・温度補償回路、I、I・
・・差動入力信号、OPI、OF2・・・電圧ホロワ回
路、C1C2・・・ジャンクシ1ン容量。 第1図 第 3 図 第 図 B 第 図
Claims (1)
- 【特許請求の範囲】 1、クロック発生源と、該クロック発生源から供給され
る周波数情報と位相情報とに基づいて、互いに位相の一
致したクロックを形成する複数個のクロック調整手段と
を有し、 上記クロック発生源と各クロック調整手段とは、それぞ
れの間の信号遅延がほぼ等しくなる様に配置されること
を特徴とする論理集積回路。 2、上記クロック調整手段は、クロック発生源からの位
相情報を有するクロックとフィードバック系からの信号
との位相差を検出する位相比較手段と、その位相差に応
じて周波数情報を持つクロックを遅延する可変遅延手段
とを有することを特徴とする特許請求の範囲第1項記載
の論理集積回路。 3、上記位相情報を有するクロックと周波数情報を有す
るクロックは別個のクロックであって周波数情報をもつ
クロックの周波数の方が高く、かつ上記クロック調整手
段は上記可変遅延手段で遅延されたクロックを分周する
分周段を備えていることを特徴とする特許請求の範囲第
2項記載の論理集積回路。 4、上記可変遅延手段は、共通の入力信号を受け、それ
ぞれ遅延時間が異なる複数の遅延回路と、各遅延回路の
出力信号のいずれかを選択する選択回路とを含むことを
特徴とする特許請求の範囲第2項記載の論理集積回路。 5、上記各遅延回路は、上記出力信号を形成するエミッ
タフォロワ出力回路を有し、このエミッタフォロワ出力
回路の駆動能力が可変とされることにより、遅延時間の
温度依存性が補償されることを特徴とする特許請求の範
囲第4項記載の論理集積回路。 6、上記エミッタフォロワ出力回路のエミッタ電流源は
、そのベースに基準電圧が供給されるバイポーラトラン
ジスタを含み、上記基準電圧の有する温度係数に基づき
当該エミッタフォロワ出力回路の駆動能力が可変される
ことを特徴とする特許請求の範囲第5項記載の論理集積
回路。 7、上記温度係数は正の温度係数であることを特徴とす
る特許請求の範囲第6項記載の論理集積回路。 8、クロック発生源から供給される位相情報信号に基づ
いて、この位相情報信号の周波数よりも高い周波数の信
号であって互いに位相の一致したクロックを形成するた
めの複数個のPLL回路を有することを特徴とする論理
集積回路。 9、上記クロック発生源と各PLL回路とは、それぞれ
の間の信号遅延がほぼ等しくなる様に配置されることを
特徴とする特許請求の範囲第9項記載の論理集積回路。 10、クロック発生源から供給される位相情報信号に基
づいて、この位相情報信号の周波数よりも高い周波数の
信号であって互いに位相の一致したクロックを形成する
ための複数個のPLL回路とを有し、 上記クロック発生回路と上記各PLL回路との間に結合
され、上記位相情報信号を各PLL回路に供給するため
の複数の光ケーブルとを有することを特徴とするクロッ
ク信号供給システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1237056A JPH03101412A (ja) | 1989-09-14 | 1989-09-14 | 論理集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1237056A JPH03101412A (ja) | 1989-09-14 | 1989-09-14 | 論理集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03101412A true JPH03101412A (ja) | 1991-04-26 |
Family
ID=17009766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1237056A Pending JPH03101412A (ja) | 1989-09-14 | 1989-09-14 | 論理集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03101412A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5430397A (en) * | 1993-01-27 | 1995-07-04 | Hitachi, Ltd. | Intra-LSI clock distribution circuit |
JPH07183778A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体集積回路およびその配線方法 |
JPH07240675A (ja) * | 1994-02-25 | 1995-09-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
JPH08191237A (ja) * | 1995-01-09 | 1996-07-23 | Mitsubishi Electric Corp | クロック信号生成装置 |
JP2000151369A (ja) * | 1998-11-10 | 2000-05-30 | Hitachi Ltd | 半導体装置 |
JP2008022557A (ja) * | 2006-07-12 | 2008-01-31 | Agere Systems Inc | 複数のメモリのための信号バッファリングおよびリタイミング回路 |
JP2008067398A (ja) * | 2003-12-10 | 2008-03-21 | Hewlett-Packard Development Co Lp | 直角位相クロックを生成する方法および装置 |
JP2012169984A (ja) * | 2011-02-16 | 2012-09-06 | Fujitsu Semiconductor Ltd | 出力回路 |
-
1989
- 1989-09-14 JP JP1237056A patent/JPH03101412A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5430397A (en) * | 1993-01-27 | 1995-07-04 | Hitachi, Ltd. | Intra-LSI clock distribution circuit |
JPH07183778A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体集積回路およびその配線方法 |
JPH07240675A (ja) * | 1994-02-25 | 1995-09-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
JPH08191237A (ja) * | 1995-01-09 | 1996-07-23 | Mitsubishi Electric Corp | クロック信号生成装置 |
JP2000151369A (ja) * | 1998-11-10 | 2000-05-30 | Hitachi Ltd | 半導体装置 |
US7084690B2 (en) | 1998-11-10 | 2006-08-01 | Renesas Technology Corp. | Semiconductor integrated circuit device |
JP2008067398A (ja) * | 2003-12-10 | 2008-03-21 | Hewlett-Packard Development Co Lp | 直角位相クロックを生成する方法および装置 |
JP4700668B2 (ja) * | 2003-12-10 | 2011-06-15 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | 直角位相クロックを生成する方法および装置 |
JP2008022557A (ja) * | 2006-07-12 | 2008-01-31 | Agere Systems Inc | 複数のメモリのための信号バッファリングおよびリタイミング回路 |
JP2012169984A (ja) * | 2011-02-16 | 2012-09-06 | Fujitsu Semiconductor Ltd | 出力回路 |
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