JPH03101412A - 論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、クロック調整技術さらＫは一つのクロック供
給源から複数箇所にクロックを供給する場合のスキュ一
対策に適用して特に有効な技術て関し、例えば計算機も
しくはそれを構成する論理ＬＳＩに利用して有効な技術
に関する。

〔従来の技術〕

計算機のようなシステムにおいては、一つのクロック発
生源からシステムを構成する多数のＬ８ＩＫ対して同一
のクロックを供給し、その基準クロックに同期してデー
タのラッチ等を行なうことで、高速化を図っている。

〔発明が解決しようとする課題〕

しかしながら、従来のシステムにおけるクロック供給方
式はいわゆるたれ流し方式であるとともに１クロック発
生源からクロック供給を受ける各論理ＬＳＩまでの距離
が異なるため、クロックスキューが発生する。そのため
、このスキューによる誤データのラッチを防止するため
、従来はラッチタイミング等Ｋかなりマージンを持たせ
るような設計を行なっていた。

なお、クロック発生源からクロック供給を受ける複数の
位相調整手段を設けることについては、日本公開特許公
報６３−２３１５１６（対応Ｕ。

Ｂ、５ｅｒｉａ１隻１５２，９１６）に記載されている
。

また、クロック間スキー−の低減に関する技術としては
■日本電気、１９８３年８月発行、　　ｌ’−ＮＥＣ技
報３第８５〜９０頁に記載がある。

クロック発生源からクロック供給を受ける各回路までの
距離等が異なることにより、信号伝達遅延差が生じると
、上記ラッチタイミング等の設計において、上記遅延差
に基づく４マージンをも考慮しなければならなくなる。

その結果、タイミングマージンの分だけシステムの動作
速度が遅くなり、明らかとなった。

この発明の目的は、クロック同期型のシステムにおける
クロックスキー−を低減し、もってシステムの高速化を
図ることＫある。

この発明の前記ならびにそのほかの目的と新規な特ｇＬ
Ｋついては、本明細書の記述および添附図面から明らか
になるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、システム内の複数箇所に、クロックの可変遅
延手段と位相比較手段と分周段とからなるクロックスキ
ュー調整回路をそれぞれ配置し、１つのクロック発生源
と各クロックスキュー調整回路との間の配線距離をほぼ
等しくする。さらに、一つのクロック発生源から各クロ
ックスキー−調整回路に共通の周波数情報と位相情報信
号を供給し、そこで調整したクロックを７リツプフロツ
プ等に供給させるとともに、供給先の回路のクロック入
力端からクロックスキニー調整回路の位相比較手段にク
ロックをフィードバックさせて、位相情報信号との位相
差を検出し、その位相差がゼロになるように可変遅延手
段を制御するものである。

〔作　用〕

上記した手段によれば、１つのクロック発生源と各クロ
ックスキュー調整回路との間の信号伝達遅延差の発生を
防止できる。さらに、クロック発生源からの位相情報に
基づいて各クロックスキー−調整回路で、基準クロック
と位相の一致したクロックが形成されて各部に供給され
るため、一つのクロック発生源から直接多数の使用先に
クロックが供給される方式に比べてクロックスキ瓢−を
低減させることができる。

〔実施例〕

第１図は、本発明をＬＳＩ内シクシステム用した場合の
一実施例が示されている。

すなわち、図中実線Ａで囲まれ念各回路ブロックは単結
晶シリコン基板のような一個の牛導体チップ上において
形成される。

この実施例においては、特に制限されないが、ＬＳＩチ
ップＡの中央にクロック発生回路１が設けられている。

また、このクロック発生回路１から略等距離をおいて、
４つのクロックスキュー調整回路２が設けられ、クロッ
ク発生回路１から各クロックスキニー調整回路２に対し
て、周波数情報としての基準クロックＭＣＫとそれを１
６分のＩＫ分周した位相情報としての比較クロックＲＥ
Ｆとがそれぞれ供給されている。そして、各クロックス
キュー調整回路２から、その近傍にある動作タイミング
を一致させ几いフリップフロッグ３に対して、基準クロ
ックＭＣＫＫ基づいて形成したスレーブクロックＳＣＫ
を供給するように構成されている。さらに、このクロッ
クＳＣＫの供給を受けるフリップ７０ツグ３のクロック
入力端から供給元のクロックスキュー調整回路２に対し
て、供給したクロックをフィードバックさせるように信
号線４が形成されている。

第２図には上記クロックスキー−調整回路２の準りロク
クＭＣＫを入力信号とし、それを例えば１クロック周期
以内の任意の時間だけ遅延可能な可変遅延手段２１と、
可変遅延手段２１で遅延された基準クロックＭＣＫを分
周する分周段２２と、クロック発生回路１からの位相情
報としての比較クロックＲＥＦとクロック供給先のフリ
ップフロップ３からのフィードバック信号ＦＢとの位相
差を検出する位相比較回路２３とからなる。この位相比
較回路２３Ｆｉ比較クロツクＲ，ＥＦとフィードバック
信号ＦＢとの位相差に応じた信号Ｃを上記可変遅延手段
２１に供給する。可変遅延手段２１は例えば第３図に示
すように、各々遅延量が異なるように設定された複数の
遅延手段ＤＬＹ１．ＤＬＹ２．・・・・ＤＬＹｎと、そ
れらの中の一つを選択して基準クロックＭＣＫを通過さ
せるセレクタＳＥＬとからなシ、位相比較回路２３から
の位相差を示す信号Ｃｖｃ応じて、それがゼロになるよ
うに基準クロックＭＣＫを通過させる遅延手段を決定す
る。

相比較回路２３にフィードバックされる信号ＦＢが、ク
ロック供給先の７リツプフロツプのクロック入力端に供
給されたスレーブクロックＳＣＫである。従って、クロ
ックスキニー調整回路２と７リツプフロツプ３とが近く
にあれば、フィードバックされるクロックの遅れはほと
んどないので、クロックスキニー調整回路２から出力さ
れるストーブクロックＳＣＫは、第４図に破線で示すご
とく比較クロックＲＥＦと位相差が生じても直ちに位相
差がゼロとなるように補正される。しかも、ＬＳＩ内の
すべてのクロックスキー−調整回路２に対して、共通の
位相情報がクロック発生回路１から与えられているその
ため、クロックの供給を受けるスキニー調整回路２が異
なりても、各フリップフロッグ３Ｆｉ同一の位相のクロ
ックによって同時に動作されるようになる。

上記実施例では、クロックスキー−調整回路２カラー旦
フリツプフロツプ３のクロック入力端に供給され之クロ
ックをフィードバックさせている路２から７リツプフロ
ツプ３までのクロック供給用信号線５と同じ長さのダミ
ーのフィードバック信号線４を設けてフィードバックさ
せるようＫしてもよい。これによって、クリップ７０ツ
グごとに信号＠５の長さが異なってもクロック間スキニ
ーをゼロにすることができる。

なお、上記実施例においては、位相比較回路２３におけ
る位相差の検出を容易にする次め、比較クロックＲＥＦ
はフリップフロップに供給されるクロック８ＣＫと同一
の周波数とするのがよい。ま九基準クロックＭＣＫは比
較クロックＲＥＦの周波数の整数倍（好ましくは２のべ
き乗倍）＆Ｃなっているのがよい。そこで上記実施例で
は、クロック発生回路１において比較クロックＲＥＦの
１６倍の周波数を持つ基準クロックＭＣＫを発生して、
各クロックスキュー調整回路２に供給する。そして、各
クロックスキュー調整回路２で、供給された基準クロッ
クＭＣＫを１６分のＩＫ分周して対乙応する７リツプ７
０ツグ３へ供給するようにして〒１ いる。

さらに、この発明を適用する場合、ＬＳＩ内のすべての
フリップフロップ３に対応して、クロックスキュー調整
回路２を設けるようにしてもよいが、７リツプ７０ツブ
の数が多いときはチップサイズが増大してしまうので、
クロックスキュー調整回路２ヘクロツクをフィードバッ
クさせるべき７リツプフロツプを選択して、クロックス
キニー調整回路の数を減らすようＫしてもよい。その場
合の７リツプフロツプの決定の仕方として、例えばシス
テムの動作速度に直接影響を与えるクリティカルパス上
の７リツプ７０ツグを選択する方法や、ＬＳＩの内部回
路を複数のブロックに分割して各ブロック内の中心の７
リツプ７０ツブを代表として選ぶ等の方法が考えられる
。

以上説明したように上記実施例は、システム内の複数箇
所に１クロツクの可変遅延手段と位相比較手段と分周段
とからなるクロックスキー−調整回路をそれぞれ配置し
、一つのクロック発生源から各クロックスキー−調整回
路に共通の周波数量、ｆと位相情報信号を供給する。上
記共通の周波数情報（ＭＣＫ）を伝送する各信号線の長
さは略等しくされるとともに、上記位相情報信号（ＲＥ
Ｆ）を伝送する各信号線の長さも略等しくされる。従っ
てクロックスキューの低減を図ることができる。

さらに、クロックスキュー調整回路の出力信号が供給さ
れる回路のクロック入力端からクロックスキュー調整回
路の位相比較手段にクロックをフィードバックさせて、
位相情報信号との位相差を検出し、その位相差がゼロに
なるように可変遅延手段を動作させるようにしたので、
クロック発生源からの位相情報に基づいて各クロックス
キニー調整回路で、基準クロックと位相の一致したクロ
ックが形成さｈて各部に供給される。従って一つのクロ
ック発生源からの距離が異なり、かつ上記クロックスキ
ー−調整回路を介さず直接多数の使用先にクロックが供
給される方式に比べてクロックスキューを低減させるこ
とができる。その結果、システム設計におけるタイミン
グマージンを減ら以上本発明者によってなされた発明を
実施例に基づき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまで本ない。例えば
クロックスキュー調整回路２内の分周段２２は必ずしも
必要でなく、省略することが可能である。また、クロッ
ク発生源１からクロックスキニー調整回路２に対して供
給されるクロックも、周波数情報としての基準クロック
ＭＣＫと位相情報としての比較クロックＲＥＦの２つに
分ける必要はなく、周波数情報と位相情報の両方の情報
をもつ一つのクロックとすることも可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となっ念利用分野である内部回路がクロック
に同期して動作する論理ＬＳＩに適用し念場合について
説明したが、この発ＥＡはそれに限定されず、セラミッ
ク基板等のボード上圧搭載された複数のＬＳＩＫよって
もしくはそのよう々ボードを組み合わせて構成されるよ
うな計算機その他のクロック同期型システムに利用する
ととができる。

ま九、クロック発生源と各クロックスキュー調整回路と
の間の距離は必ずしも略等しくされる必要はなく、その
間の信号遅延が略等しければよい。

第６図はこの発明の他の実施例を示している。

この実施例では、クロック発生器１から等遅延能れた箇
所ｖｃｐｈａｓｅ　１ｏｃｋｅｄ　　１ｏｏｐ回路ＰＬ
Ｌ６１を複数配置し、比較クロックＲＢＦと７リツプフ
ロツプ３からフィードバックされた信号との位相を一致
させている。

各フィードバック信号線４の遅延を全て一致させること
により、各７リツプフロツプに供給されるクロックの位
相を正確に一致させることが可能になる。

第７図は、上記ＰＬＬ６１の内部ブロック図を示してい
る。位相比較回路２３．可変周波数発生回路（ＶＦＯ）
７１及び分周回路２２によって構成することができる。

ＶＦＯ７で入力信号の周波数のＮ倍の周波数の信号を形
成され、次にＮ倍から１倍までで必要な周波数の信号が
分周回路２２で作成される。フィードバック信号線４に
はＮ倍×Ｘ倍つまシ比較クロックＲ，ＥＦの周波数と同
一の周波数の信号が戻される。

第８図は、クロック発生回路１と各ＰＬＬ回路６１とが
光ケーブルで結合された実施例が示されている。光の高
速性及び急峻な立上り、立下がり特性を利用して、信号
伝達遅延のバラツキを低減できる。クロック発生回路１
と各ＰＬＬ回路６１とが別々のＩＣチップ上に形成され
ている場合等、クロック発生器１と、ＰＬＬ回路６１と
の間の距離が大のとき特忙有効である。

第８図の実施例において、ＰＬＬ回路６１の代りに第１
図に示すクロックスキニー調整回路２を利用することも
可能である。

第９図（５）は第３図に示す遅延手段ＤＬＹ１の一実施
例を示している。この実施例では、遅延回路ＤＬの温度
特性の調整する之めの温度補償回路ＴＣが設けられてい
る。遅延回路ＤＬは、差動入力信号Ｉ、Ｉを受ける差動
トランジスタ対Ｑｌ、Ｑ２及びそれらの共通電流源トラ
ンジスタＱ３と、差動出力信号０，０を送出するエミッ
タフォロワトランジスタＱ４．Ｑ５及びそれらの電流源
トランジスタＱ６　、Ｑ７等により構成される。温度補
償回路ＴＣは、差動トランジスタ対Ｑ８　、　Ｑ９　、
それらの共通電流源トランジスタＱ１０．ダーリントン
接続された出力トランジスタＱｌ　３　、Ｑ１４゜それ
らの電流源トランジスタＱｌ　５　、　Ｑｌ　６　、上
記共通電流源トランジスタＱＩＯのベース基準電圧を形
成するために設けられたトランジスタＱ１１゜Ｑ１２及
びダイオードＤ１等により構成される。

上記温度補償回路ＴＣの出力信号は電圧７才ロワ回路Ｏ
Ｐ２を介して上記トランジスタＱ６　、　Ｑ７のベース
に供給される。このベースに供給される電圧ＶＣＳ人の
温度係数は、１〜２ｍｖ／・℃゛とされる。この様な温
度係数とすることＫより、温度上昇により生ずる遅延時
間ｔｐｄをエミッタフォロワトランジスタＱ４　、Ｑ５
の駆動能力向上で打ち消すことが可能となる。第９図の
）は遅延時間ｔｐｄとの関係を温度が変化した場合につ
いて表わしている。温度がＴＩ、Ｔ２．Ｔ３と上昇する
場合に、電圧ＶＯ２人の温度係数がＯｍＶ／’Ｃである
と、破線１１に示す様にデイレイｔｐｄが大幅に増加す
る、。

これに対して破線Ｊ３に示す様に電圧ＶＯ２人の温度係
数が２ｍＶ／’Ｃであると、破線１３に示す様に、デイ
レイｔｐｄはほとんど増加しない。理想的には２ｔｐｄ
／２Ｔｊ＝０が望ましい。

本回路によシエミッタ７オロワ電流を決めているＶｃｓ
人を制御して、　２　ｔｐｄ　７２　Ｔｊ　２：ｏ、１
〜０．１５ｔｓ／℃とすることができる。

なお、第９図ｃＡ）において、基準電圧発生回路Ｖｒｅ
ｆ、、Ｇｅ、は、　−１，２ｍ　Ｖ　／”Ｃ（Ｄ温に係
数に有する基準電圧ＶＣ８を形成し、この基準電圧が上
記トランジスタＱｌ　５　、　Ｑｌ　６　、　Ｑ８のベ
ースに供給されるとともに、電圧フォロワ回路ＯＰｌを
介して上記トランジスタＱ３のベースに供給すれる。

第１０回置は、第３図に示す遅延手段ＤＬＹＩの他の実
施例を示している。本実施例回路と上記第９回内に示す
遅延回路ＤＬは基本的な構成要素が等しいので、対応す
る構成要素には同一の符号が付されている。第９図（８
）の遅延回路ＤＬとの相違は、回路スピードに敏感なコ
レクタ抵抗部にジャンクション容−１ｃ１．Ｃｚを接続
し、バイアス電圧Ｖｃのかけかたで遅延を補償する点で
ある。

第１０図（Ｂ）は、上記バイアス電圧Ｖｃと温度Ｔｊの
関係を示し、 第１０図（Ｃ）は、上記ジャンクシラン容量Ｃ１゜Ｃ２
の容量値Ｃと温度Ｔｊの関係を示す。第１０図（Ｂ）に
示す様に２ＶＣ／２Ｔｊを負に設定し、第１０図（Ｃ）
Ｋ示す様に２Ｃ／２Ｔｊを負とすることで、温度上昇に
よる遅延を打消すことができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＬＳＩ内部がクロックに同期して動作するシ
ステムにおいて、クロックスキーーヲ低減して、システ
ム設計におけるタイミングマージンを減らし、もって、
システムの高速化を達成することができる。

【図面の簡単な説明】

第１図は本発明に係るクロックスキュー調整方式を適用
した論理ＬＳＩの発明部分の構成を示すブロック図、 第２図はクロックスキューｌ！Ｉｌ整回路の一例を示す
ブロック図、 第３図はクロックスキー−１１整回路を構成する可変遅
延手段の一例を示す回路図、 第４図はクロックスキュー調整回路の入出力のタイミン
グを示すタイミングチャート、第５図はクロックスキュ
ー調整回路における他のフィードバック方式の例を示す
回路構成図、第６図は本発明の他の実施例を示すブロッ
ク図、第７図は第６図に示すＰＬＬ回路の一実施例ブロ
ック図。 第８図は本発明のさらに他の実施例を示すブロック図、 第９図（８）は第３図に示す遅延手段の一実施例回路図
、 第９図（Ｂ）Ｆｉその動作を説明するための特性図、第
１０図（ＡＳＶｉ、上記遅延手段の他の実施例回路図、 第１０図０３）及び第１０図（Ｃ）は、その動作を説明
するための特性図である。 １・・・クロック発生回路、２・・・クロック調整手段
（クロックスキー−調整回路）、３・・・フリップフロ
ップ、４・・・フィードバック信号線、２３・・・位相
比較回路（ＰＤ）、６１・・・フィズ・ロックド・ロッ
ク（ＰＬＬ）、７１・・・可変周波数発生回路（ＶＦＯ
）、８１・・・分光器、８２・・・光ケーブル、ＲＥＦ
・・・比較クロック、ＭＣＫ・・・基準クロック、　Ｆ
Ｂ・・・フィードバック信号線、ＳＣＫ・・・スレーブ
クロック、ＤＬＹＩ　、ＤＬＹ２　、〜ＤＬＹｎ−遅延
手段、Ｖｒｅ　ｆ、、　Ｇｅ、−基＊ｍ圧発生回路、Ｄ
Ｌ・・・遅延回路、ＴＣ・・・温度補償回路、Ｉ、Ｉ・
・・差動入力信号、ＯＰＩ、ＯＦ２・・・電圧ホロワ回
路、Ｃ１Ｃ２・・・ジャンクシ１ン容量。 第１図 第 ３ 図 第 図 Ｂ 第 図

Claims (1)

1. 【特許請求の範囲】 １、クロック発生源と、該クロック発生源から供給され
   る周波数情報と位相情報とに基づいて、互いに位相の一
   致したクロックを形成する複数個のクロック調整手段と
   を有し、 上記クロック発生源と各クロック調整手段とは、それぞ
   れの間の信号遅延がほぼ等しくなる様に配置されること
   を特徴とする論理集積回路。 ２、上記クロック調整手段は、クロック発生源からの位
   相情報を有するクロックとフィードバック系からの信号
   との位相差を検出する位相比較手段と、その位相差に応
   じて周波数情報を持つクロックを遅延する可変遅延手段
   とを有することを特徴とする特許請求の範囲第１項記載
   の論理集積回路。 ３、上記位相情報を有するクロックと周波数情報を有す
   るクロックは別個のクロックであって周波数情報をもつ
   クロックの周波数の方が高く、かつ上記クロック調整手
   段は上記可変遅延手段で遅延されたクロックを分周する
   分周段を備えていることを特徴とする特許請求の範囲第
   ２項記載の論理集積回路。 ４、上記可変遅延手段は、共通の入力信号を受け、それ
   ぞれ遅延時間が異なる複数の遅延回路と、各遅延回路の
   出力信号のいずれかを選択する選択回路とを含むことを
   特徴とする特許請求の範囲第２項記載の論理集積回路。 ５、上記各遅延回路は、上記出力信号を形成するエミッ
   タフォロワ出力回路を有し、このエミッタフォロワ出力
   回路の駆動能力が可変とされることにより、遅延時間の
   温度依存性が補償されることを特徴とする特許請求の範
   囲第４項記載の論理集積回路。 ６、上記エミッタフォロワ出力回路のエミッタ電流源は
   、そのベースに基準電圧が供給されるバイポーラトラン
   ジスタを含み、上記基準電圧の有する温度係数に基づき
   当該エミッタフォロワ出力回路の駆動能力が可変される
   ことを特徴とする特許請求の範囲第５項記載の論理集積
   回路。 ７、上記温度係数は正の温度係数であることを特徴とす
   る特許請求の範囲第６項記載の論理集積回路。 ８、クロック発生源から供給される位相情報信号に基づ
   いて、この位相情報信号の周波数よりも高い周波数の信
   号であって互いに位相の一致したクロックを形成するた
   めの複数個のＰＬＬ回路を有することを特徴とする論理
   集積回路。 ９、上記クロック発生源と各ＰＬＬ回路とは、それぞれ
   の間の信号遅延がほぼ等しくなる様に配置されることを
   特徴とする特許請求の範囲第９項記載の論理集積回路。 １０、クロック発生源から供給される位相情報信号に基
   づいて、この位相情報信号の周波数よりも高い周波数の
   信号であって互いに位相の一致したクロックを形成する
   ための複数個のＰＬＬ回路とを有し、 上記クロック発生回路と上記各ＰＬＬ回路との間に結合
   され、上記位相情報信号を各ＰＬＬ回路に供給するため
   の複数の光ケーブルとを有することを特徴とするクロッ
   ク信号供給システム。