JPH03100626A - アクティブマトリクス型液晶表示素子 - Google Patents
アクティブマトリクス型液晶表示素子Info
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- JPH03100626A JPH03100626A JP1237144A JP23714489A JPH03100626A JP H03100626 A JPH03100626 A JP H03100626A JP 1237144 A JP1237144 A JP 1237144A JP 23714489 A JP23714489 A JP 23714489A JP H03100626 A JPH03100626 A JP H03100626A
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Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的1
(産業上の利用分野)
この発明は、薄膜トランジスタ(Th1n FilmT
ranslster、 T F T )をスイッチ素子
として表示画素電極アレイを構成したアクティブマトリ
クス型液晶表示素子に関する。
ranslster、 T F T )をスイッチ素子
として表示画素電極アレイを構成したアクティブマトリ
クス型液晶表示素子に関する。
(従来の技術)
近年、液晶を用いた表示素子は、テレビ表示やグラフィ
ックデイスプレィ等を指向した大容量で高密度のアクテ
ィブマトリクス型表示素子の開発及び実用化が盛んであ
る。このような表示素子では、クロストークのない高コ
ントラストの表示が行えるように、各画素の駆動と制御
を行う手段として半導体スイッチが用いられる。その半
導体スイッチとしては、透過型表示が可能であり大面積
化も容易である等の理由から、透明絶縁基板上に形成さ
れたTPT等が、通常用いられている。
ックデイスプレィ等を指向した大容量で高密度のアクテ
ィブマトリクス型表示素子の開発及び実用化が盛んであ
る。このような表示素子では、クロストークのない高コ
ントラストの表示が行えるように、各画素の駆動と制御
を行う手段として半導体スイッチが用いられる。その半
導体スイッチとしては、透過型表示が可能であり大面積
化も容易である等の理由から、透明絶縁基板上に形成さ
れたTPT等が、通常用いられている。
第3図はTPTを備えた表示画素電極アレイを用いた液
晶表示素子の一画素を表す簡単な回路図である。同図に
おいて、交差する走査線1と信号線2の各交点位置には
TE10が設けられ、TE10のゲートは行ごとに走査
線1に接続され、TE10のドレインは列ごとに信号線
2に接続されている。また、TE10のソースは表示画
素電極に接続されており、表示画素電極と他方の基板上
に形成された対向電極との間には液晶層4が挟持されて
各画素が構成されている。なお、各画素には、テレビ信
号を確実に保持する必要があるため、表示画素電極との
間で所定の容N5を得る信号蓄積容量専用線が設けられ
ることがある。
晶表示素子の一画素を表す簡単な回路図である。同図に
おいて、交差する走査線1と信号線2の各交点位置には
TE10が設けられ、TE10のゲートは行ごとに走査
線1に接続され、TE10のドレインは列ごとに信号線
2に接続されている。また、TE10のソースは表示画
素電極に接続されており、表示画素電極と他方の基板上
に形成された対向電極との間には液晶層4が挟持されて
各画素が構成されている。なお、各画素には、テレビ信
号を確実に保持する必要があるため、表示画素電極との
間で所定の容N5を得る信号蓄積容量専用線が設けられ
ることがある。
(発明が解決しようとする課題)
ところで、この種の液晶表示素子において、表示画素電
極と信号蓄積容量専用線の間の層間絶縁膜にピンホール
や膜質異常が発生し、表示画素電極と信号蓄積容量専用
線にリーク或いは短絡が生じることがあった。この結果
、信号電圧保持不足に起因した画素単位の欠陥が発生す
ることがあった。
極と信号蓄積容量専用線の間の層間絶縁膜にピンホール
や膜質異常が発生し、表示画素電極と信号蓄積容量専用
線にリーク或いは短絡が生じることがあった。この結果
、信号電圧保持不足に起因した画素単位の欠陥が発生す
ることがあった。
上記したピンホール等をなくすには、絶縁膜の多層化・
膜厚最適化や製造装置改良等の対処法が考えられるが、
実際には、このような対策を施しても数万〜数十万画素
を無欠陥にすることは非常に困難であり、歩留りが低下
する。
膜厚最適化や製造装置改良等の対処法が考えられるが、
実際には、このような対策を施しても数万〜数十万画素
を無欠陥にすることは非常に困難であり、歩留りが低下
する。
また、このような画素欠陥を修復する方法として、レー
ザにより欠陥画素の信号蓄積容量専用線を他画素より分
離することも考えられるが、この場合、信号蓄積容量専
用線の給電部がらの断線により、欠陥画素の存在するラ
インに線欠陥が生じてしまうことがあった。
ザにより欠陥画素の信号蓄積容量専用線を他画素より分
離することも考えられるが、この場合、信号蓄積容量専
用線の給電部がらの断線により、欠陥画素の存在するラ
インに線欠陥が生じてしまうことがあった。
この発明は、このような従来の事情に鑑みてなされたも
のである。
のである。
[発明の構成]
(課題を解決するための手段)
この発明は、絶縁基板の一主面上にマトリクス状に形成
された複数本の行及び列選択線の交差部に薄膜トランジ
スタ及びこれに接続される表示画素電極からなる一画素
を配し、且つ各画素に対し表示画素電極と絶縁膜を介し
て対向する信号蓄積容量専用線が設けられてなるアレイ
基板と、絶縁基板の一主面上に共通電極を形成してなる
対向基板と、アレイ基板と対向基板を互いの一生面側が
対向するように組み合わせて得られる間隙に挟持してな
る液晶とを備えたアクティブマトリクス型液晶表示素子
についてのものである。そして、信号蓄積容量専用線は
行方向に隣接する画素ごとに電気的に接続されていると
ともに、列方向に隣接する一列上で連なった2つの画素
に電気的に接続されている (作 用) この発明では、画素間における信号蓄積容量専用線の接
続部の形状に工夫がなされている。従って、特定の画素
において信号蓄積容量専用線と表示画素電極の間に短絡
欠陥が生じた場合に、上記した接続部を切断しても、信
号蓄積容量専用線が給電部より断線することはない。こ
の結果、短絡による画素の点欠陥から線欠陥が生じるの
を防止することが可能である。
された複数本の行及び列選択線の交差部に薄膜トランジ
スタ及びこれに接続される表示画素電極からなる一画素
を配し、且つ各画素に対し表示画素電極と絶縁膜を介し
て対向する信号蓄積容量専用線が設けられてなるアレイ
基板と、絶縁基板の一主面上に共通電極を形成してなる
対向基板と、アレイ基板と対向基板を互いの一生面側が
対向するように組み合わせて得られる間隙に挟持してな
る液晶とを備えたアクティブマトリクス型液晶表示素子
についてのものである。そして、信号蓄積容量専用線は
行方向に隣接する画素ごとに電気的に接続されていると
ともに、列方向に隣接する一列上で連なった2つの画素
に電気的に接続されている (作 用) この発明では、画素間における信号蓄積容量専用線の接
続部の形状に工夫がなされている。従って、特定の画素
において信号蓄積容量専用線と表示画素電極の間に短絡
欠陥が生じた場合に、上記した接続部を切断しても、信
号蓄積容量専用線が給電部より断線することはない。こ
の結果、短絡による画素の点欠陥から線欠陥が生じるの
を防止することが可能である。
(実施例)
以下、図面を参照してこの発明の詳細な説明する。
第1図はこの発明の一実施例を示す図であり、同図(a
)はアレイ基板上の部分平面図、同図(b)は一画素部
分の概略断面図を表している。
)はアレイ基板上の部分平面図、同図(b)は一画素部
分の概略断面図を表している。
第1図(a)において、TPTIOは、行選択線11と
一体のゲート電極12、列選択線13と一体のドレイン
電極14及び表示画素電極15に接続されたソース電極
16等から構成されている。
一体のゲート電極12、列選択線13と一体のドレイン
電極14及び表示画素電極15に接続されたソース電極
16等から構成されている。
また、マトリクス状に形成された複数本の行選択線11
と列選択線13の交差部に配置されTFTloと表示画
素電極15よりなる各画素には、表示画素電極15の一
部周囲をコ字状に取り囲むように、絶縁膜(図示せず)
を介して信号蓄積容量専用線17が形成されており、表
示画素電極15と信号蓄積容量専用線17の重なり部分
で付加的な蓄積容量(Cs )が得られる。そして、信
号蓄積容量専用線17は行方向(行選択線11に沿う方
向)に隣接する画素ごとに電気的に接続されているとと
もに、列方向(列選択線13に沿う方向)に隣接する一
列上で連なった2つの画素に電気的に接続されている。
と列選択線13の交差部に配置されTFTloと表示画
素電極15よりなる各画素には、表示画素電極15の一
部周囲をコ字状に取り囲むように、絶縁膜(図示せず)
を介して信号蓄積容量専用線17が形成されており、表
示画素電極15と信号蓄積容量専用線17の重なり部分
で付加的な蓄積容量(Cs )が得られる。そして、信
号蓄積容量専用線17は行方向(行選択線11に沿う方
向)に隣接する画素ごとに電気的に接続されているとと
もに、列方向(列選択線13に沿う方向)に隣接する一
列上で連なった2つの画素に電気的に接続されている。
即ち、例えば画素18bにおける信号蓄積容量専用線1
7についてみれば、行方向には隣接する画素18a、1
8cと電気的に接続され、また、列方向に隣接する一列
上で連なった2つの画素19b、19cにも電気的に接
続されている。こうして2行分の画素について一体化さ
れた信号蓄積容量専用線17は、一方向の端部より一定
電位が給電される形になっている。
7についてみれば、行方向には隣接する画素18a、1
8cと電気的に接続され、また、列方向に隣接する一列
上で連なった2つの画素19b、19cにも電気的に接
続されている。こうして2行分の画素について一体化さ
れた信号蓄積容量専用線17は、一方向の端部より一定
電位が給電される形になっている。
第1図(b)は第1図(a)におけるA−A =断面を
矢印方向からみたときに相当する。第1図(b)におい
て、例えばガラスからなる絶縁基板20の一主面上には
、例えば遮光性材料であるCr(クロム)膜をスパッタ
法で被膜した後、所定の形状にフォトエツチングするこ
とによりゲート電極12と信号蓄積容量専用線17が同
時に形成され、更に、これを覆うように例えば酸化シリ
コン(S i Ox )からなるゲート絶縁膜21がプ
ラズマCVD法により形成されている。ここで、図示は
していないが、ゲート電極12と信号蓄積容量専用線1
7が形成される際に、同じ工程で行選択線11も形成さ
れる。また、ゲート絶縁膜21が、第1図(a)におけ
る信号蓄積容量専用線17と表示画素電極15との間に
4介在する絶縁膜である。そして、ゲート絶縁膜21の
ゲート電極12に対向する部分には、例えばi型の水素
化アモルファスシリコン(a−Si;H)からなる半導
体層22がプラズマCVD法を利用して形成されており
、更に、半導体層22上には互いに電気的に分離された
n型a−8t:Hからなるドレイン領域23とソース領
域24とが、同じくプラズマCVD法を利用して設けら
れている。そして、半導体層22のソース領域24側に
隣接するゲート絶縁膜12上には、例えばJTO(イン
ジウム・チン・オキサイド)膜をスパッタ法で被膜した
後、所定の形状にフォトエツチングすることにより表示
画素電極15が設けられている。また、ソース領域24
にはソース電極16の一端が接続され、ソース電極16
の他端は表示画素電極15上に延在して接続されている
。更に、ドレイン領域23にはドレイン電極14の一端
が接続されている。ここで、ドレイン電極14とソース
電極16とは、例えばMo(モリブデン)膜とAI(ア
ルミニウム)膜とをスパッタ法で順次被膜した後、所定
の形状にフォトエツチングするという同じ工程で形成し
ており、また、図示はしていないが、第1図(a)にお
ける列選択線13もドレイン電極14とソース電極16
と同じ工程で形成している。こうして、所望のアレイ基
板25が得られる。
矢印方向からみたときに相当する。第1図(b)におい
て、例えばガラスからなる絶縁基板20の一主面上には
、例えば遮光性材料であるCr(クロム)膜をスパッタ
法で被膜した後、所定の形状にフォトエツチングするこ
とによりゲート電極12と信号蓄積容量専用線17が同
時に形成され、更に、これを覆うように例えば酸化シリ
コン(S i Ox )からなるゲート絶縁膜21がプ
ラズマCVD法により形成されている。ここで、図示は
していないが、ゲート電極12と信号蓄積容量専用線1
7が形成される際に、同じ工程で行選択線11も形成さ
れる。また、ゲート絶縁膜21が、第1図(a)におけ
る信号蓄積容量専用線17と表示画素電極15との間に
4介在する絶縁膜である。そして、ゲート絶縁膜21の
ゲート電極12に対向する部分には、例えばi型の水素
化アモルファスシリコン(a−Si;H)からなる半導
体層22がプラズマCVD法を利用して形成されており
、更に、半導体層22上には互いに電気的に分離された
n型a−8t:Hからなるドレイン領域23とソース領
域24とが、同じくプラズマCVD法を利用して設けら
れている。そして、半導体層22のソース領域24側に
隣接するゲート絶縁膜12上には、例えばJTO(イン
ジウム・チン・オキサイド)膜をスパッタ法で被膜した
後、所定の形状にフォトエツチングすることにより表示
画素電極15が設けられている。また、ソース領域24
にはソース電極16の一端が接続され、ソース電極16
の他端は表示画素電極15上に延在して接続されている
。更に、ドレイン領域23にはドレイン電極14の一端
が接続されている。ここで、ドレイン電極14とソース
電極16とは、例えばMo(モリブデン)膜とAI(ア
ルミニウム)膜とをスパッタ法で順次被膜した後、所定
の形状にフォトエツチングするという同じ工程で形成し
ており、また、図示はしていないが、第1図(a)にお
ける列選択線13もドレイン電極14とソース電極16
と同じ工程で形成している。こうして、所望のアレイ基
板25が得られる。
一方、例えばガラスからなる絶縁基板26の一主面上に
は、例えばITOからなる共通電極27が形成されるこ
とにより、対向基板28が構成されている。そして、ア
レイ基板25の一主面上には、更に全面に例えば低温キ
ュア型のポリイミド(Pl)からなる配向膜39が形成
されており、また、対向基板28の一主面上にも全面に
同じく、例えば低温キュア型のポリイミドからなる配向
膜30が形成されている。そして、アレイ基板25と対
向基板28の一主面上に、各々の配向膜29゜30を所
定の方向に布等でこすることにより、ラビングによる配
向処理がそれぞれ施されるようになる。更ノこ、アレイ
基板25と対向基板28とは互いの一生面側が対向し且
つ互いの配向軸が概略90°をなすように組み合わせら
れ、これにより得られる間隙には液晶31が挟持されて
いる。そして、アレイ基板25と対向基板28の他主面
側には、それぞれ偏光板32.33が被着されており、
アレイ基板25と対向基板28のどちらか一方の他主面
側から照明を行う形になっている。
は、例えばITOからなる共通電極27が形成されるこ
とにより、対向基板28が構成されている。そして、ア
レイ基板25の一主面上には、更に全面に例えば低温キ
ュア型のポリイミド(Pl)からなる配向膜39が形成
されており、また、対向基板28の一主面上にも全面に
同じく、例えば低温キュア型のポリイミドからなる配向
膜30が形成されている。そして、アレイ基板25と対
向基板28の一主面上に、各々の配向膜29゜30を所
定の方向に布等でこすることにより、ラビングによる配
向処理がそれぞれ施されるようになる。更ノこ、アレイ
基板25と対向基板28とは互いの一生面側が対向し且
つ互いの配向軸が概略90°をなすように組み合わせら
れ、これにより得られる間隙には液晶31が挟持されて
いる。そして、アレイ基板25と対向基板28の他主面
側には、それぞれ偏光板32.33が被着されており、
アレイ基板25と対向基板28のどちらか一方の他主面
側から照明を行う形になっている。
第2図はこの実施例の効果を説明するための比較従来例
におけるアレイ基板の構成を示す部分平面図であり、第
1図(a)と対応する部分には同一の符号を付しである
。この比較従来例は第1図に示した実施例に比べ、信号
蓄積容量専用線17の構造が異なっている。即ち、第2
図では、各画素の信号蓄積容量専用線17は、行方向(
行選択線11に沿う方向)に隣接する画素ごとに電気的
に接続されているのみである。
におけるアレイ基板の構成を示す部分平面図であり、第
1図(a)と対応する部分には同一の符号を付しである
。この比較従来例は第1図に示した実施例に比べ、信号
蓄積容量専用線17の構造が異なっている。即ち、第2
図では、各画素の信号蓄積容量専用線17は、行方向(
行選択線11に沿う方向)に隣接する画素ごとに電気的
に接続されているのみである。
この実施例と比較従来例において、仮に画素18bで表
示画素電極15と信号蓄積容量専用線17の間に短絡欠
陥が発生したとする。このとき、画素18bを他の画素
から切り離すため、この実施例では4ケ所の部分40a
〜40d(第1図(a)) 、比較例では2ケ所の部分
41a。
示画素電極15と信号蓄積容量専用線17の間に短絡欠
陥が発生したとする。このとき、画素18bを他の画素
から切り離すため、この実施例では4ケ所の部分40a
〜40d(第1図(a)) 、比較例では2ケ所の部分
41a。
41bを例えばレーザにより切断することになる。
しかしながら、比較従来例では、41a、41bの切断
により、信号蓄積容量専用線17が画素18a、19b
側と画素18c、19c側とで分離されるため、画素1
8c、19c側に一定電位が印加されなくなり、画素1
8a〜18cのラインと画素19a〜19dのラインで
線欠陥が発生することがある。これに対し、第1図に示
した実施例では、40a〜40dを切断した場合にも、
信号蓄積容量専用線17が画素18a、19b側と画素
18c、19C側とで一体化されており、画素18a〜
18cのラインと画素19a〜19dのラインで線欠陥
が生じるまでには至らない。
により、信号蓄積容量専用線17が画素18a、19b
側と画素18c、19c側とで分離されるため、画素1
8c、19c側に一定電位が印加されなくなり、画素1
8a〜18cのラインと画素19a〜19dのラインで
線欠陥が発生することがある。これに対し、第1図に示
した実施例では、40a〜40dを切断した場合にも、
信号蓄積容量専用線17が画素18a、19b側と画素
18c、19C側とで一体化されており、画素18a〜
18cのラインと画素19a〜19dのラインで線欠陥
が生じるまでには至らない。
[発明の効果〕
この発明は、信号蓄積容量専用線の形状を工夫すること
により、欠陥画素部の信号蓄積容量専用線を切断しても
、隣接する画素同志の信号蓄積容量専用線は断線するこ
となく正常に機能するため、欠陥画素のレーザによる修
復が可能である。
により、欠陥画素部の信号蓄積容量専用線を切断しても
、隣接する画素同志の信号蓄積容量専用線は断線するこ
となく正常に機能するため、欠陥画素のレーザによる修
復が可能である。
【図面の簡単な説明】
第1図はこの発明の一実施例を示す部分平面図及び部分
断面図、第2図はこの発明との比較従来例におけるアレ
イ基板の構成を示す部分平面図、第3図は従来のアクテ
ィブマトリクス型液晶表示素子の一画素の一例を示す概
略回路図である。 10・・・薄膜トランジスタ 11・・・行選択線 13・・・列選択線15
・・・表示画素電極 17・・・信号蓄積容量専用線 20.26・・・絶縁基板 25・・・アレイ基板2
7・・・共通電極 28・・・対向基板31・
・・液晶
断面図、第2図はこの発明との比較従来例におけるアレ
イ基板の構成を示す部分平面図、第3図は従来のアクテ
ィブマトリクス型液晶表示素子の一画素の一例を示す概
略回路図である。 10・・・薄膜トランジスタ 11・・・行選択線 13・・・列選択線15
・・・表示画素電極 17・・・信号蓄積容量専用線 20.26・・・絶縁基板 25・・・アレイ基板2
7・・・共通電極 28・・・対向基板31・
・・液晶
Claims (1)
- 【特許請求の範囲】 絶縁基板の一主面上にマトリクス状に形成された複数本
の行及び列選択線の交差部に薄膜トランジスタ及びこれ
に接続される表示画素電極からなる一画素を配し、且つ
各画素に対し前記表示画素電極と絶縁膜を介して対向す
る信号蓄積容量専用線が設けられてなるアレイ基板と、
絶縁基板の一主面上に共通電極を形成してなる対向基板
と、前記アレイ基板と前記対向基板を互いの前記一主面
側が対向するように組み合わせて得られる間隙に挟持し
てなる液晶とを備えたアクティブマトリクス型液晶表示
素子において、 前記信号蓄積容量専用線は行方向に隣接する画素ごとに
電気的に接続されているとともに、列方向に隣接する一
列上で連なった2つの画素に電気的に接続されているこ
とを特徴とするアクティブマトリクス型液晶表示素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1237144A JPH03100626A (ja) | 1989-09-14 | 1989-09-14 | アクティブマトリクス型液晶表示素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1237144A JPH03100626A (ja) | 1989-09-14 | 1989-09-14 | アクティブマトリクス型液晶表示素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03100626A true JPH03100626A (ja) | 1991-04-25 |
Family
ID=17011060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1237144A Pending JPH03100626A (ja) | 1989-09-14 | 1989-09-14 | アクティブマトリクス型液晶表示素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03100626A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05150262A (ja) * | 1991-11-28 | 1993-06-18 | Sanyo Electric Co Ltd | 液晶表示装置 |
US5708483A (en) * | 1993-07-13 | 1998-01-13 | Kabushiki Kaisha Toshiba | Active matrix type display device |
US6040882A (en) * | 1996-10-16 | 2000-03-21 | Hyundai Electronics Industries Co., Ltd. | Liquid crystal display device having "H" character common electrode and method of fabricating thereof |
KR100350333B1 (ko) * | 1994-02-17 | 2003-06-09 | 세이코 엡슨 가부시키가이샤 | 액티브매트릭스기판및컬러액정표시장치 |
JP2010065505A (ja) * | 2008-09-12 | 2010-03-25 | Akira Kato | 止水機能を有するセパレータ |
-
1989
- 1989-09-14 JP JP1237144A patent/JPH03100626A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05150262A (ja) * | 1991-11-28 | 1993-06-18 | Sanyo Electric Co Ltd | 液晶表示装置 |
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JP2010065505A (ja) * | 2008-09-12 | 2010-03-25 | Akira Kato | 止水機能を有するセパレータ |
JP4700091B2 (ja) * | 2008-09-12 | 2011-06-15 | 加藤 明 | 止水機能を有するセパレータ |
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