JPH0298959A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置およびその製造方法に係り、特に
その素子間を電気的に分離する素子分離方式に関するも
のである。

〔従来の技術〕

半導体装置の素子分離方式として従来から一般的に採用
されているものにＬ　ＯＧ　ＯＳ　（ＬｏｃａｌＯｘｉ
ｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ　）法がある。し
かし、このＬＯＣＯ３法では、バーズビーク（ｂｉｒｃ
ｔｓ　ｂｅａｋ）と呼ばれる活性領域への酸化膜の食い
込みがあり、狭チャネル効果と相俟って徹細な素子分離
への適用には限界があった。

これに対し、素子分離の微細化を一層追求する方式とし
ていわゆるフィールドシールド分離方式がある。第４図
はこの方式による半導体装置の概略断面図である。

図において、（１）は半導体基板、（２）は基板（１）
の素子分離領域の表面に酸化膜からなる絶縁膜（３）を
介して形成された多結晶シリコンからなる導電膜、（４
）は導電膜（２）の上面、側面を被覆する酸化膜からな
る絶縁膜で、通常、この上方に配置形成されろトランジ
スタのゲート電極用の配線と導電膜（２）との絶縁を確
保するものである。

この素子分離方式は、基本的にはトランジスタ分離であ
り、即ち、導電膜（２）をシールド電極として作用させ
これを所定の電位に固定しその下部にチャネルを形成し
ないようにして素子間を電気的に分離するものである。

この方式では、ＬＯＣＯ８法におけるようなバーズビー
クの問題もなく、導電膜（２）等を適当な諸元で形成す
ることにより、微細な素子分離が達成される。

〔発明が解決しようとする課題〕

ところで、第４図における絶縁膜（３）は、フィールド
シールドトランジスタとしてのしきい値電圧をある程度
の高さに保つため、通常のトランジスタのゲート酸化膜
より厚くする必要がある。また、シールドとしての導電
膜（２）は、実際の装置では広範囲に互って形成される
が、一定の電位部に接続されるのはその一部分だけであ
るので、この全体を一定の電位に保つためにはかなりの
ボリュウム厚さが必要となる。

従って、ＩＹ来のフィールドシールド素子分離方式にお
いては、その半導体基板（１）上に高段差のシールド部
分を有する構造となり、特に素子分離の微細化を追求す
るとこの傾向が一層顕著になる。

この結果、以上のプロセスを経た半導体装置に更にトラ
ンジスタのゲート電極およびその配線を形成しようとす
ると以下の如き問題点が生じる。即ち、その表面にＣＶ
Ｄ法等により電極材料を付着させた後、所定の配線パタ
ーンを得るべくエツチング法等により、不要部分の電極
材料を除去する訳であるが、導電膜（２）の高段差部の
存在のため、第４図にＡで示すように、特にその下側端
部では電極材料が除去されにくく、その一部が残り、種
々の弊害をもたらすことになる。

この発明は上記のような問題点を解消するためになされ
たもので、高段差部を生じないフィールドシールド素子
分離構造を有する半導体装置およびその製造方法を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、シールドとなる導電膜を
半導体基板の素子分離領域に形成された四部に配置した
ものである。

また、製造方法としては、半導体基板の素子分離領域に
四部を形成する工程と、上記凹部の内面に第１の絶縁膜
で形成する工程と、上記第１の絶縁膜を介して上記凹部
内にシールドとなる導電膜を形成する工程と、上記導電
膜の露出面を第２の力縁膜で鼓覆する工程とを有してい
る。

〔ｔ′ト用〕

導電膜を形成した後、その上にトランジスタのゲート電
極が形成される。この場合、素子分離領域となる導電膜
の部分は、段差が零か、段差が存在してもその高さは従
来に比較して十分低いので、この部分にゲート電極材料
が残留することほぼとんどなくなる。

〔実施例〕

以ド、この発明の一実施例を図について説明する。

第１図はその実施例における製造方法を工程順素子分離
領域（６）の部分の保護膜（５）を除去する。

（同図（ａ）） 次に、呆護膜（５）をマスクにして基板（１）の素子分
離領域（６）をエツチングし、例えば深さ０．３μＩｎ
程度の四部（７）を形成する。（同図（ｂ））四部（７
）の内面には例えば熱酸化膜からなるフィールドシール
ド用のゲート酸化膜としての第１の抱循 縁膜（８）を猪積する。（同図（Ｃ））なお、この場Ｂ
、第１の絶縁膜（８）を形成する前に、例えばイオン注
入法によって凹部（７）の表面に不純物を導入してフィ
ールドシールドトランジスタとしてのしきい値電圧を調
整するようにしてもよい。また、予め凹部したときにこ
の角部に生じる電界集中を緩和させるようにしてもよい
。

ここで、導電膜（９）は四部（７）を埋める程に十分厚
く形成する。次いで、表面を平坦化するため例えばレジ
ストからなる樹脂被膜ＯＱを推債する。

続いて、導電膜（９）と樹脂被膜ａＯとをエツチング速
度が等しい条件で全面エツチングする。第１図（ｅ）は
エツチング時間を制御して、凹部（７）内に所定厚さの
導電膜（９）が残るようにしたところである。

ここで、保護膜（５）を；（省去すると、第１図（ｆ）
の状態となる。

次に、本来のトランジスタのゲート酸化膜として第２の
絶縁膜ａ◇を、例えば熱酸化によって全面に形成する。

（第１図（ｇ））この場合、基板（１）上の第２の絶縁
膜（Ｉｌａ）は本来のトランジスタのゲート酸化膜であ
り、トランジスタの特性に直接影響を与えるので、その
厚さは所定の値以下に管理されろ。一方、導電膜（９）
の上面に形成される第２の絶縁膜（Ｉｌｂ）はその下地
材料の差から一般に基板（１）上の絶縁膜（ｌｌａ）の
厚さより厚くなるが、この現象は、この絶縁膜（ｌｌｂ
）の上方に形成されるゲート配線と導電膜（９）との絶
縁を確保する上でむしろ好都合となる。

最後に、第２の絶縁膜αｐの上面にゲート電極ないしゲ
ート用配線θつを形成する。

ここで、導電膜（９）は基板（１）に形成した凹部（７
）に設けられているので、たとえ絶縁膜（ｓ）　（１，
１）を含めた厚さを必要な値に設定しても、ゲート電極
等■の形成工程でのこの部分における基板（１）からの
突出寸法は十分小さい範囲に抑えることができ、同工程
における電極材料の残留をほぼ解消させることができる
。

第２図に示すように、導電膜（９）及び絶縁膜（８）０
υの膜厚と凹部（７）の深さとを調整することにより、
基板（１）の上面が平坦面になるようをこして、上記し
た電極材料の残留を完全に防止することも可能である。

第３図はこの発明の他の実施例を示す。第１図の実施例
では、同図（ｇ）に示す工程で、導電膜（９）を熱酸化
することにより酸化膜を形成させ、これを第２の絶縁膜
（ｌｌｂ）として導電膜（９）を被覆するようにしたが
、導電膜（９）の材料の皿類によっては熱酸化によって
酸化膜が形成されない場合がある。第３図はこのような
場合に適用するもので、先ず、第１図（ｅ）の工程に続
いて、例えばシリコン窒化膜からなる絶縁膜（Ｌｉｅ）
を導電膜（９）上にのみ形成する。（第３図（ａ）） 次に、保護膜（５）を除去した後、例えば減圧ＣＶ　Ｄ
併 法によってシリコン酸化膜（至）を全面に維積する。

（同図（ｂ））ここで、全面に酸化膜異方性エツチング
をＬ包すことにより、導電膜（９）および絶縁膜（１，
１ｃ）の側壁にサイドウオール（１８ａ）が自己整合的
に形成される。（同図（Ｃ）） 以後の工程は第１図の実施例の場合と同様である。

なお、上記各実施例では、基板（１）をエツチングする
ことによって四部（７）を形成するようにしたが、例え
ばＬＯＣＯ３法により一旦厚い酸化膜を形成後、その酸
化膜を除去することによって凹部（７）を形成するよう
にしてもよい。この場合、分離帯のく 寸法がやや多きくなるが、半導体基板（１）を直１妾エ
ツチングした場合に結晶欠陥が生じ男いという問題を回
避でき作業性も比較的良好である。

また、上記り実施例では、基板（１）に四部（７）を形
成し、その中に導電膜（９）の一部または全部を埋め込
むようにしたが、従来と同様に先ず基板上にシールドと
しての導電膜を形成し、その後、例えば選択エピタキシ
ャル成長法によって、基板上の導電膜の側部にトランジ
スタの活性頭載を形成しては符 ぼ同一高さに仕上げ、しかる後、ゲート電柱、配線類を
形成するようにしてもよい。

〔発明の効果〕

以上のように、この発明に係る半導体装置では、シール
ドとなる導電膜を半導体基板の素子分離領域に形成され
た凹部に配置したので、導電膜形成に基づく段差が低減
し、トランジスタのゲート電極形成時にその電極材料が
この段差部に残省するという不具合を解消することがで
きろ。

また、半導体基板の素子分離領域に凹部を形成する工程
と、上記凹部の内面に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜を介して上記凹部内にシールドとなる
導電膜を形成する工程と、上記導電膜の露出面を第２の
絶縁膜で被覆する工程とを経て製造するようにしたので
、実用性の高い各半導体製造プロセス技術を利用して新
規な上記半導体装置を具体的に実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例における半導体装置の製造
工程を順を迫って説明する断面図、第２図第３図は他の
実施例における半導体装置およびその製造工程を説明す
る断面図、第４図は従来の半導体装置を示す断面図であ
る。 図において、（１）は半導体基板、（６）は索子分離領
域、り７）は凹部、（８０よ第１の絶縁膜、（９）は導
電膜、（１，１ｂ）は第２の絶縁膜、＠はゲート電極、
ゲート用配線である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　弁理士　　大　岩　増　雄 第１図（２） 第１図（目 県チ分厨創願域 第１図（３） 第２図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の素子分離領域に絶縁膜で被覆された導
   電膜を配置し上記導電膜を所定の電位に固定することに
   より素子分離を行うものにおいて、上記導電膜は上記半
   導体基板の素子分離領域に形成された凹部に配置したこ
   とを特徴とする半導体装置。 ２、半導体基板の素子分離領域に凹部を形成する工程、
   上記凹部の内面に第１の絶縁膜を形成する工程、上記第
   １の絶縁膜を介して上記凹部内に導電膜を形成する工程
   、および上記導電膜の露出面を第２の絶縁膜で被覆する
   工程を備え、上記導電膜を所定の電位に固定することよ
   り素子分離を行う半導体装置の製造方法。