JPH0298892A - 集積半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野） この発明は１つのメモリ範囲を有する集積半導体回路で
ありで、ワード線およびビット線を介してアドレス指定
可能なメモリセルを有する少なくとも１つのメモリセル
領域を含んでおり、ビット線の数に相応する数の評価回
路を含んでおり、その際に各評価回路が１つのビット線
と、各評価回路がこのビット線を２つの少なくとも近位
的に等しいビット線半部に分割するように接続されてい
る集積半導体回路に関するものである。

（従来の技術〕 像処理、パターン処理およびデータバンクシステム内の
大量データの論理処理は最近のデータ処理においてます
ます重要になっている。これらの仕事に共通なことは、
非常に大きいデータ量を処理しなければならないことで
ある。伝統的なデータ処理装置は処理を直列に実行する
。これは時間的に高い費用を必要とする。なぜならば、
たとえば特定の概念の探索の際に非常に多くのデータが
Ｌつのメモリ範囲から直列に読出されなければならず、
また所望の概念が見い出されるまでプロセッサのなかで
探索概念と比較されなければならないからである。

この問題の部分的解決策は内容アドレスメモリ（ＣＡＭ
）の使用である。しかし、これは２つの欠点を有する。

一方では現在得られるＣＡＭメモリは最近の利用可能な
ＲＡＭ又はＲＯＭメモリモジュール（ＩＭＢ　ｉ　ｔメ
モリ容量）にくらべて非常に小さいメモリ容量をイイし
く最大８ｋＢｉｔ；米国電気電子学会Ｍ！ｆｆ固体回路
［（ＩＥＥＥ　Ｊｏｕｒｎａｆｏｆ　５ｏｌｉｄ−５ｔ
ａｔｅ　Ｃ４ｒｃｕｉｔｓ）、、第ＳＣ−２０巻、第５
号、１９８５単１０１１、第９５１〜９５６１ｑ参暇）
、また他方ではこれらのメモリモジ１−ルは屯に連想機
能のみを行い得るものであり、他のディジタル機能（た
とえば論理、′ｌｆ術）を行い得ない、さらにＣＡＭメ
モリモジュールは通常のＲＡＭ又はＲＯ！ｉベイモ１１
モ・′、２１−ルのようｔこ駆動６■能でない。

別の部分的解決策は並列上Ｘ機のなかにメモリニジ１−
ルを有する特殊なプロセンサを耕み合ね上るこ１とであ
る（“トランスビ１−タ“）。しか１、ト５ンスビ、〜
夕は高価であり、構成に費用がかさみ、また仔窒の使用
目的に対する汎用性がない。

［発明が解決しようと「る課題］ 本発明の課題は、通常の半導体メモリモジュールを可能
なかぎりわずかな費用で、その使用が通常の仕方で必要
とされる時間的費用を減するように、また可能なかぎり
汎用的に使用可能であるように形成することである。

〔課題を解決するための手段］ この課題は、冒頭に記載したｍ類の崖７導体回路におい
て、請求項１の特徴部分に記載の手段によって解決され
る。有利な実施Ｂ様は請求項２以−トにあげられている
。

〔実施例〕 以下、Ｖ面ににより本発明を−・−層詳細に説明する。

第１図によれば、本発明によるｆｆｉ積半導体回路は公
知のメモリ範囲ＭＥＭのほかに論理コニ１．トＬＵの１
つのブロックを含んでいる。メモリ範囲ＭＥＭはワード
線ＷＬおよびビット線Ｂ　ｉ−を介してア１゛レス指定
可峻なメモリセルＭＣを有する１つまたはそれ以上のメ
モリセル？ｉ１域ＭＣＦを含んでいる。メモリ範囲ＭＥ
Ｍはさらにピッｉ線ＢＬの数に相応する数の評価回路Ａ
　Ｍ　Ｐ　Ｌを含んでいる。各評価回路ＡＭＰＬは、第
２図中に断ハ的に示されているように、１つのビット線
ＢＬと、各評価回路がビット線を２つの少なくとも近似
的に等しいビット線半部Ｂ　Ｌ　ＨｌＢＬＨに分割する
ように接続されている。この分割がオーブン−ビ。

ト線方式で行われているか、フＡ−−ルデイ・、ｔトビ
、ト線方式で行われているかは、本発明にとって重要で
はない。

本発明による集積半導体回路はさらに論理ユニＪ　ｈ　
Ｌ　Ｕの１つのブローツクを含んでいる。各論理ユニッ
トｉ＝　ＬＪは１つのピノｌ−線Ｂ１、とその両ビット
線゛罎一部ＢＬＨ，ＢＬＨを介して接続されている。

接続はその−、）どの論理ユニント１、Ｕの内部または
外部で、たとえば回示されているようにビット線１３１
、を慣シの論理ユニットＬＬＩまで導くことにより行わ
れ得る。

論理ユニぶ・ト１．．．．　！、、Ｉは、メモリ範囲Ｍ
ＥＭからビー／ト線ＢＬを介して読出され評価回路Ａ　
Ｍ　Ｐ　Ｌ、、のなかで評価かつ増幅されるデータＡと
、公知のよ・）に評価および増幅過程で生ずる、データ
Ａに対して相補性のデータＡとのディジタル処理の役割
をする。その際に“ディジタル処理”とは、２つのビッ
トの論理演算（オア、アンドなど）、１つまたはそれ以
上のビットの反転、ワード相互間の論理比較、算術演算
を特に意味する。論理ユニット！、Ｕのブロックは種々
の作動モードＭＯＤｋ　（ｋ−１・・・ｎ）で作動可能
である。作動モードＭＯＤｋの選択のためには作動モー
ド選択信号φｊ（ｊ＝１・・・ｍ）が用いられる。

本発明の構成および機能は以下に個々の論理ユニットＬ
Ｕにより説明される。しかし、それとは無関係にブロッ
クのすべての論理ユニット［、、Ｕは互いに並列に作動
せしめられる。

第１の作動モードＭＯＤＩではすべての作動モード選択
信号φｊが不能動化されており、それによりすべての論
理ユニット　Ｌ　Ｌ、Ｉが同じく不能動化されている。

従って本発明のこの実施１ｌＬＩｉ様では、読出され評
価されるデータが不変にとどまる。すなわち集積半導体
回路の作動挙動は第１の作動モードＭＯＤＩでは、論理
ユニッ＋−ｔ、　Ｕのブロックを含んでいない比較可能
な半導体メモリモジュールの作動挙動と同一である。従
って、本発明による半導体回路は相応の半導体メモリモ
ジュールと電気的にコンパチブルである。

第３図による実施例では、各論理ユニットＬＵは少なく
とも２つのトランジスタＴ１、Ｔ２および１つの充電コ
ンデンサＣを含んでいる。トランジスタＴ１、Ｔ２はビ
ット線ＢＬに与えられている評価されるデータＡの反転
の役割をする。トランジスタＴ１、Ｔ２のドレインは共
通に充電コンデンサＣの第１の端子と接続されている。

充電コンデンサＣの第２の端子は固定電位と接続されて
いる。固定電位としては、集積半導体回路の電圧供給の
役割をする電位ＶＳＳ　（接地電位に相応）またはＶＤ
Ｄを使用することは推奨される。第１のトランジスタＴ
１のソースは一方のビット線半部ＢＬＨと接続されてお
り、また第２のトランジスタＴ２のソースは他方のビッ
ト線半部ＢＬＨと接続されている。２つの第１の作動モ
ード選択信号φ１、φ２は第１または第２のトランジス
タＴ１、Ｔ２のゲートと接続されている。

こうして可能なデータＡの反転は第２の作動モードＭＯ
Ｄ２である。データＡの反転は作動中に下記の仕方で行
われる。先ず、公知の技術による各半導体メモリにおい
て通常のように、１つのデータＡが１つのメモリセルＭ
Ｃから読出され、メモリセルＭＣに対応付けられている
ビット線半部（この例では一方のビット線半部ＢＬＨ）
を介して評価回路ＡＭＰＬに与えられ、そこで評価がっ
増幅される。データＡは第１のトランジスタＴＩのソー
スにも与えられている。いま、両第１の作動モード選択
信号φ１１φ２のうち、第１のトランジスタＴＩと接続
されている一方（φ１）が能動化される。データＡは充
電コンデンサＣに到達し、これをデータＡの４１１（論
理“Ｉ”、論理″ｏ″）に応じて充電又は放電する。続
いて一方の第１の作動モード選択信号φｌが不能動化さ
れ、また他方の第１の作動モード選択信号φ２が能動化
される。その結果、一方のトランジスタＴＩは遮断し、
他方のトランジスタＴ２は導通する。充電コンデンサＣ
に蓄積された電荷はそれにより他方のビット線半部（こ
の例ではビット線半部ＢＬＨ）を経て評価回路ＡＭＰＬ
に到達する。評価回路ＡＭＰＬは再び能動化され、従っ
て評価回路ＡＭＰＬが与えられているデータを評価する
。しかしデータＡはこの新たな評価の際に他方のビット
線半部ＢＬＨ（元の評価と比較して）に与えられている
ので、評価回路ＡＭＰＬはその相補性状態に跳曜し、そ
れにより最初の一方のビット線半部ＢＬＨにはいま最初
に読出され評価されるデータＡに対して反転されたデー
タＡが与えられている。このデータはいま通常のメモリ
装置を介して半導体回路から読出され、かつ（または）
同一のビット線半部ＢＬＨにおける任意のメモリセルＭ
Ｃに書込まれ得る。他方のビット線半部ＢＬＨに接続さ
れているメモリセルＭＣには最初のデータＡが書込まれ
得る。

しかし読出され評価されるデータＡがデータ反転前に他
方のビット線半部ＢＬＨに与えられていると（これは公
知のように通常の仕方でワード線アドレスの特定の自由
に選択可能なビットにより決定される）、相応に両第１
の作動モード選択信号φ１、−２の機能が互いに交換さ
れる（場合によっては同じくワード線アドレスの上記の
ビットにより制御されて）、シかし交換は不可欠ではな
い、なぜならば、両ビット線半部ＢＬＨ，，ＢＬＨには
（無障害のメモリでは）評価が行われた後に常に互いに
相補性のデータが与えられているからである。この場合
、第２の作動モードＭＯＤ２の実行の際に、厳密に考え
て、一方のビット線半部ＢＬＨでは最初に（他方のビッ
ト線半部ＢＬＨ上に）読出されかつ評価されるデータＡ
が反転されずに、それに対して相補性のデータＫが反転
される。しかし、このことは問題ではない、なぜならば
、作動モードφ１、φ２の能動化に続いて評価面ｉ￥８
ＡＭＰＬのなかの新たな評価により第２のビット線半部
ＢＬＨには最初に読出されるデータＡに対して相補性の
データＡが生ずるからである。

公知のように集積半導体回路ではアドレス指定されたワ
ード線ＷＬおよびビット線アドレスを介しての単一のメ
モリセルＭＣのアドレス指定にょりずべてのメモリセル
ＭＣのなかでアドレス指定されたワード＆！１ｌｌＷＬ
に記憶されたデータＡｔがビットＭＩＢＬＩを介して並
列に読出され、またすべての評価回路ＡＭＰＬにより評
価されかつ増幅される。データＡ１の集合からの特定の
データへの選択がビット線アドレスにより時、いて行わ
れ、その際に、アドレス指定されたビット線ＢＬに与え
られておりまた評価かつ増幅されたデータが外部ビット
線上に出力される。これらの与えられた状、嘘に基づい
て、その結果として、前記の第２の作動モードＭＯＤ２
が論理ユニットＬＵのすべてのブロックに対して並列に
進行する。すなわち第２の作動モードＭＯＤ２は１つの
ワード線ＷＬのずべてのメモリセルＭＣのデータＡ＋の
同時反転を可能にする。

第４図による実施例では論理ユニット　Ｌ　Ｕのブロッ
クはさらに、より長い線の場合に一般に通常のように、
成る固有キャパシタンスを有する（第４図中には示され
ていない）共通の線りを含んでいる。すなわち共通線り
は、コンデンサに類似して、固定電位、たとえば電位Ｖ
ＤＤまたは■ＳＳに予充電可能である。共通線りはさら
に弁別器回路１）　Ｉ　Ｓ　Ｃと接続されている。弁別
器回路ＤＩＳＣは共通線１、の光電状聾を認識する役割
をする９第４図に示されている本発明の別の実施例では
、共通線りが支援キャパシタンスＣＬと接続されている
。支援キャパシタンスＣＬは固定電位ＶＳＳ。

ＶＤＤの１つと接続されている。支援キャパシタンスＣ
Ｌは作動中に共通線りの予充電可能性に関して支援作用
をする。なぜならば、支援キャパシタンスＣＬは前記の
固有キャパシタンスの作用を支援するからである。

共通線りは各ｓ！理ユニッＩ−ＬＵのなかで第３のトラ
ンジスタＴ３の’ｒｊ＆流経路（ＭＯＳトランジスタで
はチャネルに等しい）を介して充電コンデンサＣの第１
の端子と接続されている。第３のトランジスタＴ３は第
２の作動モード選択信号φ３により１１扉されており、
従ってスイッチング可能である。この配置は本発明によ
る集積半導体回路の第３の作動モードＭＯＤ３としての
論理ＩＫの意味でｉデータ（１−論理ユニットＬｔＪｆ
７）数）の相互比較を可能にする。

第３の作動モー　←”ＭＯｒ）、’３は論理１ニツトＬ
　ｔＪのブロックの回路技術的設計（第３のトランジス
タＴ３：ｐまたはｎチャネルトランジスタ；第２の作動
モード選択（Ｓ号φ３：第３のトランジスタＴ３のチャ
ネル形式に関係して“正移行“または“負移ｊテ”　；
共通線りが集積半導体回路の供給電位ＶＤＤまたは接地
電位ｖＳＳに予充電；弁別器回ｍＤＩｓｃの選定）に応
じてアンド、オア、ナンド、ノアの論理演算を可能にす
る。動作の仕方に関するこれ以りの情報と弁別器回路Ｄ
ＩＳＣおよび共通線りに対する可能な予充電装置の設計
とについては、本願出願人による国際特許出＠ＰＣＴ　
／　Ｄ　Ｅ　８８１００１５８号明細書を参照されたい
。

以下に作動の仕方を簡単に説明する。先ず選択されたワ
ード線ＷＬの能動化により、このワード線ＷＬに接続さ
れているすべてのメモリセルＭＣのなかに記憶されてい
るデータＡｉがそれぞれ付属のビット線ＢＬを介して読
まれ、また対応付けられている評価回路Ａ、ＭＰＬによ
り評価かつ増幅される。その後、すべてのビット線ＢＬ
ｉはそれらのビット線半部ＢＬＨ，ＢＬＨの各１つに（
たとえば一方のビット線半部ＢＬＨに）、そのつどのビ
ット線ＢＬを介してワード線ＷＬに対応付けられている
メモリセルＭＣから読出されている論理データ八を有す
る。第２の作動モード選択信号φｌ、φ２　（４＋１で
はφ１）のや勧化によりデータＡｉが並列に、能動化さ
れた第１の作動モード選択信号（φ１と仮定）に対応付
けられているトランジスタ（たとえばＴ１）を介して充
電コンデンサＣの第１の端子に到達し、またこれを当該
のデータＡの債（論理１または論理０）に応じて充電ま
たは放電する。その際に、評価回路ＡＭＰＬを充電コン
デンサＣと接続されている状態に保つために、能動化さ
れた第１の作動モード選択信号（φ１（！：仮定）が能
動化された状態にとどまることは有利である。しかし、
第１の作動モード選択信号φ１を不能動化することも可
能である。

共通線りは遅くともいま固定電位ＶＤＤ、■ｓＳの１つ
に充電されなければならない、支援キャパシタンスＣＬ
の使用の際には、これは固定電位ＶＤＤ、■ＳＳの１つ
と接続されている。

以下に、この方法に従って本装置により可能ないくつか
の論理比較を説明する。まずアンド比較では共通線りは
固定電位ＶＤＤに予充電されているものとする（ＶＤＤ
Ｏ値はたとえばデータ“論理ｌ”のレベルに等しい）、
いま第２の作動モード選択信号φ３が能動化される。前
もってすべての充電コンデンサＣに固定電位ＶＤＤの値
と等しい値の“論理１”を有するデータＡが記憶された
ならば、すべての第３のトランジスタＴ３は遮断されて
おり（ｎチャネル−トランジスタが仮定されている）、
共通線りは予充電された状態にとどまる。このことを弁
別器回路ＤＩＳＣが認識する。

弁別器回路Ｄｉｓｃはその出力端０に、この場合に論理
演算１アンド”の結果が′論理１′であることを指示す
る相応の信号を発する。

しかし充電コンデンサＣの少なくとも１つに固定電位■
ＳＳの値と等しい値の論理０がデータＡとして記憶され
たならば、この少なくとも１つの充電コンデンサＣに対
応付けられている第３のトランジスタＴ３が導通し、こ
のことは共通線りの電位の低下に通ずる。このことを再
び弁別器回路ＤＩＳＣが認識する。弁別器回路ＤＩＳＣ
はその出力端Ｏに、この場合に論理演算“アンド１の結
果が“論理Ｏ″であることを指示する（上記信号に対し
て相補性の）相応の信号を発する。

こうして、すべての充電コンデンサＣに論理ｌが存在す
る場合に対する弁別器回路Ｄｉｓｃの出力信号０のレベ
ルの選択に応じてアンド比較もナンド比較も実現され得
る。

共通線りが固定電位ｖｓｓ　ｃ−接地電位）の値に予充
電されると、充電コンデンサＣに記憶されているすべて
のデータが論理０に等しい場合に対する弁別器回路Ｄｉ
ｓｃの出力端０における信号の値の選択に応じて、オア
またはノア機能が第３の作動モードＭＯＤ３として達成
され得る。当業者はこのことを上記のアンド／ナンド比
較の実施例から容易に理解できる。第２の作動モード選
択信号φ３の能動化のために、固定電位■ＳＳと■ＤＤ
との間の値のレベルを用意することも望ましい、その他
の点については前記国際特許出＠ＰＣＴ　／　Ｄ　Ｅ　
８８１００１５８号明細書を参照されたい、その開示内
容は、関連があるかぎり、本説明の構成部分である。特
に上記明細書には、作動中に選択的にアンド、ナンド、
オア、ノアの論理比較の実行を可能にする装置も開示さ
れている。

しかし、第４図による装置により第２の作動モードＭＯ
Ｄ２も実行されるべきであれば、第３のトランジスタＴ
３を常に遮断状態に保つこと、すなわち第２の作動モー
ド選択信号φ３を常に不能動状態に保つことが必要であ
る。

本発明の別の有利な実施例が第５図に示されている。第
５図には、既に説明した特徴のほかに、各論理ユニット
ＬＵの下記の特徴も示されている。

データ反転の役割をする第１の両トランジスタＴ１、Ｔ
２のドレインと１つのビット線ＢＬの両ビット線半部Ｂ
ＬＨ，ＢＬＨの各々との間に各１つの第１のトランスフ
ァトランジスタＴＴ１、ＴＴｌｌおよび第２のトランス
ファトランジスタＴＴ２、ＴＴ１２がそれらのｔｌ流経
路（ＭＯＳ）ランジスタではチャネルに等しい）で直列
に相前後して配置されている０両第２のトランスファト
ランジスタＴＴ２、ＴＴ１２のゲートはそれぞれ２つの
第３の作動モード選択信号φ４、φ５の１つと接続され
ている。一方の第１のトランスファトランジスタＴＴＬ
のゲートは他方のビット線半部ＢＬＨと接続されている
。他方の第１のトランスファトランジスタＴＴ１１のゲ
ートは一方のビット線半部ＢＬＨと接続されている。

この実施例は第４の作動モードＭＯＤ４としてビット線
ＢＬごとに排他的ノア、オアおよびアンドのプール演算
の一回ないし多数回の実行を可能にする。−回の実行の
際には、メモリセルＭＣから読出され評価される各個の
データＡが当該の論理ユニットＬＵに与えられている比
較データＸと所望のプール演算により比較される。すな
わち２つのビットが互いに比較される。多数回の実行の
際には、次々に多数のメモリセルＭＣから単一のビット
線ＢＬに沿って読出され評価される多数のデータＡｐ　
（ｐ−データの数）が、次々に当該の論理ユニットＬＵ
に与えられている多数の比較データＸｐと所望のプール
演算により比較される（ワードごとの比較）。

詳細には第４の作動モードＭＯＤ４は下記の経過を有す
る。開始時に、すべての論理ユニットＬＵの充電コンデ
ンサＣが固定電位ＶＤＤに充電される（その値は再び論
理１のレベルの値に等しい）。

充電は共通線りおよびそれに付属の第３のトランジスタ
Ｔ３を介して、もしくはビット線ＢＬを介して行われる
。後者の場合には評価回路ＡＭＰＬは任意の評価状態に
もたらされ、それによりそれぞれビット線半部ＢＬＨ，
ＢＬＨの１つに論理ｌが与えられている。そのための手
段は当業者に周知である。各論理ユニットＬＵにいま両
軍１のトランジスタＴｉ　Ｔ２のうち論理ｌが与えられ
ているビット線半部ＢＬＨ，ＢＬＨと接続されているト
ランジスタが両軍１の作動モード選択信号φｌ、φ２の
それに対応付けられている一方または他方により導通状
態に切換えられる。こうして論理１が固定電位ＶＤＤと
して各充電コンデンサＣに到達する。これらは予充電さ
れている。続いて両軍１の作動モード選択信号φｌ、φ
２は、第２の作動モード選択信号φ３とおなじく、不能
動化された状態にとどまる。

後続の過程に対しては単一のビット線ＢＬおよびそれに
接続されている論理ユニットＬＵが考察される。残りの
ビット線ＢＬおよび論理ユニットＬＵにおける相応の過
程は考慮されずにとどまる。

公知の仕方でいま、ビット線ＢＬと接続されておりワー
ド線ＷＬによりアドレス指定されたメモリセルＭＣのな
かに記憶されているデータＡが８売出され、また評価回
路ＡＭＰＬにより評価かつ増幅される。以下では、デー
タＡが一方のビット線半部ＢＬＨに与えられているもの
と仮定する。こうして他方のビット線半部ＢＬＨにはデ
ータＡに対して相補性のデータＡが与えられている。い
ま一方の第３の作動モード選択信号φ４は比較データＸ
の値をとり、また他方の第３の作動モード選択信号φ４
は比較データＸに対して相補性の比較データＸのイ直を
とる。

読出され評価されるデータＡおよび比較データＸが等し
いならば、一方の第１のトランスファトランジスタＴＴ
Ｉおよび他方の第２のトランスファトランジスタＴＴ１
２が遮断され（データＡ＝比較データＸ＃論理ｌ）、も
しくは他方の第１のトランスファトランジスタＴＴ１１
および一方の第２のトランスファトランジスタＴＴ２が
遮断される（データム−比較データＸミ論理Ｏ）、こう
して両方の場合に充電コンデンサＣに記憶された論理１
　（−固定電位ＶＤＤ）は持続する。すなわち充電コン
デンサＣにはプール演算“データ八と比較データＸとの
排他的ノア演算”＝“論ｆｉｌと論理ｌとの排他的ノア
演算°゛−”論理Ｏと論理０との排他的ノア演算”の結
果が与えられている。

しかし、読出され評価されるデータＡおよび比較データ
Ｘが等しくないならば、一方の第１のトランスファトラ
ンジスタＴＴＩおよび一方の第２のトランスファトラン
ジスタＴＴ２　（データＡ−論理０；比較データＸ＝論
理ｌ）、または他方の第１のトランスファトランジスタ
ＴＴ１１および他方の第２のトランスファトランジスタ
ＴＴ１２（データＡ＝論理１；比較データＸ−輪理０）
が導通している。これらの両方の場合のいずれの場合に
も、（データム−論理Ｏもしくは相補性データＡ＝論理
０であるので）論理Ｏ（−固定電位ＶＳＳ−接地電位）
の状態を有するビット線半部ＢＬＨ，ＢＬＨは上記の導
通しているトランスファトランジスタを介して充電コン
デンサＣの第１の電極と接続されている。こうしては充
電コンデンサＣは固定電位■ＳＳ−接地電位に放電され
る。

こうして記憶されたビット（データＡ）が比較ビットＸ
と比較される。

前記のステップを（固定電位ＶＤＤへの充電コンデンサ
Ｃの予充電を例外として）相続いて多数回繰り返すと、
多数の（種々のメモリセルＭＣのなかに一方のビット線
ＢＬに沿って記憶された）データＡｐが（時間的に相続
いて）多数のデータＸｐと比較され得る（たとえば排他
的ノアのブール演Ｘ）、最終結果は（その間に二度と再
び固定電位ＶＤＤに充電されない）充電コンデンサＣの
最終状態により決定されている。この最終結果は両第１
のトランジスタＴ１、Ｔ２の１つおよび相応の第１の作
動モード選択信号φｌ、φ２を介して評価回路ＡＭＰＬ
に与えられ、またこれにより評価され得るので、評価回
路ＡＭＰＬに安定に供給され、またたとえばメモリ範囲
ＭＥＭのデータ出力端を介して読出し可能である。こう
して非常に迅速に集積半導体回路のなかでたとえばメモ
リセルＭＣのなかにビット線ＢＬに沿って記憶されたワ
ード（データＡｐ）がワード形態で存在する探索ワード
（比較データＸρ）と比較され得る。

比較自体はすべてのビット線ＢＬを介して同時に並列に
行われる。各個のビット線ＢＬにおりる結果は相前後し
て個々の評価回路ＡＭＰＬからたとえば上記のデータ出
力端を介して個々のビット線アドレスの供給により読出
し可能である。

しかし本実施例により論理演算オアおよびナンドも実行
され得る。

ａ）オア演算： 第４の作動モードＭＯＤ４は先に排他的ノア演算により
下記の例外により説明されたように実行される。ビット
線半部ＢＬＨへのデータＡの供給の際に一方の第３の作
動モード選択信号φ４は比較データＸに対して相補性の
データＸと結び付けられる。他方の第３の作動モード選
択信号φ５は常に不能動化されている。比較データＸが
論理１の値を有すると、両第２のトランスファトランジ
スタＴＴ２、ＴＴ１２は常に遮断されており、充電コン
デンサＣには予充電が持続しており、このことは結果と
して論理１を意味する。それに対して、比較データＸが
論理Ｏの値を有すると、一方の第２のトランスファトラ
ンジスタＴＴ２がデータＸのために常に導通している。

それに対して、一方の第１のトランスファトランジスタ
ＴＴＩは、まさにデータＡが論理０の値を有するときに
導通している。この場合、充電コンデンサＣは固定電位
■ＳＳの論理Ｏに放電される。そうでなければ、一方の
第１のトランスファトランジスタＴＴＩは遮断されてお
り、それにより充電コンデンサＣは充電された状態にと
どまる。

ｂ）ナンド演算： オア演算と灯明的に一方の第３の作動モード選択信号φ
４は常に不能動化されており、他方の第３の作動モード
選択信号φ５には比較データＸが与えられている。充電
コンデンサＣは、データＡ（再び、一方のビット線半部
ＢＬＨに与えられていると仮定する）もデータＸも等し
く論理１である場合にのみ、論理Ｏに放電される。そう
でなければ、常に少なくとも第１のトランスファトラン
ジスタＴＴ１、ＴＴ１１の１つおよび第２のトランスフ
ァトランジスタＴＴ２、ＴＴ１２の１つは遮断されてい
る。

第６図には本発明の別の有利な実施例が示されている。

この実施例は第５図による実施例と下記の特徴により相
違している。

両第１のトランスファトランジスタＴＴ１、ＴＴｌｌの
ゲートが追加的に、２つのメモリ節点Ｓ１、Ｓｌｌを形
成して２つの一時記憶キャパシタンスｃｉｃｌｌの第１
の電極と接続されている。

両一時記憶キャパシタンスｃ１、Ｃ１，ｌの第２の１を
極が両回定電位ｖｓｓ、ＶＤＤの１つとｔ＃続されてい
る。さらに両メモリ節点ｓ１、Ｓｌｌと相応のビット線
半部ＢＬＨ，ＢＬＨとの間にメモリトランジスタＳＴ１
、ＳＴＩ　１がそれらのチャネルで配置されている。メ
モリトランジスタのゲートが第４の作動モード選択信号
φ６と接続されている。

この実施例は本発明による集積半導体回路の第５の作動
モードＭＯＤ５での作動を可能にする。

第５の作動モードＭＯＤ５では種々のプール演算、たと
えばアンド、ナンド、オア、ノア、排他的オア、υＦ他
的ノアが可能である。そのために、論理ユニットＬＵの
全ブロックに対してそれぞれ並列に、各ビット線半部Ｂ
ＬＨ（またはＢ　Ｌ　Ｈ）に比較データＸが与えられる
（たとえば、前記のように、すべてのビット線半部ＢＬ
Ｈに同一の比較データＸが共通線りおよび一方の第１の
トランジスタＴ１を介して、または半導体メモリのデー
タ入万端および個々の評価回路Ａ　Ｍ　Ｐ　［、、を介
して、後者の場合には、種々のビット線半部ｆ３Ｌｌ（
に比較データＸの種々の論理値を与えることがｉＪ１能
である。）、個々のビット線半部Ｂ　Ｌ　ｔｌにすえら
れている比較データＸ（または種々の比較データにおけ
るＸｉ）がいま評価回ＩｓＡＭＰＬを介して評価され、
従ってそれぞれ他方のビア）線十部ａｔ、１（には比較
データＸに対して相補性のデータＸが４Ｌする（評価回
路ＡＭＰＬの公知のフリップフロップ機能）、ｖｔいて
第４の作動子−（パ選択イ５号≠６が能動化され、従っ
てビット線８Ｌごとにビット線半部ＢＬＨ，Ｂｌ、Ｈに
与えられている辻軽データまたはそれに対して相補性の
データＸが付属のメモリ節点Ｓ１、Ｓ　１．１の第１の
電極に到達し、またそこに記憶される。その後に第４の
作動モード選ＩＲ信号−６は再び不能動化される。

メモリ節点Ｓ１、Ｓｉｔを予充電するこのモードに対し
て代替的に、比較データＸｉをすべてのビット線ＢＬに
対して並列にメモリセル開城ＭＣＦから読出ずことも可
能である。そのために、通常のように、特定のワード線
ＷＬがアドレス指定され、従ってワード線Ｗ１．と接続
されているすべてのメモリセルＭＣのなかに記憶されて
いるデータが互いに並列にビット＊ＢＬ上に到達し、ま
た評価回路ＡＭＰＬにより評価且つ増幅される。その後
、メモリ節点Ｓｌ、Ｓ１．１への記憶が第４の作動モー
ド選択信号φ６により前記のように行われる。

いま論理ユニットＬ　１．、Ｊのブロックの充電コンデ
ンサＣが、先に説明した作動モードＭＯＤｋにおいて既
に説明したように、固定電位Ｖｌ）Ｄまたは■ＳＳに予
充電される。いまから本来の論理演算が支庁可能である
。

これは次の２種類のモード ａ）ビット線向き ｂ）ワード線向き で行われ得る。

先ずａ）ビット線向きモードを説明する。

そのための具体的な課題設定は下記のとおりである。メ
モリセルＭＣのなかで（同じ）ビット線）３　Ｌに記憶
された各データＡにプール演算ナンドが比較データＸを
用いて応用するものとし、その際に比較データＸは各Ｙ
−タＡに対して異なる値を有し得る（すなわちデータＡ
ｐ　ｃｐ−ワード線ＷＬの数）の列がｐ種類の比較デー
タＸを含んでいるデータワードＸｐと比較される。

データ八が一力のどノド綿半部Ｂ　１．、、　Ｈを介し
て読出されると、ナンド演算の実行のために一方の第３
の作動モード選択（Ｓ号φ４は論理０に一定にナンドす
べきであり、他方の第３の作動モード選択信号φ５は論
理１にセットすべきである。しかしデータＡが他方のビ
ット線半部Ｂ　Ｌ　Ｈを介して読出されると、ナンド演
算の実行のために一方の第３の作動モード選択信号φ４
は論Ｅｌｌに一定にセントすべきであり、他方の第３の
作動モード選択信号φ５は論理Ｏにセントすべきである
。いま本来のプール演算が、第４の作動モードＭ　ＯＤ
　４に関して既に説明した仕方と類似の仕方で、ただし
下記の主な相違点を有する仕方で実行される。

１、）第３の作動モード選択信号φ４、φ５はそれらの
上記の値論理０または論理ｌを一定に有する。それらは
真の制御信号として作用し、第４の作動モードＭＯＤ４
の場合のように比較データまたはそれに対して相補性の
データＸとしては作用しない。その結果として一方の第
２のトランスファトランジスタＴＴ２は常に遮断されて
おり、他方の第２のトランスファトランジスタＴＴ１２
は常に導通している。

２、）論理比較が、読出すべき各データＡを（上記のデ
ータワードＸｐの意味で）比較データＸの１つの（他の
）値と比較すべきであるように、実行すべきであれば、
データワードｘｐの相応の比較データＸは、相応のデー
タＡが読出されかつ評価される前に、記憶されるべきで
ある。しかし樗々のデータＡｐをそれぞれ同じ比較デー
タＸと比較すべきであれば、後者はただ１回（すなわち
第１のデータＡに対する読出し過程の開始前に）記憶さ
れればよい。

〜層詳細な説明は当業者に対しては前記の第４の作動モ
ードＭＯＤ４に対する対比により必要でない、しかし、
個々の充電コンデンサＣの充電状態（すなわち論理演算
の結果）はそのつどの論理ユニットＬＵに対応付けられ
ているビット線ＢＬを介してメモリセル領域ＭＣＦのメ
モリセルＭＣのなかに記憶可能であることを指摘してお
く。

プール演算アンドの実行は、先ずプール演算ナンド″が
実行され、またその結果（すなわち充電コンデンサＣの
第１の端子における充電状態）が前記の第２の作動モー
ドＭＯＤ２により反転されるという仕方で行われる。

プール演算オアの実行のためには、第３の作動モード選
択信号φ４、φ５が前記のナンド演算にくらべて交換さ
れる（すなわちこの例では、一方の第３の作動モード選
択信号φ４は一定に論理１を有し、また他方の第３の作
動モード選択信号φ５は一定に論理０を存する）。

ノア演算は、先ずオア演算が第５の作動モードＭＯＤ５
として実行され、またそれに続いて第２の作動モードＭ
ＯＤ２　（反転）が実行されることによって、前記のア
ンド演算と類似に、実行され相応のことが排他的オア演
算にも当てはまる。

そのためには画筆３の作動モード選択信号φ４、φ５は
論理１に保つべきである。排他的ノア機能は第５の作動
モードＭＯＤ５の実行の後に第２の作動モードＭＯＤ２
の応用により達成される。

次に第５の作動モードＭＯＤ５のｂ）ワード線向きモー
ドを説明する。

そのための具体的な課題設定は下記のとおりである。メ
モリセルＭＣのなかで（同じ）ビット線ＢＬに記憶され
た各データＡにプール演算ナンドが比較データＸを用い
て応用するものとし、その際に各論理ユニットＬＵに他
の比較データＸを（同時に）与え得る（すなわち論理ユ
ニットＬＵの全ブロックに完全な比較値χｉ　（ｉ−論
理ユニットＬＵの全数）が与えられている）、個々の比
較データＸは先ず前記の仕方でメモリ節点Ｓ１、Ｓ１１
のなかに記憶される０次いで、まだ行われていない場合
には、論理ユニットＬＵの充電コンデンサＣが固定電位
ＶＤＤまたは■ＳＳに予充電される。

いま特定のワード線ＷＬがアドレス指定され、それと結
び付けられているメモリセルＭＣのなかに記憶されたデ
ータＡがビット線ＢＬ上に読出され、また評価回路ＡＭ
ＰＬにより評価かつ増幅される。第３の作動モード選択
信号φ４、φ５はいま、第５の作動モードＭＯＤ５の点
Ａのもとに既に説明された値をとる（ナンド／アンド演
算コφ４子論理Ｏ１φ５＝論理Ｉ；オア／ノア演算：φ
４−輪理論理φ５−輪理０；　排他的オア／排他的ノア
演Ｘ：φ４＝φ５−論理ｌ：それぞれ一方のビット線半
部ＢＬＨ上のデータＡの読出しの際に）。

それにより各論理ユニットＬＵにおいてそれぞれのビッ
ト線半部ＢＬＨ上に与えられているデータＡがそのつど
のメモリ節点Ｓｌに記憶された比較データχと（または
他方のビット線半部ＢＬＨ上に与えられている相補性デ
ータＡがそのつどのメモリ節点Ｓｌｌに記憶された比較
データＸと）、与えられた第３の作動モード選択信号φ
４、φ５に相応して比較される。各個の論理ユニットＬ
Ｕにおいて比較から得られたプール演算（この例ではナ
ンド演算）の結果は、前記の作動モードに頻僚して、そ
のつどの充電コンデンサＣの電位状態を決定する。この
結果は再び、前記のように、反転可能であり（第２の作
動モードＭＯＤ２）、評価回路ＡＭＰＬおよび半導体メ
モリのデータ出方端を介して読出し可能であり、またメ
モリセル傾城ＭＣＦのなかに記憶可能である。さらに論
理ユニットＬＵの全ブロックの充電コンデンサＣに並列
に第３の作動モードＭＯＤ３が応用可能である。

第７図による実施例は、単一の第４の作動モード選択信
号φ６の代わりに２つの互いに無関係に制御可能な第４
の作動モード選択信号φ６、φ７を有する点で、第６図
による実施例と相違している。第４の作動モード選択信
号−６は各論理ユニットＬｕ４：にいて一方のメモリト
ランジスタＳＴｌのゲートと接続されている。それに対
して他方の第４の作動モード選択信号φ７は各論理ユニ
ットＬＵにおいて他方のメモリトランジスタＳＴＩ１の
ゲートと接続されている。この実施例により前記の第５
の作動モードＭＯＤ５がそれらの個々の種々の演算によ
り“マスキングビット６の使用のもとに可能である。論
理ユニットＬｔＪのブロックからの１つ（またはそれ以
上）の特定の論理ユニットＬＵが第５の作動モードＭＯ
Ｄ５の実行のために使用されてはならないならば、（す
なわちたとえば、その充電コンデンサＣの充電状態がな
んらかのデータに無関係に不変にとどまるべきであれば
、）論理ユニットＬＵの両メモリ節点Ｓ１、Ｓｌｌのな
かに、（ｎチャネルトランジスタが“論理０”の場合に
）両軍１のトランスファトランジスタＴＴ１、ＴＴ１１
を確実に遮断する値を記憶すべきである。それによって
充電コンデンサＣは放電され得ない。

両ビット線半部ＢＬＨ，ＢＬＨ（それらを介して比較デ
ータＸおよびそれに対して相補性のデータＸがメモリ節
点Ｓ１、Ｓｌｌに充電される）は周知のように常に互い
に相補性の電気的状態を有する。すなわち第６図中の作
動モード選択信号φ６の能動化により両メモリ節点Ｓｌ
、Ｓｌｌは同時に、両軍１のトランスファトランジスタ
ＴＴ１、ＴＴ１１を遮断する等しい値を記憶し得ない、
しかし、このことは２つの異なる互いに無関係な作動モ
ード選択信号φ６、φ７の使用により達成可能である。

記憶すべき値″論理ＩＮが両軍１のトランスファトラン
ジスタＴＴ１、ＴＴ１１を遮断するという仮定のもとに
、下記のように進められる。

先ず一方のビット線半部ＢＬＨが（公知の前記の措置に
より）値“論理０“で占められる１次いで一方の第４の
作動モード選択信号φ６が能動化され、従って与えられ
ている“論理０”が一方のメモリ節点Ｓ１に到達する。

それに続く一方の第４の作動モード選択信号φ６の不能
動化により“論理０”が一方のメモリ節点Ｓ１に記憶さ
れた状態にとどまり、それと接続されている他方の第１
のトランスファトランジスタＴｌｌは確実に遮断された
状態にとどまる。

それに続いて他方のビット線半部ＢＬＨが４ＩＬ″論理
Ｏ″で占められる０次いで他方の第４の作動モード選択
信号φ７が能動化され、従って与えられている“論理Ｏ
″が他方のメモリ節点Ｓｌｌに到達する。それに続く他
方の第４の作動モード選択信号φ７の不能動化により″
論理Ｏ”が他方のメモリ節点３１１に記憶された状態に
とどまり、それと接続されている他方の第１のトランス
ファトランジスタＴｌｌは同じく確実に遮断された状態
にとどまる。

第６図および第７図の実施例において作動モードＭＯＤ
３またはＭＯＤ４が実行されるべきであれば、第４の作
動モード選択信号φ６、φ７は能動化された状態に保つ
べきである。第２の作動モードＭＯＤ２の実行には第４
の作動モード選択信号φ６、φ７は影響しない、なぜな
らば、第３の作動モード選択信号φ４、φ５が不能動化
されているからである。第１の作動モードＭＯＤＩの実
行のためには、前記のように、すべての作動モード選択
信号−ｊを不能動状態に保フベきである。

第８図および第９図には本発明の別の実施例が示されて
いる。これらの実施例は、メモリセルＭＣのなかにワー
ド線に沿って記憶されており、またこれらから（並列に
）読出されかつ評価されるデータＡＩと、メモリ節点Ｓ
ｌのなかに記憶されている比較データｘ１との加算およ
び減算を可能にする。これらの実施例はさらに乗算およ
び除算を可能にする。なぜならば、これらは周知のよう
に単に加算および減算の多数回の実行であるからである
。これらの算術演算は本発明による回路の第６の作動モ
ードＭＯＤ６である。第７図による実施例と比較して、
第８図および第９図による実施例は追加的にそれぞれ１
つのシフトトランジスタＴＳを有する。シフトトランジ
スタＴＳはその電流経路（−チャネル）で論理ユニット
ＬＵの充電コンデンサＣの第１の端子と個々の論理ユニ
ットＬＵの順番が先行（第８図）または後続（第９図）
のビット線ＢＬとの間に配置されている。−方のビット
線半部ＢＬＨへの接続が行われるか、他方のビット線半
部ＢＬＨへの接続が行われるかは、実現可能な機能に対
して、原理的に見て、重要ではない、シフトトランジス
タＴＳはそのゲートで共通に、第５の作動モード選択信
号として作用するシフト信号φＳと接続されている。こ
の配置はシフトレジスタ機能を可能にする。充電コンデ
ンサＣに記憶された電位はそれによって相応の隣りのビ
ット線ＢＬにさらに書込み可能であり、またこれから両
トランジスタＴ１、Ｔ２の１つを介してそれと接続され
ている充電コンデンサＣにさらに書込み可能である。

第８図による実施例では、一方のオペランド（たとえば
データＡｉ）の゛最上位ビット”はビット線ＢＬの考察
している順序（上から下へ）で最初のビット線に与えら
れている。それに対して第９図による実施例では、″最
上位ビット７は考察している順序で最後のピッｌ＆１ｌ
ＢＬに与えられている。

原理的に加算は下記の仕方で進行する。先ず一方のオペ
ランド（論理ユニットＬＵごとに１つの比較データＸ）
が論理ユニットＬＵの一方の能動化メモリ節点３１（ま
たは３１１）のなかに記憶される０次いで他方のオペラ
ンド（ビット線ごとにデータＡとして）が並列に、特定
のアドレス指定されたワード線ＷＬと接続されているす
べてのメモリセルＭＣから読出され、評価され、かつ増
幅される０両オペランドはいま、第４の作動モー）’Ｍ
ＯＤ４として既に説明されたように、プール演算“排他
的オア”として互いに論理演算される（これはいわゆる
１半加算”に相当する）、結果は個々の充電コンデンサ
Ｃに生ずる充電状態により与えられる。この結果はいま
他方のワード線ＷＬのアドレス指定のちとにメモリセル
領域ＭＣＦのなかに復帰書込みされる。続いて、最初に
アドレス指定されたワード線ＷＬがもう一度アドレス指
定され、それによりそこに記憶されたデータＡが（もう
−度）ビットｍＢＬに到達する。いまプール演算“アン
ド”が第４の作動モードＭＯＤ４としてデータＡおよび
（なお記憶されている）比較データＸに対して実行され
る。それによって論理ユニットＬＵごとにいわゆる桁上
げ（桁上げビット″）が充電コンデンサＣに生ずる。シ
フト信号φＳの能動化によりこの桁上げがいま隣りのビ
ット線上にさらにシフトされ、そのビット線上で評価回
路ＡＭＰＬにより評価かつ増幅される。

シフト信号φＳは再び不能動化される。こうして取り扱
われる桁上げはいまそのつどの論理ユニットＬＵの一方
のメモリ節点Ｓｌのなかに記憶される。いま、前記の排
他的オア演算の結果を記憶するのに用いられたワード線
がアドレス指定される。

上記の結果は再びビット線上に読出され、評価され、増
幅され、また第４の作動モードＭＯＤ４により、メモリ
節点Ｓ１に記憶された桁上げに関してプール演算“排他
的オア”を受ける。その結果は次いで加算の全結果であ
る。

減算の際には先ず第２の作動モードＭＯＤ２　（反転）
が、続いて第６の作動モードＭＯＤが実行される。減算
の多数回の実行により除算も可能である。

順番が最初の論理ユニッ１−ＬＵにおいて充電コンデン
サＣの第１の端子がシフトトランジスタＴＳを介して、
順番が最後のビット線ＢＬと接続されていること、また
は順番が最後の論理ユニットＬＵにおいて充電コンデン
サＣの第１の端子がシフトトランジスタＴＳを介して、
順番が最初のビット線ＢＬと接続されていることは特に
有利である。この実施例により、いわゆるモジュロ加算
およびモジュロ加算が可能である。

一時記憶キャパシタンスＣ１，Ｃ１ｌは必ずしも分離し
た回路要素の形態で実現される必要はない、一時記憶キ
ャパシタンスとして第１のトランスファトランジスタＴ
Ｔ１、ＴＴｌ、１の寄生キャパシタンス効果（たとえば
その酸化物ゲート−キャパシタンス）を利用することは
有利である。

さらに充電コンデンサＣがスタティックメモリセルによ
り置換されていることは有利である。

メモリセル領域ＭＣＦのメモリセルＭＣが“ダイナミッ
クランダムアクセスメモリセル１形式または“スタティ
ックランダムアクセスメモリセル”形式または不揮発形
式（たとえばＥＰＲＯＭＳＥＥＰＲＯＭのような）メモ
リセルであることは有利である。

本発明による集積半導体回路はさらに前記の種々の作動
モードＭＯＤｋの組み合わせにより、別の説明されない
イキ動を実行し５得る可能性を提供する。

【図面の簡単な説明】

第１図は本発明による回路の概要を示す図１、第２図は
その一部分を示す図、第３図ないし第９図は回路の個々
の論理ユニ７）の有利な実施例の回路図である。 Ａ　Ｍ　Ｐ　＋、、・・・評価回路 ＢＬ・・・ビット線 Ｂｌ、ＢＬＩ（・・・ビット線半部 Ｃ・・・充電コンデンサ Ｃ１，、Ｃ１１・・・一時記憶キャバソタンスＣ１、・
・・支援キャパシタンス ＤＩＳＣ・・・弁別器回路 Ｌ・・・共通線 Ｌ　ｔＪ・・・論理ユニット ＭＣ・・・メモリセル Ｍ　ＣＦ・・・メモリセル領域 ＭＥＭ・・・メモリ範囲 Ｍ　ＯＤ　ｋ・・・作動モード Ｓｌ、Ｓｌｌ・・・メモリ節点 ＳＴ１、ＳＴ１．Ｉ・・・メモリトランジスタＴＳ・・
・シフトトランジスタ ＴＴｌ、−ＴＴ１２・・・トランスフアトうンジスタＶ
’　Ｄ　Ｄ、ＶＳＳ・・・固定電位 Ｗ１、・・・ワード線 φｊ・・・作動モード選択信号 Ｌυ ＦＩＧ６ ＦＩＧＢ ＩＧ７ ＩＧ　９

Claims (1)

1. 【特許請求の範囲】 １）１つのメモリ範囲（ＭＥＭ）を有する集積半導体回
   路であって、 ワード線（ＷＬ）およびビット線（ＢＬ） を介してアドレス指定可能なメモリセル（ＭＣ）を有す
   る少なくとも１つのメモリセル領域（ＭＣＦ）を含んで
   おり、 ビット線（ＢＬ）の数に相応する数の評価 回路（ＡＭＰＬ）を含んでおり、その際に各評価回路（
   ＡＭＰＬ）が１つのビット線（ＢＬ）と、各評価回路が
   このビット線を２つの少なくとも近似的に等しいビット
   線半部（ＢＬＨ、■）に分割するように接続されて いる集積半導体回路において、 半導体回路がさらに論理ユニット（ＬＵ） の１つのブロックを含んでおり、 各論理ユニット（ＬＵ）が１つのビット線 （ＢＬ）とその両ビット線半部（ＢＬＨ、■）を介して
   接続されており、 論理ユニット（ＬＵ）が、メモリ範囲（Ｍ ＥＭ）からビット線（ＢＬ）を介して読出され評価され
   るデータのディジタル処理の役割をし、 論理ユニット（Ｌυ）のブロックが種々の 作動モード（ＭＯＤｋ、ｋ＝１・・・ｎ）で作動可能で
   あり、 作動モード（ＭＯＤｋ）が作動モード選択 信号（φｊ、ｊ＝１・・・ｍ）により選択可能である ことを特徴とする集積半導体回路。 ２）第１の作動モード（ＭＯＤ１）ではすべての作動モ
   ード選択信号（φｊ）が不能動化されており、従って読
   出され評価されるデータが不変にとどまることを特徴と
   する請求項１記載の集積半導体回路。 ３）各論理ユニット（ＬＵ）が、読出され評価されるデ
   ータのデータ反転の役割をする少なくとも２つのトラン
   ジスタ（Ｔ１、Ｔ２）および１つの充電コンデンサ（Ｃ
   ）を含んでおり、 データ反転の役割をするトランジスタ（Ｔ １、Ｔ２）のドレインが充電コンデンサ（Ｃ）の第１の
   端子と接続されており、その第２の端子が固定電位（Ｖ
   ＳＳ、ＶＤＤ）に接続されており、 トランジスタ（Ｔ１、Ｔ２）の各ソースが 両ビット線半部（ＢＬＨ、、■）の１つと 接続されており、 トランジスタ（Ｔ１、Ｔ２）のゲートが２ つの第１の作動モード選択信号（φ１、φ２）と接続さ
   れており、また データ反転が第２の作動モード（ＭＯＤ２）である ことを特徴とする請求項１または２記載の集積半導体回
   路。 ４）充電コンデンサ（Ｃ）の第１の端子がスイッチング
   可能に、固定電位（ＶＳＳ、ＶＤＤ）の１つに予充電可
   能な共通線（Ｌ）と接続されており、 共通線（Ｌ）がその充電状態の認識のため 弁別器回路（ＤＩＳＣ）と接続されており、第３のトラ
   ンジスタ（Ｔ３）が読出され評 価されるデータのｉ重（ｉ＝論理ユニット（ＬＵ）の数
   ）の論理比較の実行のため第２の作動モード選択信号（
   φ３）により制御されており、 ｉ重の論理比較が第３の作動モード（ＭＯ Ｄ３）であり、 ｉ重の論理比較の結果が弁別器回路（ＤＩ ＳＣ）の出力端に生ずる ことを特徴とする請求項３記載の集積半導体回路。 ５）共通線（Ｌ）が、固定電位（ＶＳＳ、ＶＤＤ）の１
   つと接続されている支援キャパシタンス（ＣＬ）と接続
   されていることを特徴とする請求項４記載の集積半導体
   回路。 ６）第１の両トランジスタ（Ｔ１、Ｔ２）のドレインと
   両ビット線半部（ＢＬＨ、■） との間に各１つの第１のトランスファトランジスタ（Ｔ
   Ｔ１、ＴＴ１１）および第２のトランスファトランジス
   タ（ＴＴ２、ＴＴ１２）がそれらのチャネルで直列に相
   前後して配置されており、 両第２のトランスファトランジスタ（ＴＴ ２、ＴＴ１２）のゲートがそれぞれ２つの第３の作動モ
   ード選択信号（φ４、φ５）の１つと接続されており、 一方の第１のトランスファトランジスタ（ ＴＴ１）のゲートが他方のビット線半部（■）と接続さ
   れており、また他方の第１の トランスファトランジスタ（ＴＴ１１）のゲートが一方
   のビット線半部（ＢＬＨ）と接続されている ことを特徴とする請求項３ないし５の１つに記載の集積
   半導体回路。 ７）両第１のトランスファトランジスタ（ＴＴ１、ＴＴ
   １１）のゲートが追加的に、２つのメモリ節点（Ｓ１、
   Ｓ１１）を形成して２つの一時記憶キャパシタンス（Ｃ
   １、Ｃ１１）の第１の電極と接続されており、 一時記憶キャパシタンス（Ｃ１、Ｃ１１） の第２の電極が固定電位（ＶＳＳ、ＶＤＤ）と接続され
   ており、 両メモリ節点（Ｓ１、Ｓ１１）と相応のビ ット線半部（ＢＬＨ、■）との間にメモ リトランジスタ（ＳＴ１、ＳＴ１１）がそれらのチャネ
   ルで配置されており、 メモリトランジスタ（ＳＴ１、ＳＴ１１） のゲートが第４の作動モード選択信号（φ６）と接続さ
   れている ことを特徴とする請求項６記載の集積半導体回路。 ８）両第１のトランスファトランジスタ（ＴＴ１、ＴＴ
   １１）のゲートが追加的に、２つのメモリ節点（Ｓ１、
   Ｓ１１）を形成して２つの一時記憶キャパシタンス（Ｃ
   １、Ｃ１１）の第１の電極と接続されており、 一時記憶キャパシタンス（Ｃ１、Ｃ１１） の第２の電極が固定電位（ＶＳＳ、ＶＤＤ）と接続され
   ており、 両メモリ節点（Ｓ１、Ｓ１１）と相応のビ ット線半部（ＢＬＨ、■）との間にメモ リトランジスタ（ＳＴ１、ＳＴ１１）がそれらのチャネ
   ルで配置されており、 メモリトランジスタ（ＳＴ１、ＳＴ１１） の各ゲートが２つの第４の作動モード選択信号（φ６、
   φ７）の１つと接続されている ことを特徴とする請求項６記載の集積半導体回路。 ９）各論理ユニット（ＬＵ）において充電コンデンサ（
   Ｃ）の第１の端子がさらにシフトトランジスタ（ＴＳ）
   のチャネルを介して、順番が先行または後続のビット線
   （ＢＬ）のビット線半部（ＢＬＨ、■）の１つと接続 されており、 シフトトランジスタ（ＴＳ）のゲートにシ フト信号（φＳ）が第５の作動モード選択信号として与
   えられている ことを特徴とする請求項７または８記載の集積半導体回
   路。 １０）順番が最初の論理ユニット（ＬＵ）において充電
   コンデンサ（Ｃ）の第１の端子がシフトトランジスタ（
   ＴＳ）を介して、順番が最後のビット線（ＢＬ）と接続
   されていることを特徴とする請求項９記載の集積半導体
   回路。 １１）順番が最後の論理ユニット（ＬＵ）において充電
   コンデンサ（Ｃ）の第１の端子がシフトトランジスタ（
   ＴＳ）を介して、順番が最初のビット線（ＢＬ）と接続
   されていることを特徴とする請求項９記載の集積半導体
   回路。 １２）一時記憶キャパシタンス（Ｃ１、Ｃ１１）が第１
   のトランスファトランジスタ（ＴＴ１、ＴＴ１１）の寄
   生キャパシタンスとして実現されていることを特徴とす
   る請求項７ないし１１の１つに記載の集積半導体回路。 １３）各論理ユニット（ＬＵ）の充電コンデンサ（Ｃ）
   がスタティックメモリセルにより置換されていることを
   特徴とする請求項１ないし１２の１つに記載の集積半導
   体回路。 １４）メモリセル（ＭＣ）がダイナミックランダムアク
   セスメモリセルであることを特徴とする請求項１ないし
   １３の１つに記載の集積半導体回路。 １５）メモリセル（ＭＣ）がスタティックランダムアク
   セスメモリセルであることを特徴とする請求項１ないし
   １３の１つに記載の集積半導体回路。 １６）メモリセル（ＭＣ）が不揮発性のメモリセルであ
   ることを特徴とする請求項１ないし１３の１つに記載の
   集積半導体回路。