JPH0298755A - Cache nullification processing system - Google Patents
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、緩衝記憶装置に於けるキャッシュメモリに登
録されているn種の意味の違った或いは大きさの異なっ
たブロックデータを個別に無効化することを可能とした
ブロックデータの無効化処理方式に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention is a method for individually invalidating n types of block data having different meanings or sizes registered in a cache memory of a buffer storage device. This invention relates to a block data invalidation processing method that makes it possible to block data.
従来、緩衝記憶装置に於けるセットアソシアティブ方式
のキャッシュメモリに登録されているブロックデータに
は、各々ブロックデータの持つ意味による区別というも
のが無く、ある一定のブロックサイズによって規定され
たブロックデータとして、つまり、キャッシュメモリか
ら見ればどれも同等のブロックデータとして扱われてい
た。例えば、このキャッシュメモリ上にオペランドブロ
ックデータとインストラクションブロックデータとを登
録する場合に、どちらか一方のブロックデータを無効化
したい場合、各々の間に区別する手段が無い為に、キャ
ッシュメモリ上に登録されている全ブロックデータを無
効化していた。又、例えば、前述以外の特別な意味を持
つブロックデータをキャッシュメモリ上に登録して使用
した後、そのブロックデータを無効化したい場合にも、
キャッシュメモリに登録されている全ブロックデータを
無効化していた。Conventionally, block data registered in a set-associative cache memory in a buffer storage device has no distinction based on the meaning of each block data, and is treated as block data defined by a certain block size. In other words, from the perspective of the cache memory, all blocks were treated as equivalent block data. For example, when registering operand block data and instruction block data in this cache memory, if you want to invalidate one of the block data, there is no way to distinguish between them, so register them in the cache memory. All block data that was set was invalidated. Also, for example, if you want to invalidate block data that has a special meaning other than the above after registering it in the cache memory and using it,
All block data registered in cache memory was invalidated.
又、従来、緩衝記憶装置に於けるセットアソシアティブ
方式のキャッシュメモリに登録されているブロックデー
タのブロックサイズが異なる場合、最小ブロックサイズ
(mバイト)を基準ブロックサイズとしてブロックデー
タを構成し、2e個で、ブロックサイズの異なったブロ
ックデータとすることで、キャッシュメモリ上に異なっ
たブロックサイズのブロックデータを登録可能としてい
た。In addition, conventionally, when the block sizes of block data registered in the set associative cache memory in a buffer storage device are different, the block data is configured using the minimum block size (m bytes) as the reference block size, and 2e pieces of block data are configured. By creating block data with different block sizes, it was possible to register block data with different block sizes on the cache memory.
ところが、キャッシュメモリ上のブロックデータのうち
、ある大きさのブロックサイズのものを無効化したい場
合であっても。ブロックデータの大きさによる区別が無
いため、無効化処理は、全てのブロックデータを無効化
してしまう方式がとられていた。However, even if you want to invalidate a certain block size of block data on the cache memory. Since there is no distinction based on the size of block data, the invalidation process has been performed by invalidating all block data.
(発明が解決しようとする課題〕
上述した従来の緩衝記憶装置に於けるセットアソシアテ
ィブ方式のキャッシュメモリでの無効化処理方式では、
キャッシュメモリ上に時間をかけて主記憶装置から読み
出してきて登録したブロックデータがあって、その内の
ある種の意味を持った、或いは一部のブロックデータを
無効化したい場合であるにも拘らず、全てのブロックデ
ータを無効化処理してしまう為、性能的に遅くなるとい
う欠点がある。(Problems to be Solved by the Invention) In the above-mentioned invalidation processing method in the set associative cache memory in the conventional buffer storage device,
Even if there is block data that has been read out from the main memory and registered in the cache memory over time, and you want to invalidate some of the block data or have some kind of meaning, First, all block data is invalidated, which has the disadvantage of slow performance.
本発明によれば、nf!の意味の違ったブロックデータ
を記憶することを可能とするセットアソシアティブ方式
のキャッシュメモリを備えた緩衝記憶装置に於いて、
nFiの意味の違ったブロックデータを識別する情報を
ブロックデータ単位に記憶する識別情報記憶手段と、
識別情報記憶手段から読み出された識別情報によって、
キャッシュメモリ上からnff1の意味の違ったブロッ
クデータを、各々個々に無効化する無効化処理手段とを
有し、
nFI!のブロックデータを個別にキャッシュメモリ上
から無効化することを可能とするキャッシュ無効化処理
方式が得られる。According to the invention, nf! In a buffer storage device equipped with a set-associative cache memory that allows block data with different meanings to be stored, information for identifying block data with different meanings in nFi is stored in units of block data. By the identification information storage means and the identification information read from the identification information storage means,
nFI! has an invalidation processing means for individually invalidating block data of different meanings of nff1 from the cache memory, and nFI! A cache invalidation processing method is obtained that enables block data of 1 to be invalidated individually from the cache memory.
又、本発明によれば、mバイトのブロックデータと、m
バイトのブロックデータを2°個使用するブロックデー
タのnHの大きさの異なったブロックデータを記憶する
ことを可能とすることを可能としたセットアソシアティ
ブ方式のキャッシュメモリを備えた緩衝記憶装置に於い
て、n種の大きさの異なったブロックデータを識別する
情報を、mバイトのブロックデータ対応に記憶する識別
情報記憶手段と、
識別情報記憶手段から読み出された識別情報によって、
キャッシュメモリ上からn種の大きさの異なったブロッ
クデータを、各々個々に無効化する無効化処理手段とを
有し、
n14の大きさの異なったブロックデータを個別にキャ
ッシュメモリ上から無効化することを可能とするキャッ
シュ無効化処理方式が得られる。Further, according to the present invention, m bytes of block data and m
In a buffer storage device equipped with a set associative type cache memory that makes it possible to store block data with different nH sizes of block data using 2° block data of bytes. , an identification information storage means for storing information for identifying n types of block data of different sizes corresponding to m byte block data, and identification information read from the identification information storage means,
and invalidation processing means for individually invalidating n types of block data of different sizes from the cache memory, and invalidating block data of n14 different sizes individually from the cache memory. A cache invalidation processing method is obtained that enables this.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第1図は、本発明の第1の実施例による緩衝記憶装置に
於けるブロックデータを個別に無効化するキャッシュ無
効化処理方式の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a cache invalidation processing method for individually invalidating block data in a buffer storage device according to a first embodiment of the present invention.
キャッシュメモリ1はセットアソシアティブ方式を用い
たキャッシュメモリであり、たとえば、ブロックデータ
AnとブロックデータBnを記憶する。The cache memory 1 is a cache memory using a set associative method, and stores, for example, block data An and block data Bn.
識別情報記憶手段2では、キャッシュメモリ1に0種の
意味の違ったブロックデータを複数個登録している場合
、(たとえば、2種;ブロックデータAn/ブロックデ
ータBn)にそれらを識別する為の情報(たとえば、1
ビット;0ニブロックデータAn、1ニブロツクデータ
Bn)を記憶する。In the identification information storage means 2, when a plurality of 0 types of block data with different meanings are registered in the cache memory 1, the identification information storage means 2 stores information for identifying them in (for example, 2 types; block data An/block data Bn). information (for example, 1
bits; 0 niblock data An, 1 niblock data Bn) are stored.
リードアドレスレジスタ4は、キャッシュメモリ1から
のブロックデータのVビット(ブロックデータの有効を
表示するビット)を読み出す為のアドレスレジスタであ
る。The read address register 4 is an address register for reading the V bit (bit indicating validity of block data) of block data from the cache memory 1.
アドレス持ち廻りレジスタ6は、リードアドレスレジス
タ4の内容を受取るレジスタである。The address rotation register 6 is a register that receives the contents of the read address register 4.
ライトアドレスレジスタ5は、キャッシュメモリ1にブ
ロックデータのVビットを書き込む為のアドレスレジス
タである。The write address register 5 is an address register for writing V bits of block data into the cache memory 1.
アドレスカウンタ7は、キャッシュメモリ1のブロック
データを無効化する場合のアドレス更新用のカウンタで
、リードアドレスレジスタ4のアドレス情報を+1する
。The address counter 7 is a counter for updating an address when block data in the cache memory 1 is invalidated, and increments the address information in the read address register 4 by 1.
Vビット読み出しレジスタ8は、リードアドレスレジス
タ4によって、キャッシュメモリ1から読み出されたv
ビットを受は取るレジスタである。The V bit read register 8 stores the v bit read from the cache memory 1 by the read address register 4.
A register that receives bits.
識別情報読み出しレジスタ9は、識別情報記憶手段2か
ら、リードアドレスレジスタ4によって読み出された、
ブロックデータに対応する識別情報を受は取るレジスタ
である。The identification information read register 9 reads the information read from the identification information storage means 2 by the read address register 4.
This is a register that receives identification information corresponding to block data.
無効化指示Anレジスタ10は、キャッシュメモリ1に
登録されているブロックデータAnを無効化することを
指示するレジスタである。The invalidation instruction An register 10 is a register that instructs to invalidate block data An registered in the cache memory 1.
無効化指示Bnレジスタ11は、キャッシュメモリlに
登録されているブロックデータBnを無効化することを
指示するレジスタである。The invalidation instruction Bn register 11 is a register that instructs to invalidate block data Bn registered in the cache memory l.
ゲート13〜15は、それぞれ、無効化指示Anレジス
タ10/無効化指示Bnレジスタ11/識別情報読み出
しレジスタ9の出力をリピート及び反転させる。Gates 13 to 15 repeat and invert the outputs of invalidation instruction An register 10/invalidation instruction Bn register 11/identification information read register 9, respectively.
アンド/ナントゲート16は、ゲート13の反転出力と
ゲート14の反転出力とをアンド/ナンドする。アンド
ゲート17は、ゲート13のリピート出力とゲート14
の反転出力とをアンドする。AND/Nand gate 16 AND/NANDs the inverted output of gate 13 and the inverted output of gate 14. AND gate 17 connects the repeat output of gate 13 and gate 14.
AND with the inverted output of.
アンドゲート18は、ゲート13の反転出力とゲート1
4のリピート出力とをアンドする。ナントゲート19は
、アントゲ−)17の出力と、ゲート15の反転出力を
ナンドする。ナントゲート20は、アンドゲート18の
出力とゲート15のリピート出力とをナンドする。ナン
トゲート21は、ゲート13のリピート出力とゲート1
4のリピート出力とをナンドする。アンド/ナントゲー
ト22は、ナントゲート19〜21の出力をナンド/ア
ンドする。AND gate 18 connects the inverted output of gate 13 and gate 1
AND the repeat output of 4. The NAND gate 19 NANDs the output of the NAND gate 17 and the inverted output of the gate 15. The Nandt gate 20 NANDs the output of the AND gate 18 and the repeat output of the gate 15. Nant gate 21 connects the repeat output of gate 13 and gate 1
NAND the repeat output of 4. The AND/Nant gate 22 NAND/ANDs the outputs of the Nant gates 19 to 21.
選択器23は、アンド/ナントゲート22の出力によっ
てVビット読み出しレジスタ8か固定値“0°を選択す
る。The selector 23 selects the V bit read register 8 or the fixed value "0°" according to the output of the AND/Nant gate 22.
次に第1の実施例の動作について説明する。Next, the operation of the first embodiment will be explained.
キャッシュメモリ1が、第3図(1)に示す様な状態に
あったとする。Assume that the cache memory 1 is in a state as shown in FIG. 3(1).
さらに、キャッシュメモリ1に対して、ブロックデータ
Anの無効化要求が出されたとすると、無効化指示An
レジスタ10が“1°に無効化指示Bnレジスタが02
にセットされる。ここで、リードアドレスレジスタ4の
アドレスをオール′0゛からアドレスカウンタ7を用い
て、オール“l”までカウントアツプしていく。つまり
は、キャッシュメモリ1のセットアドレスをすべて作成
することを意味している。そうすることによって、リー
ドアドレスレジスタ4の示すリードアドレスによってキ
ャッシュメモリ1から読み出されたVビットが、つぎつ
ぎとVビット読み出しレジスタ8に読み出される。さら
には、同様にして、識別情報記憶手段2からも、識別情
報が識別情報読み出しレジスタ9につぎつぎと読み出さ
れる。Furthermore, if a request to invalidate block data An is issued to cache memory 1, invalidation instruction An
Register 10 is “1°, invalidation instruction Bn register is 02”
is set to Here, the addresses in the read address register 4 are counted up from all '0' to all '1' using the address counter 7. This means that all set addresses for cache memory 1 are created. By doing so, the V bits read from the cache memory 1 according to the read address indicated by the read address register 4 are successively read to the V bit read register 8. Furthermore, in the same manner, identification information is read out one after another from the identification information storage means 2 to the identification information reading register 9.
リードアドレスレジスタ4の内容は、Vビット読み出し
レジスタ8にVビットが読み出されると同タイミングで
、アドレス持ち廻りレジスタ6に受は取られる。The contents of the read address register 4 are transferred to the address rotation register 6 at the same timing as the V bit is read to the V bit read register 8.
アドレス持ち廻りレジスタ6に受は取られたアドレスは
、次のタイミングにVビット書き込みレジスタ12に受
は取られるVビット情報をキャッシュメモリ1に書き込
む為のアドレスとして、ライトアドレスレジスタ5に受
は取られる。アドレスが前述の様に動作するのに同期し
て、アドレス持ち廻りレジスタ6と同一ステージにある
識別情報読み出しレジスタ9、無効化指示Anレジスタ
10、及び無効化指示Bnレジスタ11の出力によって
、第2図に示す真理値表にそって、ゲート13〜15、
アンド/ナントゲート16,22、アンドゲート17,
18、ナントゲート19〜21によってVビット読み出
しレジスタ8の内容が、選択器23を介して、無効化(
“0°)もしくは、そのままの状態(Vn)で、Vビッ
ト書き込みレジスタ12に送られる。The address received in the address rotation register 6 is used as the address for writing the V-bit information received in the V-bit write register 12 to the cache memory 1 at the next timing, and the address received in the write address register 5 is used as the address for writing the V-bit information that is received in the V-bit write register 12 at the next timing. It will be done. In synchronization with the address operation as described above, the second According to the truth table shown in the figure, gates 13 to 15,
AND/Nante Gate 16, 22, AND Gate 17,
18. The contents of the V bit read register 8 are invalidated (
“0°) or as is (Vn) is sent to the V bit write register 12.
この動作の後、キャッシュメモリlにVビットの書き込
みが行われる。After this operation, the V bit is written to the cache memory l.
これらの動作が、バイブライン方式で連続的に行われれ
ば、第3図(1)の状態であったキャッシュメモリ1が
、第3図(2)の様にブロックデータAnのVビットが
すべて無効化された状態となる。If these operations are performed continuously in the vibe line method, the cache memory 1 that was in the state shown in Figure 3 (1) will change to the state shown in Figure 3 (2) where all the V bits of the block data An are invalidated. It becomes a converted state.
また逆に、キャッシュメモリ1に対してブロックデータ
Bnの無効化要求が出されたとすると、無効化指示Bn
レジスタ11が“1″に、無効化指示Anレジスタ10
が“0′にセットされる。Conversely, if a request to invalidate block data Bn is issued to cache memory 1, invalidation instruction Bn
Register 11 becomes “1”, invalidation instruction An register 10
is set to "0'".
前述同様の動作をくり返せば、第3図(1)の状態から
、第3図(3)に示す状態にキャッシュメモリ1が変わ
り、ブロックデータBnがキャッシュメモリlからすべ
て消えたことになる。If the same operation as described above is repeated, the cache memory 1 changes from the state shown in FIG. 3(1) to the state shown in FIG. 3(3), and all block data Bn disappears from the cache memory l.
さらに、キャッシュメモリ1に対して、全てのブロック
データを無効化する要求が出されると、無効化指示An
レジスタ10、無効化指示Bnレジスタ11の両者とも
“11にセットされ、前述同様の動作をくり返すことに
よって、第3図(1)に示す状態から第3図(4)に示
す様に全ブロックデータが無効化された状態となる。Furthermore, when a request is issued to the cache memory 1 to invalidate all block data, the invalidation instruction An
Both the register 10 and the invalidation instruction Bn register 11 are set to "11," and by repeating the same operation as described above, all blocks are changed from the state shown in FIG. 3 (1) to the state shown in FIG. 3 (4). The data becomes invalidated.
ここでは、2種類のブロックデータでの説明としたが、
n14のブロックデータであっても、同様の動作によっ
て、無効化処理が=1能なことは言うまでもない。Here, the explanation is based on two types of block data, but
It goes without saying that even block data of n14 can be invalidated to 1 by a similar operation.
第1図において、本発明の第2の実施例による緩衝記憶
装置に於けるブロックデータを個別に無効化するキャッ
シュ無効化処理方式は、キャッシュメモリ1がセットア
ソシアティブ方式を用いたキャッシュメモリであり、た
とえば、ブロックデータAn (nバイト)とブロック
データ8口(2nバイト)を記憶し、識別情報記憶手段
2が、キャッシュメモリ1に0種の大きさの異ったブロ
ックデータを複数個登録している場合、(たとえば2種
;ブロックデータAn/ブロックデータBn)にそれら
を識別する為の情報(たとえば1ビット;0ニブロック
データAn、1ニブロツクデータBn)をブロックデー
タAn単位に記憶することを除いて、第1の実施例と同
様である。In FIG. 1, a cache invalidation processing method for individually invalidating block data in a buffer storage device according to a second embodiment of the present invention is such that a cache memory 1 is a cache memory using a set associative method; For example, block data An (n bytes) and 8 blocks of block data (2n bytes) are stored, and the identification information storage means 2 registers 0 types of block data of different sizes in the cache memory 1. If there are, for example, two types of block data An/block data Bn, information for identifying them (for example, 1 bit; 0 ni block data An, 1 ni block data Bn) should be stored in units of block data An. The second embodiment is the same as the first embodiment except for the following.
次に第2の実施例の動作について説明する。Next, the operation of the second embodiment will be explained.
キャッシュメモリ1が第4図(1)に示す様な状態にあ
ったとする。Assume that the cache memory 1 is in a state as shown in FIG. 4(1).
さらに、キャッシュメモリ1に対して、ブロックデータ
Anの無効化要求が出されたとすると、無効化指示An
レジスタ10が1”に無効化指示Bnレジスタが“Oa
にセットされる。ここで、リードアドレスレジスタ4の
アドレスをオール′O”からアドレスカウンタ7を用い
て、オール“1゛までカウントアツプしていく。つまり
は、キャッシュメモリ1のセットアドレスをすべて、作
成することを意味している。そうすることによって、リ
ードアドレスレジスタ4の示すリードアドレスによって
キャッシュメモリ1がら読み出されたVビットが、つぎ
つぎとVビット読み出しレジスタ8に読み出される。さ
らには、同様にして、識別情報記憶手段2からも、識別
情報が識別情報読み出しレジスタ9につぎつぎと読み出
される。Furthermore, if a request to invalidate block data An is issued to cache memory 1, invalidation instruction An
Register 10 is set to “1” and invalidation instruction Bn register is set to “Oa”.
is set to Here, the addresses in the read address register 4 are counted up from all '0' to all '1' using the address counter 7. This means that all set addresses for cache memory 1 are created. By doing so, the V bits read from the cache memory 1 according to the read address indicated by the read address register 4 are successively read to the V bit read register 8. Furthermore, in the same manner, identification information is read out one after another from the identification information storage means 2 to the identification information reading register 9.
リードアドレスレジスタ4の内容は、Vビット読み出し
レジスタ8にVビットが読み出されると同タイミングで
、アドレス持ち廻りレジスタ6に受は取られる。The contents of the read address register 4 are transferred to the address rotation register 6 at the same timing as the V bit is read to the V bit read register 8.
アドレス持ち廻りレジスタ6に受は取られたアドレスは
、次のタイミングにVビット書き込みレジスタ12に受
は取られるVビット情報をキャッシュメモリ1に書き込
む為のアドレスとして、ライトアドレスレジスタ5に受
は取られるアドレスが前述の様に動作するのに同期して
、アドレス持ち廻りレジスタ6と同一ステージにある識
別情報読み出しレジスタ9、無効化指示Anレジスタ1
0、及び無効化指示Bnレジスタ11の出力によって、
第2図に示す真理値表にそって、ゲート13〜15、ア
ンド/ナントゲート16,22、アンドゲート17.1
8、ナントゲート19〜21によってVビット読み出し
レジスタ8の内容が、選択器23を介して、無効化(“
0“)もしくは、そのままの状態(Vn)で、Vビット
書き込みレジスタ12に送られる。The address received in the address rotation register 6 is used as the address for writing the V-bit information received in the V-bit write register 12 to the cache memory 1 at the next timing, and the address received in the write address register 5 is used as the address for writing the V-bit information that is received in the V-bit write register 12 at the next timing. The identification information read register 9 and the invalidation instruction An register 1, which are at the same stage as the address rotation register 6, operate in synchronization with the address that is being read as described above.
0 and the output of the invalidation instruction Bn register 11,
Gates 13 to 15, AND/Nant gates 16 and 22, and AND gate 17.1
8. The contents of the V bit read register 8 are invalidated (“
0") or as is (Vn) is sent to the V-bit write register 12.
この動作の後、キャッシュメモリ1にVビットの書き込
みが行われる。After this operation, the V bit is written to the cache memory 1.
これらの動作が、パイプライン方式で連続的に行われれ
ば、第4図(1)の状態であったキャツユメモリ1が、
第4図(2)の様にブロックデータAnのVビットがす
べて無効化された状態となる。If these operations are performed continuously in a pipelined manner, the cat's memory 1 in the state shown in FIG. 4 (1) will become
As shown in FIG. 4(2), all the V bits of the block data An are invalidated.
また逆に、キャッシュメモリ1に対してブロックデータ
Bnの無効化要求が出されたとすると、無効化指示Bn
レジスタ11が“1°に、無効化指示Anレジスタ10
が“0”にセットされる。Conversely, if a request to invalidate block data Bn is issued to cache memory 1, invalidation instruction Bn
When register 11 is “1°,” invalidation instruction An register 10
is set to "0".
前述同様の動作をくり返せば、第4図(1)の状態から
、第4図(3)に示す状態にキャッシュメモリ1が変わ
り、ブロックデータBnがキャッシュメモリ1からすべ
て消えたことになる。If the same operation as described above is repeated, the cache memory 1 changes from the state shown in FIG. 4(1) to the state shown in FIG. 4(3), and all block data Bn disappears from the cache memory 1.
さらに、キャッシュメモリ1に対して、全てのブロック
データを無効化する要求が出されると、無効化指示An
レジスタ10、無効化指示Bnレジスタ11の両者とも
“1°にセットされ、前述同様の動作をくり返すことに
よって、第4図(1)に示す状態から第4図(4)に示
す様に全ブロックデータが無効化された状態となる。Furthermore, when a request is issued to the cache memory 1 to invalidate all block data, the invalidation instruction An
Both the register 10 and the invalidation instruction Bn register 11 are set to "1°," and by repeating the same operation as described above, the state shown in FIG. 4(1) is changed to the state shown in FIG. 4(4). The block data becomes invalidated.
ここでは、2種類のブロックデータでの説明としたが、
n種のブロックデータであっても、同様の動作によって
、無効化処理が可能なことは言ううまでもない。Here, the explanation is based on two types of block data, but
It goes without saying that even n types of block data can be invalidated by the same operation.
以上説明した様に本発明は、n8の意味の違った、或い
は大きさの異ったブロックデータを区別する識別情報を
ブロックデータ単位(最小ブロックデータ単位)に持つ
ことによって、その種類別に選択的に無効化処理可能と
なる為、キャッシュメモリ上に登録されたブロックデー
タを無駄に消してしまうことなく、R効状態のままキャ
ッシュメモリ上に残すことができるので、性能的に速く
なるという効果がある。As explained above, the present invention provides identification information for differentiating block data with different meanings or sizes in the block data unit (minimum block data unit), so that it can be selectively classified by type. Since invalidation processing can be performed immediately, the block data registered in the cache memory can be left in the cache memory in the R-enabled state without being wasted, resulting in faster performance. be.
第1図は本発明の第1及び第2の実施例の構成例を示す
ブロック図であり、第2図は第1図の無効化処理手段3
に於ける無効化処理時の論理動作を示す真理値表、第3
図及び第4図はそれぞれ第1及び第2の実施例の無効化
処理の動作を説明するための図であり、(1)が無効化
処理前、(2)がブロックデータAnの無効化処理実行
後、(3)がブロックデータBnの無効化処理実行後、
(4)が全ブロックデータ無効化後のキャッシュメモリ
1の状態図である。
1・・・キャッシュメモリ、2・・・識別情報記憶手段
、3・・・無効化処理手段、4・・・リードアドレスレ
ジスタ、5・・・ライトアドレスレジスタ、6・・・ア
ドレス持ち廻りレジスタ、7・・・アドレスカウンタ、
8・・・Vビット読み出しレジスタ、9・・・識別情報
読み出しレジスタ、10・・・無効化指示Anレジスタ
、11・・・無効化指示Bnレジスタ、12・・・Vビ
ット書き込みレジスタ、13〜15・・・ゲート、16
゜22・・・アンド/ナントゲート、17〜18・・・
アンドゲート、19〜21・・・ナントゲート、23・
・・選択器。
目菅;ヨ?旨?三
一ノーノNノーノーノーノゝ″′
0−O−0−0−
o8;6EOO二二
一ノ+7−メーI+J\ノ\ノーノFIG. 1 is a block diagram showing a configuration example of the first and second embodiments of the present invention, and FIG. 2 is a block diagram showing a configuration example of the invalidation processing means 3 of FIG.
Truth table showing the logical operation during invalidation processing in , Part 3
4 and 4 are diagrams for explaining the operation of the invalidation process in the first and second embodiments, respectively, where (1) is before the invalidation process, and (2) is the invalidation process of block data An. After execution, (3) executes the invalidation process of block data Bn,
(4) is a state diagram of the cache memory 1 after all block data is invalidated. DESCRIPTION OF SYMBOLS 1... Cache memory, 2... Identification information storage means, 3... Invalidation processing means, 4... Read address register, 5... Write address register, 6... Address rotation register, 7...address counter,
8...V bit read register, 9...Identification information read register, 10...Invalidation instruction An register, 11...Invalidation instruction Bn register, 12...V bit write register, 13-15 ...gate, 16
゜22...And/Nante Gate, 17-18...
And Gate, 19-21... Nantes Gate, 23.
...Selector. Mesuga; Yo? Effect? 31 no no N no no no no ゝ″' 0-O-0-0- o8; 6EOO221no+7-me I+J\ノ\nono
Claims (1)
を可能とするセットアソシアティブ方式のキャッシュメ
モリを備えた緩衝記憶装置に於いて、 前記n種の意味の違ったブロックデータを識別する情報
をブロックデータ単位に記憶する識別情報記憶手段と、 該識別情報記憶手段から読み出された識別情報によって
、前記キャッシュメモリ上から前記n種の意味の違った
ブロックデータを、各々個々に無効化する無効化処理手
段とを有し、 前記n種のブロックデータを個別に前記キャッシュメモ
リ上から無効化することを可能とするキャッシュ無効化
処理方式。 2、mバイトのブロックデータと、該mバイトのブロッ
クデータを2^e個使用するブロックデータのn種の大
きさの異なったブロックデータを記憶することを可能と
することを可能としたセットアソシアティブ方式のキャ
ッシュメモリを備えた緩衝記憶装置に於いて、 前記n種の大きさの異なったブロックデータを識別する
情報を、mバイトのブロックデータ対応に記憶する識別
情報記憶手段と、 該識別情報記憶手段から読み出された識別情報によって
、前記キャッシュメモリ上から前記n種の大きさの異な
ったブロックデータを、各々個々に無効化する無効化処
理手段とを有し、 前記n種の大きさの異なったブロックデータを個別に前
記キャッシュメモリ上から無効化することを可能とする
キャッシュ無効化処理方式。[Scope of Claims] 1. In a buffer storage device equipped with a set associative cache memory capable of storing n types of block data with different meanings, the n types of blocks with different meanings are provided. an identification information storage means for storing data identification information in units of block data, and each of the n types of block data having different meanings from the cache memory by the identification information read from the identification information storage means. and invalidation processing means for individually invalidating the data, the cache invalidation processing method making it possible to individually invalidate the n types of block data from the cache memory. 2. Set associative that makes it possible to store m-byte block data and n types of block data using 2^e blocks of m-byte block data with different sizes. In a buffer storage device equipped with a cache memory of the above-mentioned method, an identification information storage means for storing information for identifying the n types of block data of different sizes in correspondence with block data of m bytes; and the identification information storage. invalidation processing means for individually invalidating the block data of the n types of different sizes from the cache memory according to the identification information read from the means; A cache invalidation processing method that makes it possible to individually invalidate different block data from the cache memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63249955A JPH0298755A (en) | 1988-10-05 | 1988-10-05 | Cache nullification processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63249955A JPH0298755A (en) | 1988-10-05 | 1988-10-05 | Cache nullification processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0298755A true JPH0298755A (en) | 1990-04-11 |
Family
ID=17200672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63249955A Pending JPH0298755A (en) | 1988-10-05 | 1988-10-05 | Cache nullification processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0298755A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11259362A (en) * | 1998-03-13 | 1999-09-24 | Nec Corp | Method and device for controlling cache memory |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6054057A (en) * | 1983-09-02 | 1985-03-28 | Hitachi Ltd | Cache memory control system |
JPS6261134A (en) * | 1985-09-11 | 1987-03-17 | Hitachi Ltd | Cache memory |
JPS6312237B2 (en) * | 1982-08-13 | 1988-03-17 | Mitsubishi Heavy Ind Ltd |
-
1988
- 1988-10-05 JP JP63249955A patent/JPH0298755A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6312237B2 (en) * | 1982-08-13 | 1988-03-17 | Mitsubishi Heavy Ind Ltd | |
JPS6054057A (en) * | 1983-09-02 | 1985-03-28 | Hitachi Ltd | Cache memory control system |
JPS6261134A (en) * | 1985-09-11 | 1987-03-17 | Hitachi Ltd | Cache memory |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11259362A (en) * | 1998-03-13 | 1999-09-24 | Nec Corp | Method and device for controlling cache memory |
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