JPH0298170A - 電界効果トランジスタ集積装置 - Google Patents
電界効果トランジスタ集積装置Info
- Publication number
- JPH0298170A JPH0298170A JP63251051A JP25105188A JPH0298170A JP H0298170 A JPH0298170 A JP H0298170A JP 63251051 A JP63251051 A JP 63251051A JP 25105188 A JP25105188 A JP 25105188A JP H0298170 A JPH0298170 A JP H0298170A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- layer
- effect transistor
- gate
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 abstract description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 12
- 230000001133 acceleration Effects 0.000 abstract description 5
- 102000004310 Ion Channels Human genes 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 10
- 125000005842 heteroatom Chemical group 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101150015217 FET4 gene Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910018885 Pt—Au Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタ集積装置に関する。
ガリウムひ素（ＧａＡｓ）基板を用いたＧａＡｓＭＥＳ
ＦＥＴが、集積回路の基本素子として、広く用いられて
いる。しかし、ＧａＡｓＭＥＳＦＥＴの場合、ゲート電
極に加える入力信号の最大の正電位が、ショットキバリ
アバイト（φＢ）で規定されるため、論理回路を構成し
た場合に、ゲートに入力する正側の設計余裕度が大きく
できないという問題があった。これを解決する工夫とし
て、例えばアイ・イー・イー・トランザクション・オン
・エレクトロン・デバイセズ（ＩＥＥＥ、 Ｔｒａｎｓ
ａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ）第３４巻、第７号（１９８７年） １４４８頁に示
されているように、チャネルの上に直接ゲート電極を付
けるのではなく、ショットキバリアのより高い半導体バ
リア層を挟んだヘテロＭＴＳゲート構造のＦＥＴ（ＤＭ
Ｔ：ＤｏｐｅｄＣｈａｎｎｅｌ Ｈｅｔｅｒｏ −Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ ）が提案されている。これによっ
て、ショソトキバリアハイトφＢはＧａＡｓＭＥＳＦＥ
Ｔの場合の０．８Ｖから０．３Ｖ程度、バリアが向上で
きるため、正側の設計余裕度が大きくでき、集積回路用
基本素子として有利であり、開発が進められている。
ＦＥＴが、集積回路の基本素子として、広く用いられて
いる。しかし、ＧａＡｓＭＥＳＦＥＴの場合、ゲート電
極に加える入力信号の最大の正電位が、ショットキバリ
アバイト（φＢ）で規定されるため、論理回路を構成し
た場合に、ゲートに入力する正側の設計余裕度が大きく
できないという問題があった。これを解決する工夫とし
て、例えばアイ・イー・イー・トランザクション・オン
・エレクトロン・デバイセズ（ＩＥＥＥ、 Ｔｒａｎｓ
ａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ）第３４巻、第７号（１９８７年） １４４８頁に示
されているように、チャネルの上に直接ゲート電極を付
けるのではなく、ショットキバリアのより高い半導体バ
リア層を挟んだヘテロＭＴＳゲート構造のＦＥＴ（ＤＭ
Ｔ：ＤｏｐｅｄＣｈａｎｎｅｌ Ｈｅｔｅｒｏ −Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ ）が提案されている。これによっ
て、ショソトキバリアハイトφＢはＧａＡｓＭＥＳＦＥ
Ｔの場合の０．８Ｖから０．３Ｖ程度、バリアが向上で
きるため、正側の設計余裕度が大きくでき、集積回路用
基本素子として有利であり、開発が進められている。
従来の技術で示したヘテロＭＩＳゲートＦＥＴは、ゲー
トに入力し得る正電位が大きくなり、設計余裕度が増加
するという利点がある一方で、バリアの高いヘテロ半導
体層を挟むことによって、ソース、ドレイン電極下にも
、バリアの高い層が形成されるため、コンタクト抵抗等
の劣化による寄生抵抗の増大を招くといったデメリット
が同時に生じる。従って、従来のように、同じへテロＭ
ＩＳゲート構造のＦＥＴのみで、集積回路を構成する基
本単位であるインバータあるいは、論理和ゲート、論理
積ゲート等を構成し、負荷用ＦＥＴとしてヘテロＭＩＳ
ゲートＦＥＴを用いると、ＦＥＴ負荷のオン抵抗を大き
くし、それによってスイッチング速度が遅くなるという
問題があった。
トに入力し得る正電位が大きくなり、設計余裕度が増加
するという利点がある一方で、バリアの高いヘテロ半導
体層を挟むことによって、ソース、ドレイン電極下にも
、バリアの高い層が形成されるため、コンタクト抵抗等
の劣化による寄生抵抗の増大を招くといったデメリット
が同時に生じる。従って、従来のように、同じへテロＭ
ＩＳゲート構造のＦＥＴのみで、集積回路を構成する基
本単位であるインバータあるいは、論理和ゲート、論理
積ゲート等を構成し、負荷用ＦＥＴとしてヘテロＭＩＳ
ゲートＦＥＴを用いると、ＦＥＴ負荷のオン抵抗を大き
くし、それによってスイッチング速度が遅くなるという
問題があった。
本発明の目的は、このような問題点を解決した電界効果
トランジスタ集積装置を提供することにある。
トランジスタ集積装置を提供することにある。
本発明は、信号入力端子に電気的に接続されたゲートを
有する少なくとも１つの駆動用電界効果トランジスタの
ドレインと、ソースとゲートが電気的に短絡された負荷
用電界効果トランジスタのソースが信号出力端子に接続
されてなる集積回路素子を単位素子として少なくとも１
つの単位素子より構成される集積装置において、 ソース及びドレイン間に接続した能動層と、この能動層
上に不純物層を介して設けたゲートとを少なくとも備え
た電界効果トランジスタを駆動用電界効果トランジスタ
とし、ソース及びドレイン間に接続した能動層と、この
能動層上に不純物層を介さずに設けたゲートを少な（と
も備えた電界効果トランジスタを負荷用電界効果トラン
ジスタとして、同一基板上に備えたことを特徴とする。
有する少なくとも１つの駆動用電界効果トランジスタの
ドレインと、ソースとゲートが電気的に短絡された負荷
用電界効果トランジスタのソースが信号出力端子に接続
されてなる集積回路素子を単位素子として少なくとも１
つの単位素子より構成される集積装置において、 ソース及びドレイン間に接続した能動層と、この能動層
上に不純物層を介して設けたゲートとを少なくとも備え
た電界効果トランジスタを駆動用電界効果トランジスタ
とし、ソース及びドレイン間に接続した能動層と、この
能動層上に不純物層を介さずに設けたゲートを少な（と
も備えた電界効果トランジスタを負荷用電界効果トラン
ジスタとして、同一基板上に備えたことを特徴とする。
駆動用電界効果トランジスタの能動層及び負荷用電界効
果トランジスタの能動層の導電型がｎ型の場合には、駆
動用電界効果トランジスタの不純物層は、その能動層よ
り電子親和力が小さいものとする。
果トランジスタの能動層の導電型がｎ型の場合には、駆
動用電界効果トランジスタの不純物層は、その能動層よ
り電子親和力が小さいものとする。
また、駆動用電界効果トランジスタの能動層及び負荷用
電界効果トランジスタの能動層の導電型がｐ型の場合に
は、駆動用電界効果トランジスタの不純物層は、その能
動層より電子親和力と禁制帯幅の和の大きいものとする
。
電界効果トランジスタの能動層の導電型がｐ型の場合に
は、駆動用電界効果トランジスタの不純物層は、その能
動層より電子親和力と禁制帯幅の和の大きいものとする
。
本発明によれば、駆動用ＦＥＴにはゲートバリアを大き
くする層が形成されているため、ゲート入力の余裕度を
大きく保ち、一方で高いバリアの必要のない負荷用ＦＥ
Ｔにはゲートバリアを大きくする層が形成されていない
ため、ＦＥＴ負荷におけるオン抵抗の増大というデメリ
ットを防いで、より高速な集積回路素子を実男できる。
くする層が形成されているため、ゲート入力の余裕度を
大きく保ち、一方で高いバリアの必要のない負荷用ＦＥ
Ｔにはゲートバリアを大きくする層が形成されていない
ため、ＦＥＴ負荷におけるオン抵抗の増大というデメリ
ットを防いで、より高速な集積回路素子を実男できる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の電界効果トランジスタ集
積装置であるインバータの断面図、第２図（ａ）はその
平面図、第２図（ｂ）はその回路図である。
積装置であるインバータの断面図、第２図（ａ）はその
平面図、第２図（ｂ）はその回路図である。
このインバータは、キャリアが電子のｎ型能動層の場合
であり、第２図（ｂ）に示すように、信号入力端子２０
に電気的に接続されたゲートを有する１つの駆動用Ｆ
Ｅ Ｔ２Ｏのドレインと、ソースとゲートが電気的に短
絡された１つの負荷用ＦＥＴ５０のソースが信号出力端
子３０に接続されてなる集積回路素子を単位素子として
同一基板上に形成され、駆動用ＦＥＴ４０は、ソース及
びドレイン間に接続したｎ型の能動層とこの能動層上に
、能動層より電子親和力の小さい不純物層を介して設け
たゲートを備え、負荷用ＦＥＴ５０は、ソース及びドレ
イン間に接続したｎ型の能動層と、この能動層上に不純
物層を介さずに設けたゲートを備えている。
であり、第２図（ｂ）に示すように、信号入力端子２０
に電気的に接続されたゲートを有する１つの駆動用Ｆ
Ｅ Ｔ２Ｏのドレインと、ソースとゲートが電気的に短
絡された１つの負荷用ＦＥＴ５０のソースが信号出力端
子３０に接続されてなる集積回路素子を単位素子として
同一基板上に形成され、駆動用ＦＥＴ４０は、ソース及
びドレイン間に接続したｎ型の能動層とこの能動層上に
、能動層より電子親和力の小さい不純物層を介して設け
たゲートを備え、負荷用ＦＥＴ５０は、ソース及びドレ
イン間に接続したｎ型の能動層と、この能動層上に不純
物層を介さずに設けたゲートを備えている。
第１図のインバータは、例えば、次のようにして作製す
る。
る。
分子線エピタキシー（ＭＢＥ）装置を用いて、超高真空
チャンバー内に取り付けられた半絶縁性ＧａＡｓ基板１
上に、順次、ノンドープのＧａＡＳバッファ層２、Ｓｉ
を２ Ｘ １０” ｃ ｍ−”ドープしたｎ型ＧａＡｓ
チャネル層３ （ノーマリオフタイプ）、ノンドープの
Ａ １０．３Ｇ ａ Ｏ，？Ａ Ｓバリア層４、良好な
ショットキー特性を得るためのノンドープのＧａＡｓキ
ャ、プ層５を、各々５００ｎｔａ、 １５ｎｍ、 ２０
ｎｍ、 １０ｎｍずつ連続的に成長する。その結晶基板
を、選択的に燐酸系のエツチング液を用いて、駆動用Ｆ
ＥＴを形成する領域を残してエツチングする。
チャンバー内に取り付けられた半絶縁性ＧａＡｓ基板１
上に、順次、ノンドープのＧａＡＳバッファ層２、Ｓｉ
を２ Ｘ １０” ｃ ｍ−”ドープしたｎ型ＧａＡｓ
チャネル層３ （ノーマリオフタイプ）、ノンドープの
Ａ １０．３Ｇ ａ Ｏ，？Ａ Ｓバリア層４、良好な
ショットキー特性を得るためのノンドープのＧａＡｓキ
ャ、プ層５を、各々５００ｎｔａ、 １５ｎｍ、 ２０
ｎｍ、 １０ｎｍずつ連続的に成長する。その結晶基板
を、選択的に燐酸系のエツチング液を用いて、駆動用Ｆ
ＥＴを形成する領域を残してエツチングする。
その後、エツチングされた領域に選択的にＳｉを３０ｋ
ｅνの加速エネルギーでドース量４．５Ｘ１０Ｉ２ｃｍ
−”だけ、負荷用ＦＥＴのチャネルを形成するためのイ
オン注入を行い、後述の活性化熱処理によってｎ型イオ
ン注入チャネル層６ （ノーマリオンタイプ）を形成す
る。さらに、タングステンシリサイド（Ｗ Ｓ ＋ 、
ｔ）のゲート電極８をスパッタ薄着による被着と、反応
性イオンエツチングによる加工を用いて形成した。
ｅνの加速エネルギーでドース量４．５Ｘ１０Ｉ２ｃｍ
−”だけ、負荷用ＦＥＴのチャネルを形成するためのイ
オン注入を行い、後述の活性化熱処理によってｎ型イオ
ン注入チャネル層６ （ノーマリオンタイプ）を形成す
る。さらに、タングステンシリサイド（Ｗ Ｓ ＋ 、
ｔ）のゲート電極８をスパッタ薄着による被着と、反応
性イオンエツチングによる加工を用いて形成した。
その後、ゲート電極及びフォトレジストをマスクとして
ｎ゛イオン注入コンタクト層７を形成するためのイオン
注入を加速エネルギー７０ｋｅＶ、ドースＭ １ ｘ
１０１３ｃ ｍ−３の条件で行った後、５ｉｚＮａ膜を
保護膜として水素雰囲気中で、摂氏８００度で２０分間
、イオン注入層の活性化のための熱処理を行った。
ｎ゛イオン注入コンタクト層７を形成するためのイオン
注入を加速エネルギー７０ｋｅＶ、ドースＭ １ ｘ
１０１３ｃ ｍ−３の条件で行った後、５ｉｚＮａ膜を
保護膜として水素雰囲気中で、摂氏８００度で２０分間
、イオン注入層の活性化のための熱処理を行った。
さらに、マスクを形成した後、ＡｕＱｅ−Ｎｉ・Ａｕか
らなる多層金属膜をソース、ドレイン領域に蒸着し、４
３０度で合金化熱処理を行ってオーム性のソース、ドレ
イン電極９を形成する。さらに、Ｔｉ−ＰＬ−Ａｕより
なる多層金属膜による配線１０を行って、ノーマリオフ
型のＥ−ＦＥＴ４０とノーマリオン型のＤ−ＦＥＴ５０
からなるＥ／Ｄ構成のインバータを作製した。
らなる多層金属膜をソース、ドレイン領域に蒸着し、４
３０度で合金化熱処理を行ってオーム性のソース、ドレ
イン電極９を形成する。さらに、Ｔｉ−ＰＬ−Ａｕより
なる多層金属膜による配線１０を行って、ノーマリオフ
型のＥ−ＦＥＴ４０とノーマリオン型のＤ−ＦＥＴ５０
からなるＥ／Ｄ構成のインバータを作製した。
第３図は、製作したインバータにおける駆動用ＦＥＴ４
０と負荷用ＦＥＴ５０のドレイン電流電圧特性を示した
図である。駆動用ＦＥＴ４０のドレイン電流電圧特性は
、ゲート電圧（Ｖ、）がＯＶと１．ＯＶの場合を示して
おり、負荷用ＦＥＴ５０のドレイン電流電圧特性は、ゲ
ート電圧（ＶＧ）が０■の場合をそれぞれ示している。
０と負荷用ＦＥＴ５０のドレイン電流電圧特性を示した
図である。駆動用ＦＥＴ４０のドレイン電流電圧特性は
、ゲート電圧（Ｖ、）がＯＶと１．ＯＶの場合を示して
おり、負荷用ＦＥＴ５０のドレイン電流電圧特性は、ゲ
ート電圧（ＶＧ）が０■の場合をそれぞれ示している。
負荷用ＦＥＴの特性を比較するために、第４図に示すよ
うな同じへテロＭＩＳゲート構造のＦＥＴのみで構成さ
れたインバータの負荷用ＦＥＴのドレイン電流電圧特性
を一点鎖線６０で示す。なお、第４図において第１図と
同一の構成要素には同一の番号を付して示している。
うな同じへテロＭＩＳゲート構造のＦＥＴのみで構成さ
れたインバータの負荷用ＦＥＴのドレイン電流電圧特性
を一点鎖線６０で示す。なお、第４図において第１図と
同一の構成要素には同一の番号を付して示している。
本実施例の負荷用ＦＥＴのドレイン電流電圧特性と従来
のへテロＭＩＳゲートＦＥＴインパークの負荷用ＦＥＴ
のドレイン電流電圧特性に比較すると、本実施例の負荷
用ＦＥＴの電流の立ち上がりが急峻となっており、オン
抵抗が小さい。従って、次段のインバータを充電するた
めの一定電荷量に、従来の場合より速く到達する。
のへテロＭＩＳゲートＦＥＴインパークの負荷用ＦＥＴ
のドレイン電流電圧特性に比較すると、本実施例の負荷
用ＦＥＴの電流の立ち上がりが急峻となっており、オン
抵抗が小さい。従って、次段のインバータを充電するた
めの一定電荷量に、従来の場合より速く到達する。
以上の実施例は、キャリアが電子のｎ型動作層を有する
インバータについて説明したが、キャリアが正孔のｐ型
動作層の場合にも、同様の製造工程によって製作できる
。すなわちｐ型の場合には、駆動用ＦＥＴのチャネルと
なるｐ型動作層を、ＭＢＥによりＭｇを２ ｘｌＯ”
ｃ ｍ−”ドープして１６ｎｍ形成し、負荷用ＦＥＴの
チャネルとなるｐ型動作層については、ＭＢＥによりＭ
ｇを加速エネルギ３０ｋｅνで、ドース１５ ｘｌＯ”
ｃＭ−”だけ注入して形成する。さらに、ｐ型のコンタ
クト層を加速エネルギー７０ｋｅＶ、ドース量１．２Ｘ
１０１３ｃ ｍ−’だけ注入して形成し、活性化熱処
理を行った後、ＡｕＺｎ−Ｎｉ・Ａｕを蒸着し、合金化
熱処理を行ってソース、ドレイン電極を形成する。
インバータについて説明したが、キャリアが正孔のｐ型
動作層の場合にも、同様の製造工程によって製作できる
。すなわちｐ型の場合には、駆動用ＦＥＴのチャネルと
なるｐ型動作層を、ＭＢＥによりＭｇを２ ｘｌＯ”
ｃ ｍ−”ドープして１６ｎｍ形成し、負荷用ＦＥＴの
チャネルとなるｐ型動作層については、ＭＢＥによりＭ
ｇを加速エネルギ３０ｋｅνで、ドース１５ ｘｌＯ”
ｃＭ−”だけ注入して形成する。さらに、ｐ型のコンタ
クト層を加速エネルギー７０ｋｅＶ、ドース量１．２Ｘ
１０１３ｃ ｍ−’だけ注入して形成し、活性化熱処
理を行った後、ＡｕＺｎ−Ｎｉ・Ａｕを蒸着し、合金化
熱処理を行ってソース、ドレイン電極を形成する。
以上の説明から明らかなように、本発明によれば次段の
インバータを駆動する際の負荷用ＦＥＴのオン抵抗が小
さくでき、従って、次段のインバータの駆動用ＦＥＴを
充電する時間が短縮でき、回路の高速化に効果がある。
インバータを駆動する際の負荷用ＦＥＴのオン抵抗が小
さくでき、従って、次段のインバータの駆動用ＦＥＴを
充電する時間が短縮でき、回路の高速化に効果がある。
第１図は本発明の一実施例を示すＥ／Ｄ構成インバータ
の断面図、 第２図は第１図のインパークの平面図及び回路図、 第３図は第１図のインバータを構成する駆動用ＦＥＴ及
び負荷用ＦＥＴのドレイン電流電圧特性を示す特性図、 第４図は従来のへテロＭ■ＳゲートＦＥＴのみを用いた
Ｅ／Ｄ構成インバータの断面図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２・・・・・ノンドープＧａＡｓバッファ層３・・・・
・ｎ型ＧａＡｓチャネル層（ノーマリオフタイプ） ４・・・・・ノンドープＡ ｌ ｏ、 ３Ｇ ａ ｏ、
？Ａ Ｓバリア層 ５・・・・・ノンドープＧａＡｓキャップ層６・・・・
・ｎ型イオン注入チャネル層（ノーマリオンタイプ） ７・・・・・ｎ＋イオン注入コンタクト層８・・・・・
ＷＳｉ、ゲート電極 ９ ・−・−・ＡｕＧｅ−Ｎｉ −Ａｕオーム性電極 １０・ ２０・ ３０・ ４０・ ５０・ ・Ｔｉ−Ｐｔ−Ａｕ配線 ・信号入力端子 ・信号出力端子 ・駆動用ＦＥＴ ・負荷用ＦＥＴ
の断面図、 第２図は第１図のインパークの平面図及び回路図、 第３図は第１図のインバータを構成する駆動用ＦＥＴ及
び負荷用ＦＥＴのドレイン電流電圧特性を示す特性図、 第４図は従来のへテロＭ■ＳゲートＦＥＴのみを用いた
Ｅ／Ｄ構成インバータの断面図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２・・・・・ノンドープＧａＡｓバッファ層３・・・・
・ｎ型ＧａＡｓチャネル層（ノーマリオフタイプ） ４・・・・・ノンドープＡ ｌ ｏ、 ３Ｇ ａ ｏ、
？Ａ Ｓバリア層 ５・・・・・ノンドープＧａＡｓキャップ層６・・・・
・ｎ型イオン注入チャネル層（ノーマリオンタイプ） ７・・・・・ｎ＋イオン注入コンタクト層８・・・・・
ＷＳｉ、ゲート電極 ９ ・−・−・ＡｕＧｅ−Ｎｉ −Ａｕオーム性電極 １０・ ２０・ ３０・ ４０・ ５０・ ・Ｔｉ−Ｐｔ−Ａｕ配線 ・信号入力端子 ・信号出力端子 ・駆動用ＦＥＴ ・負荷用ＦＥＴ
Claims (1)
- （１）信号入力端子に電気的に接続されたゲートを有す
る少なくとも１つの駆動用電界効果トランジスタのドレ
インと、ソースとゲートが電気的に短絡された負荷用電
界効果トランジスタのソースが信号出力端子に接続され
てなる集積回路素子を単位素子として少なくとも１つの
単位素子より構成される集積装置において、 ソース及びドレイン間に接続した能動層と、この能動層
上に不純物層を介して設けたゲートとを少なくとも備え
た電界効果トランジスタを駆動用電界効果トランジスタ
とし、ソース及びドレイン間に接続した能動層と、この
能動層上に不純物層を介さずに設けたゲートを少なくと
も備えた電界効果トランジスタを負荷用電界効果トラン
ジスタとして、同一基板上に備えたことを特徴とする電
界効果トランジスタ集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251051A JPH0298170A (ja) | 1988-10-05 | 1988-10-05 | 電界効果トランジスタ集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251051A JPH0298170A (ja) | 1988-10-05 | 1988-10-05 | 電界効果トランジスタ集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298170A true JPH0298170A (ja) | 1990-04-10 |
Family
ID=17216888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251051A Pending JPH0298170A (ja) | 1988-10-05 | 1988-10-05 | 電界効果トランジスタ集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249778A (ja) * | 2010-05-24 | 2011-12-08 | Internatl Rectifier Corp | 疑似ダイオードを有するｉｉｉ族窒化物スイッチングデバイス |
-
1988
- 1988-10-05 JP JP63251051A patent/JPH0298170A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249778A (ja) * | 2010-05-24 | 2011-12-08 | Internatl Rectifier Corp | 疑似ダイオードを有するｉｉｉ族窒化物スイッチングデバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5705827A (en) | Tunnel transistor and method of manufacturing same | |
| US4641161A (en) | Heterojunction device | |
| US5161235A (en) | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold | |
| US5162877A (en) | Semiconductor integrated circuit device and method of producing same | |
| US5770489A (en) | Method of making a compound semiconductor field-effect transistor | |
| US5227644A (en) | Heterojunction field effect transistor with improve carrier density and mobility | |
| US5552330A (en) | Resonant tunneling fet and methods of fabrication | |
| US4771324A (en) | Heterojunction field effect device having an implanted region within a device channel | |
| US5047811A (en) | Field effect transistor with channel formed on homojunction interface | |
| US6200838B1 (en) | Compound semiconductor device and method of manufacturing the same | |
| EP0092645B1 (en) | Transistor and circuit including a transistor | |
| JPH0298170A (ja) | 電界効果トランジスタ集積装置 | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| JP2688678B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS60259021A (ja) | 論理回路装置 | |
| JPH0493038A (ja) | 電界効果トランジスタ | |
| JP2762919B2 (ja) | 半導体素子 | |
| KR910006751B1 (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPH01238172A (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPH02134828A (ja) | ショットキー障壁接合ゲート型電界効果トランジスタの製造方法 | |
| JP3438347B2 (ja) | 半導体装置 | |
| JPH0249012B2 (ja) | Handotaisochinoseizohoho | |
| JP2569626B2 (ja) | 半導体集積回路装置 | |
| JP2991297B2 (ja) | 電界効果トランジスタ及びその製造方法 |