JPH0296982A - Ｍスクランブル回路 - Google Patents
Ｍスクランブル回路Info
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- JPH0296982A JPH0296982A JP63126606A JP12660688A JPH0296982A JP H0296982 A JPH0296982 A JP H0296982A JP 63126606 A JP63126606 A JP 63126606A JP 12660688 A JP12660688 A JP 12660688A JP H0296982 A JPH0296982 A JP H0296982A
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- Japan
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- series
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- 230000015654 memory Effects 0.000 abstract description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 4
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- 238000006243 chemical reaction Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 244000241872 Lycium chinense Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
-
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/926—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタルＶ ’ｌ’ Ｈのチャンネルコー
ディング等に用いられるＭスクランブル装置に関する。
ディング等に用いられるＭスクランブル装置に関する。
本発明はＭスクランブル装置に関し、複数のＭ系列信号
を用意し、これらでスクランブルされた生成系列中の最
良の系列を選択して出力系列とすると共に、それに用い
たＭ系列信号に対応する情報を付加するごとにより、極
少の冗長性で良好なチャンネルコーディングが行われる
ようにするものである。
を用意し、これらでスクランブルされた生成系列中の最
良の系列を選択して出力系列とすると共に、それに用い
たＭ系列信号に対応する情報を付加するごとにより、極
少の冗長性で良好なチャンネルコーディングが行われる
ようにするものである。
（従来の技術〕
ディジタル■′ｌ″Ｒの一般的な構成は例えば第４図に
示すようになっている。
示すようになっている。
し１において、入力端子（４１）には例えばＮ１°ｓｃ
方式のビデオ信号が供給され、この信号がＡｔ）変換回
Ｍ＆（４２）で変換されて符号（データ）化される。
方式のビデオ信号が供給され、この信号がＡｔ）変換回
Ｍ＆（４２）で変換されて符号（データ）化される。
このデータ信号が回路（４３）でビットリダクシッンさ
れ、ＥＣＣエンコーダ（４４）でエラー訂正のためのパ
リティコード等の付加が行われる。このパリティコード
の付加されたデータ信号がチャンネルコーダ（４５）に
供給され、テープヘッド系の特性に対応したデータ列に
変換される。このデータ列が付加回路（４６）に供給さ
れて発生回路（４７）からの所定の同期（ＳＹＮＣ）コ
ードが付加される。
れ、ＥＣＣエンコーダ（４４）でエラー訂正のためのパ
リティコード等の付加が行われる。このパリティコード
の付加されたデータ信号がチャンネルコーダ（４５）に
供給され、テープヘッド系の特性に対応したデータ列に
変換される。このデータ列が付加回路（４６）に供給さ
れて発生回路（４７）からの所定の同期（ＳＹＮＣ）コ
ードが付加される。
そしてこの同期コードの付加された記録データ信号が記
録アンプ（４８）を通して記録ヘッド（４９）に供給さ
れてテープ（５０）に記録される。
録アンプ（４８）を通して記録ヘッド（４９）に供給さ
れてテープ（５０）に記録される。
また再生時には、テープ（５０）から再生ヘッド（５１
）で再生された信号は再生アンプ（５２）を通じてイコ
ライザ（５３）に供給され、所定のスリミングの行われ
た後、再生回路（５４）に供給されてデータ及び伝送り
ロックの再生が行われる。この再生されたデータ列が上
述の記録側のチャンネルコータ（４５）と逆の変換を行
うチャンネルデコーダ（５５）に供給され、このデコー
ドされた信号がＥＣＣデコーダ（５６）に供給されて上
述のパリティコードを用いたエラー訂正が行われる。こ
のエラー訂正された信号が回路（５７）でビットリダク
ションされ、ＤＡ変換回路（５Ｂ）でアナログ化される
。そしてアナログ化され再生されたビデオ信号が出力端
子（５９）に取出される。
）で再生された信号は再生アンプ（５２）を通じてイコ
ライザ（５３）に供給され、所定のスリミングの行われ
た後、再生回路（５４）に供給されてデータ及び伝送り
ロックの再生が行われる。この再生されたデータ列が上
述の記録側のチャンネルコータ（４５）と逆の変換を行
うチャンネルデコーダ（５５）に供給され、このデコー
ドされた信号がＥＣＣデコーダ（５６）に供給されて上
述のパリティコードを用いたエラー訂正が行われる。こ
のエラー訂正された信号が回路（５７）でビットリダク
ションされ、ＤＡ変換回路（５Ｂ）でアナログ化される
。そしてアナログ化され再生されたビデオ信号が出力端
子（５９）に取出される。
このようにして例えばビデオ信号のデイう２り／Ｌ−記
録再生が行われる。
録再生が行われる。
し発明が解決しようとする課題〕
とごろで上述の装置において、ディジタル記録では信号
の書替えの場合に一般にオーツベーライトが採用される
。その場合に記録信号に低域成分が存在していると、低
域成分は記録深度が深いために、次回のオーバーライド
時の消去特性が不充分となるおそれがある。
の書替えの場合に一般にオーツベーライトが採用される
。その場合に記録信号に低域成分が存在していると、低
域成分は記録深度が深いために、次回のオーバーライド
時の消去特性が不充分となるおそれがある。
また記録媒体（テープ（５０） ）上の隣接ｉ−ラ・ツ
クからのクコストークについても、記録信号中の１１′
５域成分はクロ２、トークとなるおそれが大きい。
クからのクコストークについても、記録信号中の１１′
５域成分はクロ２、トークとなるおそれが大きい。
さらにヘット系にロータリートランスが設けられている
場合には、トランスによって低域が制限されるために、
記録信号中に低域成分があると再生波形に歪−みを発生
ずるおそれがあった。
場合には、トランスによって低域が制限されるために、
記録信号中に低域成分があると再生波形に歪−みを発生
ずるおそれがあった。
そこで従来から、図中に示すようにチャンネルコータ（
４５）及びチャンネルデコーダ（５５）を設けて、低域
成分を減少させることが行われている。
４５）及びチャンネルデコーダ（５５）を設けて、低域
成分を減少させることが行われている。
Ｊ゛なわち第５図はそのための具体回路構成を示し、こ
の回路は擬似ランダム信号としていわゆるＭ系列信号を
用いることがらＭスクランブル回路と称せられるもので
ある。
の回路は擬似ランダム信号としていわゆるＭ系列信号を
用いることがらＭスクランブル回路と称せられるもので
ある。
この図においてＡはチャンネルコータ（４５）に相当す
るもので、ＥＣＣエンコーダ（４４）からの信号が入力
端子（６１）からＭｏｄ、２の加算器（６２）に供給さ
れると共に、所定の同期ブロックに関連したリセント信
号が端子（６３）を通してＭ系列発生器（６４）に供給
される。そしてこの発生器（６４）からのＭ系列信号が
加算器（６２）に供給されてＭスクランフ゛ル（チャン
ネルコーディング）が行われる。なお端子（６３）から
の信号が発生回路（４７）に供給されて上述の同期コー
ドが発生される。そしてこの同期コードが付加回路（４
６）にて加算器（６２）からのデータ列に付加されて、
記録アンプ（４８）へ信号を供給するための出力端子（
６５）に取出される。
るもので、ＥＣＣエンコーダ（４４）からの信号が入力
端子（６１）からＭｏｄ、２の加算器（６２）に供給さ
れると共に、所定の同期ブロックに関連したリセント信
号が端子（６３）を通してＭ系列発生器（６４）に供給
される。そしてこの発生器（６４）からのＭ系列信号が
加算器（６２）に供給されてＭスクランフ゛ル（チャン
ネルコーディング）が行われる。なお端子（６３）から
の信号が発生回路（４７）に供給されて上述の同期コー
ドが発生される。そしてこの同期コードが付加回路（４
６）にて加算器（６２）からのデータ列に付加されて、
記録アンプ（４８）へ信号を供給するための出力端子（
６５）に取出される。
これに対して図のＢはチャンネルデコーダ（５５）に相
当するもので、再生回路（５４）からの信号が入力端子
（６６）からＭｏｄ、２の加Ｗ、器（６７）に供給され
ると共に、この端子（６６）からのイａ号が検出回路（
６８）に供給されて上述の同期コードが検出される。こ
の検出（８号がＭ系列発生器（６９）に供給される。そ
してこの発生器（６９）からのＭ系列信号が加算器（６
７）に供給されてＭスクランブルのデコード（ナヤンネ
ルデコーディング）が行われる。さらにこのデコードさ
れた信号がＥＣＣデコーダ（５６）へ１４号を供給する
ための出力端子（ＴＯ）に取出される。
当するもので、再生回路（５４）からの信号が入力端子
（６６）からＭｏｄ、２の加Ｗ、器（６７）に供給され
ると共に、この端子（６６）からのイａ号が検出回路（
６８）に供給されて上述の同期コードが検出される。こ
の検出（８号がＭ系列発生器（６９）に供給される。そ
してこの発生器（６９）からのＭ系列信号が加算器（６
７）に供給されてＭスクランブルのデコード（ナヤンネ
ルデコーディング）が行われる。さらにこのデコードさ
れた信号がＥＣＣデコーダ（５６）へ１４号を供給する
ための出力端子（ＴＯ）に取出される。
これによって記録信号中の低域成分はＭ系列信号による
擬似ランダム信号のＭｏｄ、２の加算によっζ減少され
、低域成分の少ない記録データｆｉｊ号が形成されると
共に、再往時には記録時と同一の擬似ランダム信号が＋
ｌＦ度Ｍｏｄ、２の加算されることによって元の信号が
復元されている。
擬似ランダム信号のＭｏｄ、２の加算によっζ減少され
、低域成分の少ない記録データｆｉｊ号が形成されると
共に、再往時には記録時と同一の擬似ランダム信号が＋
ｌＦ度Ｍｏｄ、２の加算されることによって元の信号が
復元されている。
ところが上述の回路において、単純にＭ系列の信号のＭ
ｏｄ、２の加算を行っているのみでは、記録（ｉ？号の
パターンとＭ系列信号のパターンとが特定の関係となっ
たときに、逆に低域成分が発生されてしまう可能性があ
る。この可能性は純粋に確率的なものであって、これを
零にすることは不可能であった。
ｏｄ、２の加算を行っているのみでは、記録（ｉ？号の
パターンとＭ系列信号のパターンとが特定の関係となっ
たときに、逆に低域成分が発生されてしまう可能性があ
る。この可能性は純粋に確率的なものであって、これを
零にすることは不可能であった。
従ってこのように低域成分が発生されると、上述したよ
うにオーバーライド特性、クロストーク特性、波形特性
等が劣化されてしまうおそれがあった。
うにオーバーライド特性、クロストーク特性、波形特性
等が劣化されてしまうおそれがあった。
この出願はこのような点に鑑みてなされたものである。
本発明は、互いに異なる複数のＭ系列信号を用意（発生
回路（４１）Ｌ、入力信号（端子（ｌ））を上記複数の
Ｍ系列信号でそれぞれスクランブル（加算器（２ａ）〜
（２ｄ） ） Ｌ、このスクランブルされたそれぞれの
生成系列中のランレングス及びまたは直流成分の変化を
計測（回路（５１）Ｌ、、この計測された値が最良とな
る上記生成系列を出方系列として選択（スイッチ（７）
）すると共に、この選択された上記生成系列のスクラン
ブルに用いられた上記Ｍ系列信号に対応する情報を上記
出力系列に付加（回路ｔ８１） して記録データ信号と
することを特徴とするＭスクランブル回路である。
回路（４１）Ｌ、入力信号（端子（ｌ））を上記複数の
Ｍ系列信号でそれぞれスクランブル（加算器（２ａ）〜
（２ｄ） ） Ｌ、このスクランブルされたそれぞれの
生成系列中のランレングス及びまたは直流成分の変化を
計測（回路（５１）Ｌ、、この計測された値が最良とな
る上記生成系列を出方系列として選択（スイッチ（７）
）すると共に、この選択された上記生成系列のスクラン
ブルに用いられた上記Ｍ系列信号に対応する情報を上記
出力系列に付加（回路ｔ８１） して記録データ信号と
することを特徴とするＭスクランブル回路である。
これによれば、複数のＭスクランブル信号の中から最良
のものを選択することによって良好なチャンネルコーデ
ィングが行われると共に、このコーディングに用いるＭ
系列信号に対応する情報を付加することにより冗長性の
増加は極めて少量とすることができる。
のものを選択することによって良好なチャンネルコーデ
ィングが行われると共に、このコーディングに用いるＭ
系列信号に対応する情報を付加することにより冗長性の
増加は極めて少量とすることができる。
第１図において、＋１１は所定の入力データ信号の供給
される入力端子であって、この端子＋１）からの人力デ
ータ信号がそれぞれＭｏｄ、２の加算器（２ａ）〜（２
ｄ）に供給される。また所定の同期ブロックに関連した
リセット信号が端子（３）を通じてＭ系列発生器（４）
に供給される。ここでこの発生器（４）には例えは４個
の出力端子が設けられ、それぞれ位相の異なるＭ系列信
号が取出されるようになっている。この４棟のＭ系列信
号がそれぞれ加算器（２ａ）〜（２ｄ）に供給される。
される入力端子であって、この端子＋１）からの人力デ
ータ信号がそれぞれＭｏｄ、２の加算器（２ａ）〜（２
ｄ）に供給される。また所定の同期ブロックに関連した
リセット信号が端子（３）を通じてＭ系列発生器（４）
に供給される。ここでこの発生器（４）には例えは４個
の出力端子が設けられ、それぞれ位相の異なるＭ系列信
号が取出されるようになっている。この４棟のＭ系列信
号がそれぞれ加算器（２ａ）〜（２ｄ）に供給される。
この加算器（２ａ）〜（２ｄ）からの信号（生成系列）
が、それぞれの信号中のランレングス及び直流成分の変
化に相当するディジタルサムヴァリュ−（ＤＳＶ）を計
測する回路（５）に供給され、この回路（５）は同期ブ
ロックごとにリセットされて、次の同期時にそれまでの
信号中の最長のランレングスが一番短かいもの、及びま
たは、最大のＤＳＶが一番小さいものが判別される。な
お優先順位はランレングスを先とする。
が、それぞれの信号中のランレングス及び直流成分の変
化に相当するディジタルサムヴァリュ−（ＤＳＶ）を計
測する回路（５）に供給され、この回路（５）は同期ブ
ロックごとにリセットされて、次の同期時にそれまでの
信号中の最長のランレングスが一番短かいもの、及びま
たは、最大のＤＳＶが一番小さいものが判別される。な
お優先順位はランレングスを先とする。
一方加算器（２ａ）〜（２ｄ）からの信号はそれぞれ１
同期ブロック分の記録容量を有するバッファメモリ （
６ａ）〜（６ｄ）に供給され、それぞれファーストイン
・ファーストアウト形式で出力される。
同期ブロック分の記録容量を有するバッファメモリ （
６ａ）〜（６ｄ）に供給され、それぞれファーストイン
・ファーストアウト形式で出力される。
このメモリ （６ａ）〜（６ｄ）からの信号がスイッチ
（７）の各固定接点に供給される。
（７）の各固定接点に供給される。
そして上述の回路（５）における判別結果に基づいて妓
良の系の信号がスイッチ（７）で選択されると共に、こ
の選択された信号が情報付加回路（８）に供給されて、
回路（５）からの選択された系に対応する情報コードが
付加される。
良の系の信号がスイッチ（７）で選択されると共に、こ
の選択された信号が情報付加回路（８）に供給されて、
回路（５）からの選択された系に対応する情報コードが
付加される。
さらに付加回路（８）からの信号が同期付加回路（９）
に供給されると共に、端子（３）からの信号が発生回路
（１０）に供給されて同期コードが発生され、この同期
コードが付加回路（９）に供給され、この付加回路（９
）からの信号が出力端子（１１）に取出される。
に供給されると共に、端子（３）からの信号が発生回路
（１０）に供給されて同期コードが発生され、この同期
コードが付加回路（９）に供給され、この付加回路（９
）からの信号が出力端子（１１）に取出される。
従ってこの回路によれば、複数のＭスクランブル信号の
中から最良のものを選択することにょっＣ良好なチャン
ネルコーディングが行われると共に、このコーディング
に用いるＭ系列信号に対応する情報を付加することによ
り冗長性の増加は極めて少量とすることができる。
中から最良のものを選択することにょっＣ良好なチャン
ネルコーディングが行われると共に、このコーディング
に用いるＭ系列信号に対応する情報を付加することによ
り冗長性の増加は極めて少量とすることができる。
なお上述の回路において、出力端子（１１）に取出され
る記録データ信号のフォーマットは例えば第２図に示す
ようになっている０図において人力データの前にコーデ
ィングに用いるＭ系列信号に対応する情報コードが設け
られ、さらにその前に同期コードが設けられる。ここで
情報コードは上述したようにＭ系列の種類が４の場合に
は、例えばａ＝ （０，０） 、 ｂ −（０，１）
、 ｃ −（１゜０）、ｄ−（１，１）として２ビツト
で足り、冗長性の増加は極めて少量である。
る記録データ信号のフォーマットは例えば第２図に示す
ようになっている０図において人力データの前にコーデ
ィングに用いるＭ系列信号に対応する情報コードが設け
られ、さらにその前に同期コードが設けられる。ここで
情報コードは上述したようにＭ系列の種類が４の場合に
は、例えばａ＝ （０，０） 、 ｂ −（０，１）
、 ｃ −（１゜０）、ｄ−（１，１）として２ビツト
で足り、冗長性の増加は極めて少量である。
そしてこの回路を上述のディジタルＶ Ｔ Ｒに通用す
る場合には、ＥＣＣエンコーダ（４４）の出力を入力端
子（１）に供給し、出力端子（１１）からの信号を記録
アンプ（４８）に供給することによって従来と同様に記
録を行うことができる。
る場合には、ＥＣＣエンコーダ（４４）の出力を入力端
子（１）に供給し、出力端子（１１）からの信号を記録
アンプ（４８）に供給することによって従来と同様に記
録を行うことができる。
さらに第３図は再生時のデコーダの一例を示し、入力端
子（１２）からの信号はＭｏｄ、２の加算器（１３）に
供給されると共に、端子（１２）からの信号が検出回路
（１４）に供給されて上述の同期コードが検出される。
子（１２）からの信号はＭｏｄ、２の加算器（１３）に
供給されると共に、端子（１２）からの信号が検出回路
（１４）に供給されて上述の同期コードが検出される。
この検出信号が上述の発生器（４）と同一のＭ系列発生
器（１５）に供給される。そしてこの発生器（１５）か
らの４種のＭ系列信号がスイッチ（１６）の各固定接点
に供給されると共に、端子（１２）からの信号が識別回
路（１７）に供給され、上述の情報コードが識別されて
、記録時と等しいＭ系列信号が選択されるようにスイッ
チ（１７）が制御される。
器（１５）に供給される。そしてこの発生器（１５）か
らの４種のＭ系列信号がスイッチ（１６）の各固定接点
に供給されると共に、端子（１２）からの信号が識別回
路（１７）に供給され、上述の情報コードが識別されて
、記録時と等しいＭ系列信号が選択されるようにスイッ
チ（１７）が制御される。
このスイッチ（１７）で選択されたＭ系列信号が加算器
（１３）に供給され、この加算器（１３）からの信号が
出力端子（１８）に取出される。
（１３）に供給され、この加算器（１３）からの信号が
出力端子（１８）に取出される。
このようにしてデコードを行うことができる。
なお上述のディジタルＶ ’１’ Ｈに通用する場合に
は、再生回路（５４）の出力を入力端子（１２）に供給
し、出力端子（１８）からの信号をＥＣＣデコーダ（５
６）に供給する。
は、再生回路（５４）の出力を入力端子（１２）に供給
し、出力端子（１８）からの信号をＥＣＣデコーダ（５
６）に供給する。
なお上述の回路において、Ｍ系列発生器（４１（１５）
は単に位相の違いだけでなく、繰り返し周期の異なる別
の発生器を併用してもよい。
は単に位相の違いだけでなく、繰り返し周期の異なる別
の発生器を併用してもよい。
また上述の回路を用いることにより、再生時のクロック
信号の再生も容易に行うことができるようになる。
信号の再生も容易に行うことができるようになる。
この発明によれば、複数のＭスクランブル信号の中から
最良のものを選択することによって良好なチャンネルコ
ーディングが行われると共に、このコーディングに用い
るＭ系列信号に対応する情報を付加することにより冗長
性の増加は極めて少量とすることができるようになった
。
最良のものを選択することによって良好なチャンネルコ
ーディングが行われると共に、このコーディングに用い
るＭ系列信号に対応する情報を付加することにより冗長
性の増加は極めて少量とすることができるようになった
。
第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図、第５図は従来技術の説明のた
めの図である。 （１） １３）は入力端子、（２ａ） 〜（２ｄ）は加
算器、（４）はＭ系列発生器、（５１は計測判別回路、
（６ａ）〜（６ｄ）はバッフ１メモリ、（７）はスイッ
チ、１８） ＋９）は付加回路、（１０）は同期コード
の発生回路、（１１）は出力端子である。 実旅例の檎へ図 第１図
説明のための図、第４図、第５図は従来技術の説明のた
めの図である。 （１） １３）は入力端子、（２ａ） 〜（２ｄ）は加
算器、（４）はＭ系列発生器、（５１は計測判別回路、
（６ａ）〜（６ｄ）はバッフ１メモリ、（７）はスイッ
チ、１８） ＋９）は付加回路、（１０）は同期コード
の発生回路、（１１）は出力端子である。 実旅例の檎へ図 第１図
Claims (1)
- 【特許請求の範囲】 互いに異なる複数のＭ系列信号を用意し、 入力信号を上記複数のＭ系列信号でそれぞれスクランブ
ルし、 このスクランブルされたそれぞれの生成系列中のランレ
ングス及びまたは直流成分の変化を計測し、 この計測された値が最良となる上記生成系列を出力系列
として選択すると共に、 この選択された上記生成系列のスクランブルに用いられ
た上記Ｍ系列信号に対応する情報を上記出力系列に付加
して記録データ信号とすることを特徴とするＭスクラン
ブル回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126606A JP2666367B2 (ja) | 1988-05-24 | 1988-05-24 | Ｍスクランブル回路 |
| AU34972/89A AU609298B2 (en) | 1988-05-24 | 1989-05-18 | Digital signal processing apparatus |
| US07/353,815 US5122912A (en) | 1988-05-24 | 1989-05-18 | Signal processing apparatus selecting a scrambled signal having a desired dc component from among a plurality of scrambled signal obtained by scrambling an input-data signal with respective pseudo-random signals |
| KR1019890006860A KR0127908B1 (ko) | 1988-05-24 | 1989-05-23 | 입력 데이타 신호 처리 장치 |
| DE68914716T DE68914716T2 (de) | 1988-05-24 | 1989-05-23 | Verarbeitungsverfahren für Datensignale. |
| EP89305208A EP0343930B1 (en) | 1988-05-24 | 1989-05-23 | Data signal processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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