DE68914716T2

DE68914716T2 - Verarbeitungsverfahren für Datensignale.

Info

Publication number: DE68914716T2
Application number: DE68914716T
Authority: DE
Inventors: Keiji Kanota; Michio Nagai
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-05-24
Filing date: 1989-05-23
Publication date: 1994-11-17
Anticipated expiration: 2009-05-24
Also published as: EP0343930B1; JPH0296982A; AU3497289A; KR0127908B1; JP2666367B2; DE68914716D1; US5122912A; KR890017689A; AU609298B2; EP0343930A2; EP0343930A3

Description

Die Erfindung bezieht sich auf eine Vorrichtung zur Bearbeitung von Dateneingangssignalen, wobei die Vorrichtung die Verschlüsselung in einer Kanalcodierungsschaltung einschließen kann, z. B. in einem digitalen Videobandrecorder. Eine derartige Vorrichtung ist z. B. aus der US-A-4 301 537 bekannt.
Es wird ein digitaler Videobandrecorder (VTR) eines Typs, bei welchem die vorliegende Erfindung angewendet werden kann, im Zusammenhang mit Fig. 1 der beigefügten Zeichnungen beschrieben, bei dem ein Videosignal, welches z. B. dem NTSC-System entspricht, einem Eingangsanschluß 1 zugeführt wird. Das an dem Eingangsanschluß 1 angelegte NTSC-Videosignal wird dann einer Analog-Digital(A/D)-Umwandlungsschaltung 2 zugeführt, in welcher es in ein digitales Datensignal umgewandelt wird. Das digitale Datensignal wird einer Bitreduzierungsschaltung 3 zugeführt, in welcher es bezüglich der Anzahl der Bits reduziert wird, und wird dann einem Fehlerkorrekturcode(ECC)-Codierer 4 zugeführt. Der ECC-Codierer 4 fügt einen Paritätscode zur Fehlerkorrektur und dgl. dem Datensignal hinzu. Das Datensignal mit dem dazugefügten Paritätscode wird einem Kanalcodierer 5 zugeführt, in welchem es in eine Datenreihe umgewandelt wird, deren Charakteristik mit der Charakteristik eines Bandkopfsystems des digitalen VTR übereinstimmt. Die Datenreihen werden einer Additionsschaltung 6 zugeführt, in welcher sie einem vorgegebenen Synchronisierungs(SYNC)-Code von einer einen Synchronisierungscode erzeugenden Schaltung 7 hinzugefügt werden, um ein Aufzeichnungsdatensignal zur Verfügung zu stellen. Das Aufzeichnungsdatensignal, welches den Synchronisierungscode enthält, wird von der Additionsschaltung 6 über einen Aufzeichnungsverstärker 8 einem Aufzeichnungskopf 9 zugeführt und mittels diesem auf einem Magnetband 10 aufgezeichnet.
Aufgrund der Wiedergabe wird ein von dem Magnetband 10 durch einen Wiedergabekopf 11 wiedergegebenes Signal über einen Wiedergabeverstärker 12 einem Equalizer 13 zugeführt, in welchem das Signal bezüglich der Wellenform in einer vorgegebenen Art umgeformt wird. Das bezüglich der Wellenform umgeformte Signal wird einer Datenwiedergabeschaltung 14 zugeführt, welche daraus eine Datenreihe wiedergibt. Die wiedergegebene Datenreihe wird einem Kanaldecoder 15 zugeführt, der in einer Art arbeitet, welche das Gegenteil der Arbeitsweise des auf der Aufzeichnungsseite vorgesehenen Kanalcodierers 5 ist. Eine Synchronisierungscodedetektionsschaltung 28 detektiert den Synchronisierungscode und führt diesen einem Kanaldecoder 15 zu. Das decodierte Signal von dem Kanaldecoder 15 wird einem Fehlerkorrekturcode(ECC)-Decoder 16 zugeführt, in welchem es mittels des oben erwähnten Paritätscode bezüglich Fehler korrigiert wird. Das fehlerkorrigierte Signal wird mittels einer Bitreduzierungsschaltung 17 in seiner Bitanzahl reduziert und wird dann mittels einer Digital/Analog(D/A)-Umwandlungsschaltung 18 von einer digitalen in eine analoge Form umgewandelt. Schließlich wird das wiedergegebene analoge Videosignal an einem Ausgangsanschluß 19 zur Verfügung gestellt.
Bei der Verwendung des digitalen VTR von Fig. 1 zur Aufzeichnung auf ein vorher bespieltes Band oder ein anderes magnetisches Aufzeichnungsmedium wird ein Videosignal im allgemeinen mittels eines sog. Überschreibsystems wieder eingeschrieben. Bei einem derartigen Überschreiben besteht, wenn ein bereits aufgezeichnetes Signal eine niedrige Frequenzkomponente enthält, die Gefahr, daß bei dem folgenden Überschreiben keine zufriedenstellende Löschcharakteristik erzielt wird, da die niedrige Frequenzkomponente in einer relativ tiefen Schicht des Bandes aufgezeichnet ist. Weiterhin besteht eine wesentliche Möglichkeit, daß eine niedrige Frequenzkomponente, welche in dem Signal in benachbarten Spuren aufgezeichnet ist, aufgrund der Wiedergabe eine Nebensprechkomponente zur Folge haben wird.
Weiterhin ist, wenn ein rotierender Umformer zur Übertragung der Signale zu und von dem Kopf oder den Köpfen des digitalen VTR vorgesehen ist, das niedrige Frequenzband, welches durch den rotierenden Umformer übertragen werden kann, begrenzt, so daß eine niedrige Frequenzkomponente in dem aufgezeichneten Signal eine Verzerrung in der Wellenform des wiedergegebenen Signals bewirkt.
Daher enthält der bekannte in Fig. 1 gezeigte digitale VTR den Kanalcodierer 5 und den Kanaldecodierer 15, um die niedrige Frequenzkomponente zu verringern. Die Fig. 2 A und 2 B der beigefügten Zeichnungen stellen bekannte Schaltungsanordnungen dar, welche jeweils für den Kanalcodierer 5 und den Kanaldecodierer 15 verwendet werden können, und welche ein M-Reihensignal als ein Pseudo-Zufallssignal verwenden.
In dem in Fig. 2 A gezeigten Kanalcodierer 5 wird das Signal von dem ECC-Codierer 4 (Fig. 1) über einen Eingangsanschluß 21 einem Modulo(mod.)-2-Addierer 22 zugeführt, welcher aus einem Exclusiv-Oder-Gatter gebildet werden kann. Ein Rückstellsignal, welches mit einem vorgegebenen Synchronisationsblock verbunden ist, und welches an einem Rücksetzanschluß 23 angelegt ist, wird von dort einem M-Reihengenerator 24 zugeführt. Das M-Reihensignal von dem M-Reihengenerator 24 wird außerdem dem mod.2-Addierer 22 zugeführt, welcher das M-Reihensignal verschlüsselt, um die Kanalcodierung zu bewirken. Das an den Anschluß 23 angelegte Rückstellsignal wird außerdem der Synchronisierungscodeerzeugungsschaltung 7 zugeführt, welche den Synchronisierungscode zur Verfügung stellt. Der Synchronisierungscode wird der Additionsschaltung 6 zugeführt, in welcher er der Datenreihe von dem mod.2-Addierer 22 hinzugefügt wird, und das sich ergebende erhöhte Ausgangssignal wird von einem Ausgangsanschluß 25 an den in Fig. 1 gezeigten Aufzeichnungsverstärker 8 angelegt.
In dem in Fig. 2 B gezeigten Kanaldecoder 15 wird das Datensignal von der Datenwiedergabeschaltung 14 (Fig. 1) über einen Eingangsanschluß 26 einem mod.2-Addierer 27 zugeführt, welcher ebenfalls durch ein Exclusiv-Oder-Gatter gebildet werden kann. Das Signal von dem Eingangsanschluß 26 wird außerdem der Synchronisierungscodedetektionsschaltung 28 zugeführt, welche den Synchronisierungscode detektiert. Das detektierte Signal wird von der Detektionsschaltung 28 einem M-Reihengenerator 29 zugeführt, welcher ein M-Reihensignal für den mod.2-Addierer 27 zur Verfügung stellt, um die Kanaldeccdierung zu bewirken, d. h. das Decodieren des durch das M-Reihensignal in den Kanalcodierer 5 verschlüsselten Signals. Das sich daraus ergebende codierte Signal wird über einen Ausgangsanschluß 30 einem ECC- Decodierer 16 (Fig.1) zugeführt.
Die niedrige Freguenzkomponente in dem aufzuzeichnenden Signal wird durch Addition des M-Reihensignals zu dem Pseudo- Zufallssignal in dem mod.2-Addierer 22 in Fig. 2 A verringert, wodurch ein aufzuzeichnendes Datensignal mit einer verringerten niedrigen Frequenzkomponente erzeugt wird. Bei der Wiedergabe wird das M-Reihensignal in dem mod.2-Addierer 27 zu dem gleichen Pseudo-Zufallssignal addiert wie in dem Aufzeichnungsmodus, woraus sich das originale Datensignal, welches decodiert worden ist, ergibt.
Wenn das M-Reihensignal in einem mod.2-Addierer zu dem Pseudo- Zufallssignal hinzugefügt wird, um die Kanalcodierung und die Kanaldecodierung wie oben beschrieben zu bewirken, besteht in der Abwesenheit von irgendeiner anderen Datensignalverarbeitung, wenn eine gewisse Beziehung zwischen dem Muster des aufzuzeichnenden Signals und jenem des M-Reihensignals begründet ist, die Möglichkeit, daß eine derartige Beziehung das Auftreten einer niedrigen Frequenzkomponente hervorrufen wird. Das Auftreten einer derartigen niedrigen Frequenzkomponente ist nach der Wahrscheinlichkeit unvermeidlich, und dies bewirkt eine Verschlechterung der Überschreibcharakteristik, der Nebensprechcharakteristik, der Wellenformcharakteristik und dergl., wie oben beschrieben ist.
Weiterhin entstehen bei einer digitalen magnetischen Aufzeichnungs- und Wiedergabevorrichtung, wie z. B. dem oben beschriebenen digitalen VTR, wenn die digitalen Datenreihen (dargestellt in der binären Form von "1" oder "0") direkt aufgezeichnet werden, die folgenden Probleme:
1. Die maximale Frequenz eines aufgezeichneten Signals wird auf ein derartiges Ausmaß anwachsen, daß das aufgezeichnete Signal nicht gelesen werden kann.
2. Gleichstrom- und niedrige Frequenzkomponenten treten in dem aufgezeichneten Signal wiederholt auf, so daß, wenn ein digitales Signal durch ein Kopfsystem, welches einen rotierenden Umformer verwendet, aufgezeichnet und wiedergegeben wird, in dem wiedergegebenen Signal eine Verzerrung auftritt. Die Folge war, daß es häufig vorkommt, daß die wiedergegebene Information erheblich von der aufgezeichneten Information abweicht.
3. Wenn digitale Daten aufgezeichnet werden, wird gewöhnlich eine Datenreihe gemäß dem sog. Selbsttaktsystem (Gewinnung des Taktes aus der Information) zusammen mit einer Taktkomponente aufgezeichnet. Wenn viele digitale "1"en oder "0"en in Folge oder benachbart auftreten, wird die Fehlerrate bei der Herleitung der Taktkomponente auf der Wiedergabeseite anwachsen.
Um die oben erwähnten Probleme zu lösen, ist es bekannt, eine digitale magnetische Aufzeichnungs- und Wiedergabevorrichtung derart einzurichten, daß bei der Aufnahme ein digitales Eingangssignal in ein Aufzeichnungssignal mit einer vorgegebenen Frequenzcharakteristik mittels einer Kanalcodierungsschaltung umgewandelt wird, und daß dieses Aufzeichnungssignal auf einem magnetischen Aufzeichnungsträger mittels eines Aufzeichnungskopfes aufgezeichnet wird. Bei der Wiedergabe wird ein von dem magnetischen Aufzeichnungsmedium mittels eines Wiedergabekopfes wiedergegebenes Signal einem Decodierer zugeführt und wird von diesem wiedergegeben, wobei dessen Umwandlungscharakteristik entgegengesetzt jener der Kanalcodierungsschaltung ist. Es sind drei Kanalcodierungssysteme bekannt, von denen jedes auf ein teilweise ansprechendes (PR)-System basiert, welches wirksamen Gebrauch der Zwischensymbolinterferenz bei der digitalen Aufzeichnung macht. Diese drei Kanalcodierungssysteme werden nachfolgend in Verbindung mit den Fig. 3 A bis 3 D der beigefügten Zeichnungen beschrieben. Es wird außerdem Bezug genommen auf NTZ, 1970, Nr. 1, Seiten 11 bis 16, wo teilweise ansprechende Codes offenbart sind.

A. Invertiertes NRZ(no-return-to-zero)(NRZ-I)-System

Bei dem NRZ-I-System wird ein NRZ-Signal (Fig. 3 B), welches ein in der Fig. 3 A gezeigtes Ausgangssignal in der Form eines binären Codes repräsentiert, in ein NRZ-I-Aufzeichnungssignal, welches in Fig. 3 C gezeigt ist, umgewandelt. Das NRZ-I-System verwendet einen Codierer, um das Eingangssignal in das Aufzeichnungssignal genau vor der Übertragungsleitung umzuformen, und dieser Codierer kann als ein Vorcodierer bezeichnet werden. Der NRZ-I-Sytem-Vorcodierer wird als PR(1, -1)-Codierer bezeichnet, da er die Codierung, d. h. die Umwandlung, entgegengesetzt zu der Umwandlung einer PR(1, -1)-Übertragungsleitung auf der Grundlage des teilweise ansprechenden Systems bewirkt. Fig. 4 A der beigefügten Zeichnungen zeigen ein Beispiel eines PR(1, -1)-Codierers, welcher einen mod.2-Addierer 31 und eine Einbitverzögerungsschaltung 32 aufweist.
Das NRZ-I-System besitzt den Nachteil, daß, wenn das Signal nicht invertiert wird, häufig eine Gleichstromkomponente in dem Aufzeichnungssignal auftritt. Vor kurzem ist ein verschachteltes NRZ-I(I-NRZ-I)-System verwendet worden, um diesen Nachteil des NRZ-I-Systems zu überwinden.

B. Verschachteltes NRZ-I(I-NRZ-I)-System

Entsprechend dem I-NRZ-I-System wird ein in Fig. 3 B gezeigtes NRZ-signal in ein I-NRZ-I-Aufzeichnungssignal, welches in Fig. 3 D gezeigt ist, mittels eines I-NRZ-I-Systemvorcodierers umgewandelt, welcher eine Umwandlung, welche entgegengesetzt je ner auf einer PR(1, 0, -1)-Übertragungsleitung ist, auf der Basis eines teilweisen Ansprechens der sog. Klasse IV durchführt. Ein derartiger I-NRZ-Systezmrorcodierer wird ein PR(1, 0, -1)-Codierer oder ein teilweise ansprechender Codierer der Klasse IV genannt. Fig. 4 B der beigefügten Zeichnungen zeigt ein Beispiel eines PR(1, 0, -1)-Codierers, welcher einen mod.2-Addierer 31 und zwei Einbitverzögerungsschaltungen 32 a und 32 b aufweist.
Ein Kennsignal, welches sich aus der Aufzeichnung und der Wiedergabe des I-NRZ-I-Aufzeichnungssignal ergibt, besitzt Frequenzcharakteristiken ähnlich jenen des magnetischen Aufzeichnungs- und Wiedergabesystems, so daß es weniger Hochfrequenzkomponenten und keine Gleichstromkomponente enthält. Zusätzlich kann das Kennsignal durch die Nebensprechkomponente betroffen werden, verursacht durch die vergrößerte Länge des Aufzeichnungssignal, und es kann nicht durch die rotierenden Umformer betroffen werden.

C. Verzweigtes I-NRZ-I(S-I-NRZ-I)-System

Obwohl das gemäß dem I-NRZ-I-System wiedergegebene Kennsignal eine Gleichstromkomponente enthält, enthält das Aufzeichnungssignal (s. Fig. 3 D) eine Gleichstromkomponente. Um die Gleichstromkomponente des Aufzeichnungssignal nach dem I-NRZ- I-Sytem zu verringern, ist das S-I-NRZ-I-System vorgeschlagen worden. Gemäß dem S-I-NRZ-I-Sytem wird das M-Reihensignal (dargestellt in der Form einer binären Zufallszahl) zu dem Eingangssignal in einem mod.2-Addierer hinzuaddiert, oder das Eingangssignal wird mittels des M-Reihensignals verschlüsselt, um die Verringerung der Gleichstromkomponente zu ermöglichen.
Es ist nunmehr bezugnehmend auf Fig. 5 der beigefügten Zeichnungen zu erkennen, daß in einem früher vorgeschlagenen digitalen VTR, welcher eine Kanalcodierungsschaltung des S-I-NRZ- I-Systems verwendet, ein Videosignal an einen Eingangsanschluß 43 angelegt wird und dann über eine Verschlüsselungsschaltung 44 einem PR(1, 0, -1)-Codierer oder Vorcodierer 45 zugeführt wird. Die Verschlüsselungsschaltung 44 und der PR(1, 0, -1)- Codierer 45 bilden eine Kanalcodierungsschaltung. Ein Aufzeichnungskopf 46 A mit einem angegliederten rotierenden Umformer, ein Magnetband 46 B und ein Wiedergabekopf 46 C mit einem angegliederten rotierenden Umformer bilden eine PR(1, -1)-Übertragungsleitung 47. Es ist ein PR(1, 1)-Decoder 48 vorgesehen, um die Eingangsdaten [00100...] zu entzerren, um Daten [001100...] zur Verfügung zu stellen. Die PR(1, -1)- Übertragungsleitung 47 und der PR(1, 1)-Decoder 48 bilden zusammen eine PR(1, 0, -1)-Übertragungsleitung 49. Eine Synchronisierungsimpulsdetektionsschaltung 50 ist eingesetzt, um einen Synchronisierungsimpuls SYP in dem Ausgangssignal eines Diskriminators 48 A festzustellen, welcher wirksam zwischen den PR(1, 1)-Decoder 48 und der Synchronisierungsimpulsdetektionsschaltung 50 zwischengeschaltet ist. Ferner besitzt der digitale VTR von Fig. 5 eine Entschlüsselungsschaltung 51 und einen Ausgangsanschluß 52.
Wenn ein Aufzeichnungssignal [00100 ...] von dem PR(1, 0, -1)-Codierer 45 dem Aufzeichnungskopf 46 A zugeführt wird, wird das Aufzeichnungssignal auf der PR(1, -1)- Übertragungsleitung 47 (einschl. des Aufzeichnungskopfs 46 A, des Bandes 46 B und des Wiedergabekopfes 46 C) in ein wiedergegebenes Signal [001-100 ...] umgewandelt. Dieses wiedergegebene Signal [001-100 ...] wird dem PR(1, 1)-Decoder 48 zugeführt und in ein Kennsignal [0010-100 ...] umgewandelt. Das Ausgangssignal des PR(1, 1)-Decoders 48 wird dem Diskriminator 48 A zugeführt, in welchem es so verarbeitet wird, daß [-1] in [+1] geändert wird. Das sich ergebende Kennsignal ist identisch mit dem Verschlüsselungssignal [0010100 ...], welches verwendet wird, wenn der PR(1, 0, -1)-Codierer 45 das Aufzeichnungssignal [00100 ...] erzeugt. Daher ist es einzusehen, daß eine Umwandlung, welche das Gegenteil von jener durch den PR(1, 0, -1)-Codierer 45 bewirkt, auf der PR(1, 0, -1)- Übertragungsleitung 49 ausgeführt wird.
Wenn ein bestimmtes M-Reihen-Pseudo-Zufallssignal Mo zu dem Eingangssignal in einem mod.2-Addierer in der Verschlüsselungsschaltung 44 hinzuaddiert wird, wird das gleiche Pseudo- Zufallssignal Mo in einem mod.2-Addierer in der Entschlüsselungsschaltung 41 zu dem Kennsignal hinzugefügt, welches sich ergibt, wenn das Ausgangssignal des PR(1, 1)-Decoders 48 in dem Diskriminator 48 A derart verarbeitet wird, daß [-1] in [+1] geändert wird. Bei einer derartigen Modulo-2-Addition hat die Addition der gleichen Zahl [000 ...] zur Folge, so daß das Pseudo-Zufallssignal Mo entfernt wird, um die gleichen Daten an dem Ausgangsanschluß 52 wie in dem Eingangssignal zur Verfügung zu stellen.
Daher kann mit der Kanalcodierungsschaltung des S-I-NRZ-I- Systems, wenn das Eingangssignal ein bestimmtes Muster aufweist, die Gleichstromkomponente oder die niedrige Frequenzkomponente des Aufzeichnungsslgnals, welches von dem PR(1, 0, -1)-Codierer 45 hergeleitet worden ist, mittels der Modulo-2- Addition des Pseudo-Zufallssignals Mo zu dem Eingangssignal nicht reduziert werden.
Gemäß der vorliegenden Erfindung wird eine Vorrichtung zur Bearbeitung eines Dateneingangssingals und zur Erzeugung eines mittels eines Pseudo-Zufallssignals verschlüsselten Ausgangssignals bereitgestellt, wobei die Vorrichtung umfaßt:
eine Generatoreinrichtung zum Erzeugen einer Vielzahl von Pseudo-Zufallssignalen;
eine Verschlüsselungseinrichtung zum Verschlüsseln des Eingangsdatensignals mittels jedes der Vielzahl von Pseudo- Zufallssignalen und dadurch eine Vielzahl von jeweiligen Ausgangssignalen zur Verfügung stellend;
eine Detektoreinrichtung zum Feststellen einer Veränderung einer DC-Komponente für jedes der Ausgangssignale der Verschlüsselungseinrichtung;
eine Auswahleinrichtung zum Auswählen eines der Ausgangssignale der Verschlüsselungseinrichtung unter der Steuerung der Detektoreinrichtung;
eine Einrichtung zum Addieren eines Kennsignals, welches das Pseudo-Zufallssignal, das beim Verschlüsseln des einen ausgewählten Ausgangssignals der Verschlüsselungseinrichtung verwendet wird, identifiziert, zu dem einen durch die Auswahleinrichtung ausgewählten Ausgangssignal; und
eine Einrichtung zum Übertragen eines Signals, welches das eine durch die Auswahleinrichtung ausgewählte Ausgangssignal zusammen mit dem Kennsignal enthält.
Eine bevorzugte Ausführungsform der vorliegenden Erfindung, die nachstehend beschrieben wird, stellt eine verbesserte Auswahlverschlüsselungsschaltung zur Verfügung, welche die vorstehenden Probleme, welche im Zusammenhang mit den früher vorgeschlagenen Systemen aufgezählt worden sind, vermeiden kann.
Die bevorzugte Auswahlverschlüsselungsschaltung kann die Kanalcodierung zufriedenstellend ausführen, kann wirksam das Anwachsen der Datenredundanz unterdrücken, kann eine Gleichstromkomponente in einem Aufzeichnungssignal ungeachtet der Variationen in dem Eingangssignalmuster reduzieren, und kann verhindern, daß ein Umwandlungsfehler in ein sich ergebendes Aufzeichnungssignal eingemischt wird. Die bevorzugte Auswahl verschlüsselungsschaltung ist geeignet für die Anwendung bei einer Kanalcodierungsschaltung eines digitalen VTR.
Die Erfindung wird nun anhand eines Beispiels im Zusammenhang mit den beigefügten Zeichnungen beschrieben, in denen durchweg gleiche Teile mit gleichen Bezugszeichen versehen sind, und in denen:
Fig. 1 ein Blockschaltbild ist, welches einen Aufbau eines bekannten digitalen VTR zeigt;
Fig. 2 A ein schematisches Blockdiagramm ist, welches ein Beispiel eines bekannten Kanalcodierers zeigt, welcher bei dem digitalen VTR der Fig. 1 verwendet wird;
Fig. 2 B ein schematisches Blockdiagramm ist, welches ein Beispiel eines bekannten Kanaldecodierers zeigt, welcher bei dem digitalen VTR von Fig. 1 verwendet wird;
Fig. 3 A bis 3 C schematische Diagramme sind, auf welche bei der Erklärung der Kanalcodierung eines Eingangssignals Bezug genommen wird;
Fig. 4 A ein schematisches Blockdiagramm ist, welches einen bekannten teilweise ansprechenden (1, -1)-Codierer der Antwortklasse IV zeigt;
Fig. 4 B ein schematisches Blockschaltbild ist, welches einen bekannten teilweise ansprechenden (1, 0, -1)-Codierer der Antwortklasse IV zeigt;
Fig. 5 ein schematisches Blockschaltbild eines Hauptbestandteils eines früher vorgeschlagenen digitalen VTR ist;
Fig 6 ein Blockschaltbild ist, welches eine M- Verschlüsselungsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 7 eine schematische Ansicht ist, welche ein Datenformat zeigt, auf welches bei der Erklärung der Wirkungsweise der vorliegenden Erfindung Bezug genommen wird;
Fig. 8 ein Blockschaltbild eines Kanaldecoders gemäß einer Ausführungsform der vorliegenden Erfindung ist;
Fig. 9 ein Blockschaltbild eines digitalen VTR gemäß einer anderen Ausführungsform der vorliegenden Erfindung ist;
Fig. 10 A und 10 B ein Blockschaltbild bilden, welches eine Auswahlverschlüsselungsschaltung zeigt, welche in dem digitalen VTR von Fig. 9 enthalten sein kann;
Fig. 11 ein Blockschaltbild einer Auswahlentschlüsselungsschaltung ist, welche in dem in Fig. 9 gezeigten digitalen VTR enthalten sein kann;
Fig. 12 ein Schaubild ist, welches ein Datenformat des digitalen Datensignals zeigt, welches gemäß einer Ausführungsform der vorliegenden Erfindung verwendet wird und welches die Anordnung eines Synchronsisierungsblocks zeigt;
Fig. 13 ein Schaubild ist, welches eine Datenanordnung eines M-Reihenkenncodes zeigt, welcher gemäß einer Ausführungsform der vorliegenden Erfindung verwendet wird; und
Fig. 14 A bis 14 F Zeitdiagramme sind, auf welche bei der Erklärung der Wirkungsweise eines digitalen VTR, welcher die vorliegende Erfindung verkörpert, Bezug genommen wird.
Detailliert bezugnehmend auf die Zeichnungen, und dabei zuerst auf Fig. 6, ist zu erkennen, daß in einer selektiven M- Verschlüsselungsschaltung gemäß einer Ausführungsform dieser Erfindung, welche vorteilhaft in dem digitalen VTR von Fig. 1 verkörpert sein kann, ein Dateneingangssignal über einen Eingangsanschluß 61 an einen Eingang der mod.2-Addierer 62 a, 62 b, 62 c und 62 d angelegt wird. Jeder der mod.2-Addierer 62 a bis 62 d kann, wie gezeigt durch ein Exklusiv-Oder-Gatter gebildet sein. Ein Rücksetzsignal, welches mit einem vorgegebenen Synchronisierungsblock des Eingangssignals verknüpft ist, wird über einen Rücksetzanschluß 63 einem M-Reihengenerator 64 zugeführt. Der M-Reihengenerator 64 ist mit vier Ausgangsanschlüssen versehen, an welchen vier M-Reihensignale von unterschiedlichen Phasen abgeleitet werden. Die vier Arten der M- Reihensignale werden jeweils einem der Addierer 62 a bis 62 d zugeführt.
Die Ausgangssignale der Addierer 62 a bis 62 d, d. h. das durch die jeweiligen M-Reihensignale verschlüsselte Dateneingangssignal, werden einer Meßschaltung 65 zugeführt, welche die Lauflängen und digitalen Summenwerte (DSV) entsprechend den Änderungen der Gleichstromkomponenten der jeweiligen Signale mißt. Die Schaltung 65 wird als Reaktion auf das Rücksetzsignal jedes Synchronisationsblocks zurückgesetzt und erkennt das Ausgangssignal von den Addierern 62 a bis 62 d, welches die kürzeste maximale Lauflänge und/oder das Ausgangssignal besitzt, welches den kleinsten maximalen digitalen Summenwert in dem Intervall von einem Synchronisationsblock bis zu dem nächsten Synchronisationsblock aufweist. Die Lauflänge wird früher als der digitale Summenwert bestimmt.
Die Signale von den Addierern 62 a bis 62 d werden jeweiligen Pufferspeichern 66 a bis 66 d zugeführt, von denen jeder eine Aufzeichnungs- oder Speicherkapazität von einem Synchronisationsblock besitzt, und werden dann von diesen in einer FIFO(first-in-first-out)-Form ausgegeben. Die Ausgangssignale von den Pufferspeichern 66 a bis 66 d werden auf jeweilige ortsfeste Kontakte 67 a bis 67 d eines Schalters 67 geführt, welcher mittels eines Schaltersteuersignals Sc von der Meß- Schaltung 65 gesteuert wird.
Insbesondere veranlaßt das Steuersignal Sc den Schalter 67, das Ausgangssignal von demjenigen der Pufferspeicher 66 a bis 66 d und daher von jeweils demjenigen der Addierer 62 a bis 62 d auszuwählen, welcher durch die Meßschaltung 65 bestimmt worden ist, die M-Verschlüsselungssignale von der kürzesten maximalen Lauflänge und/oder des kleinsten maximalen digitalen Summenwertes bereitzustellen. Das auf diese Weise ausgewählte M-Verschlüsselungssignal wird einer Datenadditionsschaltung 68 zugeführt, in welchem es zu einem Datencode hinzuaddiert wird, welcher das M-Reihensignal erkennt oder diesem entspricht, welches verwendet wird zur Bereitstellung des ausgewählten M- Verschlüsselungssignals.
Das Signal von der Datenadditionsschaltung 68 wird einer Synchronisierungscodeadditionsschaltung 69 zugeführt, und außerdem wird das Rücksetzsignal von dem Rücksetzanschluß 63 an eine Synchronisierungscodeerzeugungsschaltung 70 angelegt, welche einen Synchronisierungscode der Additionsschaltung 69 zuführt, worauf das Ausgangssignal der letzteren auf einen Ausgangsanschluß 71 geführt wird.
Mit der oben beschriebenen selektiven M-Verschlüsselungsschaltung wird durch die Auswahl der besten unter einer Vielzahl von M-Verschlüsselung-signalen eine gute Kanalcodierung bewirkt. Weiterhin ist es durch die Addition von Daten, welche für das M-Reihensignal kennzeichnend sind oder diesem entsprechen, welches bei der Codierung verwendet wird, möglich, die Datenredundanz beträchtlich zu reduzieren.
Das Datenformat des Aufzeichnungsdatensignals, welches an dem Ausgangsanschluß 71 anliegt, ist in Fig. 7 dargestellt, wobei zu erkennen ist, daß ein Synchronisationsblock aus einem Synchronisierungscode SYNC, einem Datencode, welcher für das M- Reihensignal kennzeichnend ist oder diesem entspricht, welches bei der Codierung verwendet wird, und den verschlüsselten Eingangsdaten in dieser Reihenfolge gebildet ist. Der Datencode kann z. B. in dem dargestellten Fall durch zwei Bits als a = (0,0), b = (0,1), c = (1,0) und d = (1,1) ausgedrückt werden, wobei fünf Arten von M-Reihensignalen zur Verfügung stehen. Als ein Ergebnis ist das Anwachsen der Datenredundanz sehr klein.
Wenn die in Fig. 6 gezeigte Schaltung bei dem oben im Zusammenhang mit Fig. 1 beschriebenen digitalen VTR angewendet wird, wird das Ausgangssignal des ECC-Codierers 4 dem Eingangsanschluß 61 zugeführt, und das Signal des Ausgangsanschluß 71 wird dem Aufzeichnungsverstärker 8 zugeführt, wodurch das Aufzeichnen in einer ähnlichen Weise wie jenes früher beschriebene durchgeführt werden kann.
Es ist nunmehr bezugnehmend auf Fig. 8 zu erkennen, daß bei einem Decoder gemäß einer Ausführungsform dieser Erfindung zur Verwendung im Wiedergabemodus des digitalen VTR von Fig. 1 ein Signal, welches an den Eingangsanschluß 82 angelegt wird, einem mod.2-Addierer 83, welcher wiederum durch ein Exklusiv- Oder-Gatter gebildet wird, zugeführt wird. Das Signal von dem Eingangsanschluß 82 wird außerdem einer Synchronisierungscodedetektionsschaltung 84 zugeführt, welche den Synchronisierungscode detektiert. Das detektierte Signal wird von der Detektionsschaltung 84 einem M-Reihengenerator 85 zugeführt, welcher der gleiche sein kann wie der in Fig. 6 gezeigte M-Reihengenerator 64. Vier Arten von M-Reihensignale, welche sich in der Phase voneinander unterscheiden, werden von dem Generator 85 jeweils ortsfesten Kontakten 86 a, 86 b, 86 c und 86 d eines Schalters 86 zugeführt. Das Signal von dem Eingangsanschluß 82 wird außerdem einer Datencodeerkennungsschaltung 87 zugeführt, welche den oben erwähnten Datencode entsprechend der Art des M-Reihensignals, welches für die Codierung verwendet worden ist, erkennt. Der Schalter 86 wird durch diesen Kenncode gesteuert, um das M-Reihensignal von dem Generator 85 auszuwählen, welche das gleiche ist, wie jenes, welches im Aufzeichnungsmodus verwendet worden ist.
Das von dem Schalter 86 selektiv abgeleitete M-Reihensignal wird dem mod.2-Addierer 83 zugeführt, und das Signal von dem Addierer 83 wird auf einen Ausgangsanschluß 88 geführt. Auf diese Weise kann das Datensignal decodiert werden. Wenn der mit Bezug auf Fig. 8 oben beschriebene Decoder bei dem digitalen VTR von Fig. 1 angewendet wird, wird das Ausgangssignal der Datenwiedergabeschaltung 14 in Fig. 1 dem Eingangsanschluß 82 zugeführt, und das Signal von dem Ausgangsanschluß 88 wird dem ECC-Decoder 16 in Fig. 1 zugeführt.
Die M-Reihengeneratoren 64 und 85 in den Schaltungen der Fig. 6 und 8 sind nicht auf solche beschränkt, welche das M- Reihensignal mit unterschiedlichen Phasen bereitstellen, sondern es können M-Reihengeneratoren des Typs sein, welche M- Reihensignalen mit unterschiedlichen sich wiederholenden Zyklen bereitstellen.
Mit den Schaltungen von Fig. 6 und 8, welche in dem digitalen VTR von Fig. 1 enthalten sind, wird es bei der Wiedergabe möglich, ein Taktsignal mühelos wiederzugeben.
Gemäß der vorliegenden Technik, wie sie oben dargestellt worden ist, kann durch die Auswahl des besten einzelnen unter einer Vielzahl von M-Verschlüsselungssignalen eine gute Kanalcodierung bewirkt werden. Weiterhin wird das Anwachsen bei der Datenredundanz durch die Addition des Eingangssignals oder der Informationssignaldaten, welche das M-Reihensignal, das bei der Codierung verwendet worden ist, erkennen, erheblich unterdrückt werden.
Es wird nun mit Bezug auf die Fig. 9 bis 11 eine andere Ausführungsform der vorliegenden Erfindung, bei welcher das Teilantwortsystem der Klasse IV angewendet wird, in welchem Teile, welche jenen die mit Bezug auf Fig. 5 beschrieben worden sind, entsprechen, durch die gleichen Bezugs Zahlen gekennzeichnet sind und nicht noch einmal detailliert beschrieben werden. Bei dieser Ausführungsform wird die die vorliegende Erfindung verkörpernde Technik insbesondere bei der Kanalcodierungsschaltung des digitalen VTR angewendet.
Aus Fig. 9 ist zu erkennen, daß ein Eingangsanschluß 43 ein digitales Eingangssignal x(t) empfängt, wobei t die Zeit ist, und wobei dieses digitale Eingangssignal x(t) bearbeitet worden ist, um einen Fehlerkorrekturcode aufzuweisen, z. B. einen zyklischen Redundanzkontrollcode (CRCC) und einen Paritätscode.
Eine selektive Verschlüsselungsschaltung 93, welche die vorliegende Erfindung verkörpert, empfängt das digitale Eingangssignal x(t) und enthält eine Schaltung zur Addition eines Pseudo-Zufallssignals und eine Vielzahl von PR(1, 0, -1)- Codierern oder Vorcodierern, welche für die Kanalcodierung verwendet werden. Durch diese selektive Verschlüsselungsschaltung 93 wird das digitale Eingangssignal x(t) in ein Aufzeichnungssignal y(t) mit einer reduzierten Hochfrequenzkomponente und einer reduzierten Gleichstromkomponente umgewandelt. Das Aufzeichnungssignal y(t) wird durch eine PR(1, -1)-Übertragungsleitung 47 bearbeitet, welche durch den Aufnahmekopf 46 A mit seinem damit verbundenen rotierenden Umformer, dem Magnetband 46 B und dem Wiedergabekopf 46 C mit seinem damit verbundenen rotierenden Umwandler gebildet wird, um ein wiedergegebenes Signal bereitzustellen. Das wiedergegebene Signal wird dem PR(1, 1)-Decoder 48 zugeführt, und das Ausgangssignal von dem PR(1, 1)-Decoder 48 wird durch den Diskriminator 48 A derart bearbeitet, daß [-1] in [+1] geändert wird. Das Kennsignal Ud(t), hergeleitet von dem Diskriminator 48 A, wird der Synchronisierungsimpulsdetektionsschaltung 50 zugeführt, welche den Synchronisierungsimpuls SYP von dem Kennsignal Ud(t) trennt. Eine selektive Entschlüsselungsschaltung 94 ist mit der Synchronisierungsimpulsdetektionsschaltung 50 verbunden und empfängt von dieser den Synchronisierungsimpuls SYP und das Kennsignal Ud(t). Die selektive Entschlüsselungsschaltung 94 ist derart aufgebaut, um der selektiven Verschlüsselungsschaltung 93 zu entsprechen, um das Pseudo-Zufallssignal aus dem Kennsignal Ud(t) zu entfernen, und um das sich ergebende Ausgangssignal xd(t) dem Ausgangsanschluß 52 zuzuführen.
Die selektive Verschlüsselungsschaltung 93 wird nun ausführlicher im Zusammenhang mit den Fig. 10 A und 10 B beschrieben, in denen ein Blocksynchronisierungsimpuls BLSY mit dem Zyklus H einem Eingangsanschluß 115 von der externen Schaltung zugeführt wird. Es sind M-Reihenerzeugungsschaltungen 116 A, 116 B, 116 C und 116 D vorgesehen, um jeweils M-Reihensignale M1, M2, M3 und M4 zu erzeugen, welche sich voneinander unterscheiden, um Pseudo-Zufallssignale zu bilden. Diese M-Reihensignale M1 bis M4 werden den mod.2-Addierern 117 A bis 117 D zugeführt welche eingerichtet sind, die mod.2-Addition des Eingangsdatensignals x(t) zu diesen durchzuführen, und von denen jedes z. B. von einem Exklusiv-Oder-Gatter gebildet sein kann. Multiplexer 118 A bis 118 D mit drei Eingängen empfangen jeweils die Ausgangssignale der mod.2-Addierer 117 A bis 117 D und die Kenncodes von den Kenncodeerzeugungsschaltungen 119 A bis 119 D jeweils, welche den M1- bis M4-Reihensignal entsprechen. Die durch die Kenncodeerzeugungsschaltungen 119 A, 119 B, 119 C und 119 D werden jeweils als Code 1, Code 2, Code 3 und Code 4 bezeichnet. Weiterhin ist eine Synchronisierungsimpulserzeugungsschaltung 120 vorgesehen, um den Synchronisierungsimpuls SYP zu erzeugen, welcher außerdem jedem der Multiplexer 118 A bis 118 D zugeführt wird.
Der Blocksynchronisierungsimpuls BLSY wird den M-Reihenerzeugungsschaltungen 116 A bis 116 D zugeführt, so daß die letzteren bei jedem Zyklus H initialisiert werden. Dann werden die Signale r1(t) bis r4(t), die durch die M-Reihenerzeugungsschaltungen 116 A bis 116 D erzeugt worden sind, Modulo 2 zu dem Eingangssignal x(t) mittels der mod.2-Addierer 117 A bis 117 D addiert. Die Ausgangssignale der mod.2-Addierer 117 A bis 117 D, die Kenncodes von den Kenncodeerzeugungsschaltungen 119 A bis 119 D und der Synchronisierungsimpuls SYP werden jeweils den Multiplexern 118 A bis 118 D zugeführt, in welchen sie im Zeitmultiplexbetrieb kombiniert werden, um jeweils Signale u1(t) bis u4(t) zu erzeugen.
Jede der Zeitreihen der multiplexten Signale u1(t) bis u4(t) ist ein zyklisches Signal des Zyklus H, und das Signalformat eines Synchronisierungsblocks des Zyklus H ist in Fig. 12 dargestellt. Ein derartiger dargestellter Synchronisierungsblock umfaßt die Synchronisierungsimpulse SYNC0 und SYNC1, jeder von einer Länge von einem Byte, Datenkenncodes (Programmzahl, usw.) ID0 und ID1, jeder von einer Länge von einem Byte, und einen M-Reihenkenncode MSID1 von einem Byte. Dem Kenncode MSID1 folgen Audio- oder Videodaten DATA von k Bytes, ein Fehlerkorrekturcode, z. B. ein Paritätscode von m Bytes und ein M-Reihenkenncode MSID2 des gleichen Datenformats wie der des Kenncodes MSID1. Der Bereich S1 des Blocks, der aus den Datenkenncodes ID0 und ID1 gebildet ist, und der Bereich S2, welcher aus den Daten und dem Fehlerkorrekturcode gebildet ist, wird durch die M-Reihensignale verschlüsselt.
Die M-Reihenkenncodes, welche oben als die Codes 1, 2, 3 und 4 bezeichnet worden sind, und welche ausgewählt die M-Reihenkenncodes MSID1 und MSID2 bilden, werden jeweils als [00000000] , [01010101] , [10101010) und [11111111] , wie in Fig. 13 gezeigt, dargestellt.
Mit einer derartigen Anordnung werden Daten von zwei Bits ([00], [01], [10] oder [11]), wie gezeigt ist, jeweils mehrmals viermal für jeden der Codes 1, 2, 3 und 4 eingeschrieben, so daß, selbst wenn ein Fehler in dem Übertragungssystem auftritt, der Kenncode der M-Reihen, welcher benutzt wird, eindeutig gelesen werden kann. Außerdem besitzt bei der hier beschriebenen Ausführungsform der M-Reihenkenncode MSID2 das gleiche Format wie der Code MSID1 und ist von jedem M- Reihenkenncode MSID1 um (k+m) beabstandet angeordnet. Auf diese Weise kann unabhängig von dem Auftreten von einem Fehlerbündel der Kenncode auf der Grundlage eines der M- Reihenkenncodes MSID1 und MSID2 exakt gelesen werden.
Zurückkommend zu den Fig. 10 A und 10 B ist zu erkennen, daß die Ausgangssignale u1(t) bis u4(t) von den Multiplexern 118 A bis 118 D jeweils den teilweise ansprechenden (1, 0, -1)- Codierern 121 A bis 121 D der Klasse IV zugeführt werden, welche als Vorcodierer wirken, und in welchen die Signale u1(t) bis u4(t) jeweils in Signale y1(t) bis y4(t) umgewandelt werden. Die PR(1, 0, -1)-Codierer 121 A bis 121 D sind alle ähnlich aufgebaut und anhand eines Beispiels wird der PR(1, 0, -1)-Codierer 121 A näher beschrieben.
Der dargestellte PR(1, 0, -1)-Codierer 121 A umfaßt ein Exklusiv-Oder-Gatter 122, welches die mod.2-Addition ausführt, eine Umschalteschaltung 123 mit zwei Eingängen und zwei Einbitverzögerungsschaltungen 124 und 125. Das Signal y1(t) wird von dem Ausgang des Exklusiv-Oder-Gatters 122 einem ersten Eingangsanschluß der Umschalteschaltung 123 zugeführt, und die Umschalteschaltung 123 reagiert auf den Pegel eines Steuersignals J1 von einer Steuerschaltung 129, um selektiv eines seiner zwei Eingangssignale über die Einbitverzögerungsschaltungen 124 und 125 jeweils in Aufeinanderfolge einem Eingang des Exklusiv-Oder-Gatters 122 zuzuführen.
Es ist eine Umschalteschaltung 126 mit vier Eingängen gezeigt, welche die Signale y1(t) bis y4(t) jeweils an ihren vier Eingangsanschlüssen empfängt. Die Umschalteschaltung 126 reagiert auf einen Code eines Steuersignals J5 von der Steuerschaltung 129, um eines der Signale y1(t) bis y4(t) auszuwählen und um ein derart ausgewähltes Signal ys0(t) dem anderen oder zweiten Eingangsanschluß der Umschalteschaltung 123 in jedem der PR(1, 0, -1)-Codierern 121 A bis 121 D zuzuführen. Die Signale y1(t) bis y4(t) von den Codierern 121 A bis 121 D werden jeweils durch Verzögerungsschaltungen 127 A bis 127 D, von denen jede eine Verzögerungszeit von einer horizontalen Periode (1H) besitzt, in Signale y1(t-H) bis y4(t-H) umgewandelt und dann jeweils auf vier Eingangsanschlüsse einer Umschalteschaltung 128 geführt. Die Umschalteschaltung 128 reagiert auf einen Code eines Steuersignals J6, welches ebenfalls von der Steuer-Schaltung 129 hergeleitet worden ist, um eines der Signale y1(t-H) bis y4(t-H) als das Aufzeichnungssignal y(t) auszuwählen. Das Aufzeichnungssignal y(t) wird auf das Magnetband 46 B mittels des Aufzeichnungskopfes 46 A aufgezeichnet.
Die in Fig. 10 gezeigte Steuerschaltung 129 enthält eine Sequenzsteuerschaltung 130, welche auf den Blocksynchronisierungsimpuls BLSY des Anschlusses 115 reagiert, um die Steuersignale J1 bis J4 zu erzeugen, welche jeweils den Umschalteschaltungen 123 der Codierer 121 A bis 121 D zugeführt werden, und um außerdem Zeitsignale zu erzeugen, welche verwendet werden, um den Betrieb von zusätzlichen nachfolgend beschriebenen Schaltungen zu steuern, welche in der Steuerschaltung 129 enthalten sind. Ein Steuersignal J7 wird außerdem durch die Sequenzsteuerschaltung 130 erzeugt und verwendet, um die Multiplexer 118 A bis 118 D simultan umzuschalten.
Es ist weiterhin gezeigt, daß die Steuerschaltung 129 Meßschaltungen 131 A bis 131 D für den digitalen Summenwert (DSV) enthält. Ein digitaler Summenwert (DSV) einer digitalen Datenreihe yi(t) von z. B. einem Zeitpunkt t1 bis zu einem Zeitpunkt t2 ist durch die folgende Gleichung definiert:
in welcher sich ai(t)=1 aus yi(t)=1 und ai(t)=0 aus yi(t)=0 ergibt, und wobei weiterhin angenommen wird, daß die digitale Datenreihe yi(t) Bit für Bit synchron mit einem Taktimpuls CK erzeugt wird, dessen Zeiteinheit T ist (Fig. 14 A).
Bei der vorliegenden Ausführungsform nähert sich eine Gleichstromkomponente der digitalen Datenreihe yi(t) dem Wert 0, wenn der digitale Summenwert sich 0 nähert. Die Signale y1(t) bis y4(t) werden jeweils den DSV-Meßschaltungen 131 A bis 131 D zugeführt, welche jeweils die digitalen Summenwerte DSV1 bis DSV4 während einer vorgegebenen Periode, welche einem Block K (Fig. 14 C) entspricht, messen. Die sich ergebenden digitalen Summenwerte DSV1 bis DSV4 werden einer Bestimmungsschaltung 132 in der Steuerschaltung 129 zugeführt. Die Bestimmungsschaltung 132 bestimmt jeweils, welche der durch die Meßschaltungen 131 A bis 131 D erzeugten digitalen Summenwerte DSV1 bis DSV4 Null am nächsten kommt und stellt eine entsprechende Reihennummer s0, welche jeweils eine der M-Reihensignale r1(t) bis r4(t) identifiziert, einer Umschaltesteuerschaltung 133 zur Verfügung. Wenn die digitalen Stimmenwerte der Signale yl(t) bis y4(t) für einen einzelnen Synchronisierungsblock K gemessen werden, wobei sich die Zeit t von TK(=0) bis TK+1(=TK+H) erstreckt, die nächste Zeit t von TK+1 bis TK+2, wird dasjenige Signal y1(t) bis y4(t) des Blocks K, dessen digitaler Summenwert am nächsten bei Null liegt, durch die Umschalteschaltung 128 unter der Steuerung der Umschaltesteuerschaltung 133 ausgewählt wird, um das Aufzeichnungssignal y(t) bereitzustellen.
Es wird nun die Wirkungsweise der in den Fig. 10 A und 10 B gezeigten Ausführungsform der Erfindung im Zusammenhang mit den Fig. 14 A bis 14 F beschrieben.
Das Ausgangssignal Us(t) von jedem der Multiplexer 118 A bis 118 D wird, wenn der jeweilige M-Reihenkenncode und der Synchronisierungsimpuls SYP aus diesem entfernt worden sind, durch die folgende Gleichung ausgedrückt
Us(t) = x(t) + rs(t) (mod.2) ; = 1-4 ...(2)
Das Ausgangssignal ys(t) von jedem der PR(1, 0, -1)-Codierer 121 A bis 121 D wird wie folgt ausgedrückt:
ys(t) = ys(t-2) + Us(t) (mod.2) ...(3)
Wenn angenommen wird, daß die Daten vom Zeitpunkt t=0 wirksam werden, daß ys(-2) = ys(-1) = 0 festgesetzt wird, um die PR(1, 0, -1)-Codierer 121 A bis 121 D zu initialisieren, und daß die Zeit t bei jedem Zyklus T(=Zeiteinheit 1) des Taktimpulses CK (Fig. 14 A) aktualisiert wird und als t = 2m oder t = 2m+1 ausgedrückt wird, so ergeben die Gleichungen (2) und (3):
ys(t=2m) = ys(2m-2) + (x(2m) + rs(2m)) =
Die DSV-Meßschaltungen 131 A bis 131 D messen die digitalen Summenwerte während der Meßperiode K von der Zeit t = TK+α bis t = TK+1-1. In einem solchen Fall wird die folgende Gleichung (6) aufgestellt.
αmin < α < αmax - 2 ... (6)
In welcher wnin durch die Zeit bestimmt ist, welche erforderlich ist, die digitalen Summenwerte zu vergleichen und den Minimalwert zu bestimmen, und αmax der Bitlänge der Synchronisierungsimpulse SYNC0 und SYNC1 entspricht. Die Teile des Synchronisierungsblocks, welche durch die Synchronisierungsimpulse SYNC0 und SYNC1 gebildet werden, werden nicht verschlüsselt, so daß der digitale Summenwert in der Periode von TK < t < TK+α nicht gemessen wird. Der digitale Summenwert, welcher nicht gemessen wird, ist zu klein, um die Wirkungen zu verringern, welche die vorliegende Technik erzielt.
Die DSV-Meßschaltungen 131 A bis 131 D messen die digitalen Summenwerte DSV1 bis DSV4 der jeweiligen Reihen zum Zeitpunkt t = TK+1. Die Bestimmungsschaltung 132 in der Steuerschaltung 129 vergleicht die digitalen Summenwerte DSV1 bis DSV4 während der Zeitperiode von drei Taktimpulsen und stellt der Umschaltesteuerschaltung 133 die Reihennummer s0(1 bis 4) der Reihensignale y1(t) bis y4(t) entsprechend dem digitalen Summenwert, welcher am nächsten bei Null liegt, zur Verfügung. Die Umschaltesteuerschaltung 133 reagiert auf die Reihennummer s0, um das Signal J5 zur Verfügung zu stellen, welches die Tätigkeit des Schalters 126 steuert, wie in Fig. 14 D gezeigt ist, und um das Signal J6 bereitzustellen, welches die Tätigkeit des Schalters 128 steuert, wie in Fig. 14 E gezeigt ist. Die Umschalteschaltung 128 läßt ausgewählt die Signale ys(t - H) (s = s0) der ausgewählten Reihennummer so nur während der Periode von TK+1 + αmin+3 < t < TK+2 + αmin + 3 passieren. Damit ergibt sich die folgende Gleichung:
y(t) = ys(t - H) ...(7)
Und das dem Aufzeichnungskopf 46 A als das aufzuzeichnende Signal y(t) zugeführte Signal ist ys(TK + (αmin + 3) bis ys(TK+1 + αmin + 2).
Das bedeutet, daß die Umschalteschaltung 128 selektiv während der Meßperiode K das Signal der Reihe, welche während der vorhergehenden Meßperiode K-1 ausgewählt worden ist, mit einer Zeitverzögerung von 1H oder von der Ubertragungszeit von einem Synchronisierungsblock bereitstellt.
Die Umschalteschaltung 126 wird dazu verwendet, zu veranlassen, daß die PR(1, 0, -1)-Codierer 121 A bis 121 D ihre Ausgangssignale y1(t) bis y4(t) zurückführen. Die Umschalteschaltung 126 stellt das Ausgangssignal ys0(t), das als das Aufzeichnungssignal während der Periode von TK + αmin + 3 < t < TK+1 + αmin + 3 ausgewählt worden ist, den jeweiligen zweiten Eingangsanschlüssen der Umschalteschaltungen 123 der PR(1, 0, -1)-Codierer 121 A bis 121 D während der Periode von zwei Taktimpulsen zur Verfügung, d. h., während der Zeitperiode TK+1 + αmin + 1< t < TK+1 + α + 3, in welcher die PR(1, 0, -1)- Codierer 121 A bis 121 D initialisiert werden. In der Zeitperiode, in welcher die PR(1, 0, -1)-Codierer 121 A bis 121 D initialisiert werden, stellt jede Umschalteschaltung 123 selektiv der Verzögerungsschaltung 124 das Signal ys0(t) zur Verfügung, welches der Umschalteschaltung 123 von der Umschalteschaltung 126 zugeführt worden ist, wodurch die Umschalteschaltung 126 und die Umschalteschaltungen 123 der Vielzahl von PR(1, 0, -1)-Codierern 121 A bis 121 D in Verbindung mit einander betrieben werden. Insbesondere wird innerhalb der Initialisierungsperiode des Vorcodierers TK+1 + αmin + 1 < t < TK+1 + αmin + 3 das Ausgangssignal ys0(t), welches als das aufzuzeichnende Signal während der Periode von TK+1 + αmin + 1 < t < TK+1 + αmin + 3 ausgewählt worden ist, auf die Eingangsanschlüsse der PR(1, 0, -1)-Codierer 121 A bis 121 D anstelle der Ausgangssignale y1(t) bis y4(t) zurückgeführt.
Verallgemeinert ausgedrückt, verzögern die Verzögerungsschaltungen 124 und 125 in den PR(1, 0, -1)-Codierern 121 A bis 121 D die Ausgangssignale um zwei Bits und führen die verzögerten Ausgangssignale auf ihre Eingangsanschlüsse zurück. Entsprechend würde bei Fehlen der beschriebenen Tätigkeit der Umschalteschaltung 126 das Ausgangssignal y2(t) anstelle des Aufzeichnungssignals y1(t) in der vorhergehenden Periode zu dem Eingangsanschluß des PR(1, 0, -1)-Codierers 121 B zurückgeführt werden, wenn das Aufzeichnungssignal z. B. von dem Ausgangssignal y1(t) des PR(1, 0, -1)-Codierers 121A zu dem Ausgangssignal y2(t) des PR(1, 0, -1)-Codierers 121 B umgeschaltet wird, mit dem Ergebnis, daß das darauffolgende Aufzeichnungssignal unterschiedlich zu dem ursprünglichen gemacht wird. Jedoch ist die Umschalteschaltung 126 ausgestattet, um es den PR(1, 0, -1)-Codierern zu ermöglichen, daß sie während einer vorgegebenen Zeitperiode initialisiert werden, so daß selbst wenn das aufzuzeichnende Signal umgeschaltet wird, richtige Signale unveränderlich zu den Eingangsanschlüssen der PR(1, 0, -1)-Codierern 121 A bis 121 D zurückgeführt werden.
Infolge der Umschalteschaltung 126 und der Vielzahl von Umschalteschaltungen 123 können die Ausgangssignale ys(t) der PR(1, 0, -1)-Codierer 121 A bis 121 D genau ausgedrückt werden als:
ys(t) = ys(t - 2) + us(t) (mod.2) ...(8)
wobei T ≠ TK + αmin+3 und t ≠ TK + αmin + 4 ist, und sie können außerdem ausgedrückt werden als
ys(t) = ys0(t - 2) + us(t) (mod.2) ...(9)
wobei t = TK + αmin + 3 und t = TK + αmin + 4 und ys0(t) das als Aufzeichnungssignal ausgewählte Signal in der Zeitperiode von t < TK + αmin + 3 darstellt. Wenn in den Gleichungen (8) und (9) angenommen wird, daß ys(-2) = ys(-1) = 0 ist, dann ergibt sich aus den Gleichungen (4) und (5)
In der Gleichung (11) stellt rsx(2i+1), wenn der augenblickliche Zeitpunkt t in einem Bereich von TK + αmin < t < TK+1 + αmin liegt, ein Pseudo-Zufallssignal rs0(t) (s0=1 - 4) der Reihe da, welche während der Periode von (2i+1) ( TK + (αmin ausgewählt worden ist. In der Zeitperiode von TK + αmin ( (2i+1) repräsentiert rsx(2i+1) Pseudo-Zufallssignale r1(t) bis r4(t), entsprechend den PR(1, 0, -1,)-Codierern 121 A bis 121 D, was durch die folgenden Gleichungen ausgedrückt wird:
rsx(t) = rs0(t); t < TK + αmin ...(12)
rsx(t) = rs(t); t > TK + αmin ...(13)
Die PR(1, 0, -1)-Codierer 121 A bis 121 D erzeugen die Ausgangssignale, welche zugleich die Pseudo-Zufallssignale enthalten, welche für jeden Synchronisierungsblock ausgewählt worden sind. Das von der Umschalteschaltung 128 selektiv zu dem Zeitpunkt t erzeugte Signal y(t) ist ein Signal, welches um 1H(eine horizontale Periode) verzögert wird, nachdem es durch das ausgewählte Pseudo-Zufallsmuster verschlüsselt worden ist. Das Signal y(t) wird durch die folgenden Gleichungen ausgedrückt
y(t) = ys0(t - H)
=
y(t) = ys0(t - H)
=
Es wird nun mit Bezug auf Fig. 11 der Aufbau der Wiedergabeseite des digitalen VTR von Fig. 9 und insbesondere die darin enthaltene Entschlüsselungsschaltung 94 im Zusammenhang mit Fig. 11 beschrieben, in welcher Teile, welche jenen, die im Zusammenhaiig mit Fig. 9 beschrieben worden sind, entsprechen, mit den gleichen Bezugszeichen gekennzeichnet sind und detailliert nicht wieder beschrieben werden.
In Fig. 11 ist zu erkennen, daß der PR(1, 1)-Decoder 48 eine Einbitverzögerungsschaltung 134 und ein Exklusiv-Oder-Gatter 135, welches einen mod.2-Addierer bildet, aufweist. Der PR(1, 1)-Decoder 48 bildet in Verbindung mit dem Aufzeichnungskopf 46 A, dem Magnetband 46 B und dem Wiedergabekapf 46 C die PR(1, 0, -1)-Übertragungsleitung 49, welche äquivalent der dargestellten Schaltung ist, welche zwei Einbitverzögerungsschaltungen 136 und 137 und ein Exklusiv-Oder-Gatter 138, namlich einen mod.2-Addierer, umfaßt, ist. Die PR(1, 0, -1)- Übertragungsleitung bewirkt eine Umwandlung, welche entgegengesetzt der Umwandlung der Kanalcodierung ist, welche durch die PR(1, 0, -1)-Codierer 121 A bis 121 D in dem in Fig. 10 gezeigten Beispiel durchgeführt wird, wodurch das Kennsignal Ud(t) erzeugt wird. Das Kennsignal Ud(t) entspricht den in Fig. 10 gezeigten Signalen U1(t) bis U4(t)
Die aufgezeichneten Synchronisierungssignalbereiche SYNC0, SYNC1 und die aufgezeichneten M-Reihenkenncodebereiche MSID1, MSID2 in dem Kennsignal Ud(t) werden, wie in Fig. 12 gezeigt ist, nicht durch die Verwendung eines Pseudo-Zufallsignals verschlüsselt. Daher wird das Kennsignal Ud(t) der Synchronisierungsimpulsdetektionsschaltung 50 zugeführt, in welcher der Synchronisierungsimpuls SYP eines vorgegebenen Musters zuverlässig van dem Kennsignal Ud(t) getrennt werden kann. Die Auswahlentschlüsselungsschaltung 94 empfängt den Synchronisierungsimpuls SYP und das von der Synchronisierungsimpulsdetektionsschaltung 50 hergeleitete Kennsignal Ud(t).
In der Auswahlentschlüsselungsschaltung 94 wird das Kennsignal Ud(t) einer IH-Verzögerungßschaltung 139 und ersten und zweiten Registern 140 und 141 zugeführt. Der in Fig. 12 gezeigte M-Reihenkenncode MSIDI wird dem ersten Register 140 zugeführt, während der M-Reihenkenncode MSID2 dem zweiten Register 141 zugeführt wird. Diese den ersten und zweiten Registern 140 und 141 zugeführten M-Reihenkenncodes MSID1 und MSID2 werden von diesen einer Fehlerkorrekturschaltung 142 zugeführt. Die Fehlerkorrekturschaltung 142 beurteilt jedes Byte der Kenncodes MSID1 und MSID2 mittels einer Majoritätslogik und führt mindestens ein Byte des beurteilten Ergebnisses einem dritten Register 143 als einen korrekten Kenncode ([00] bis [11]) zu.
Durch den Synchronisierungsimpuls SYP der Detektionsschaltung 50 wird eine Steuerschaltung 144 initialisiert und steuert daraufhin die ersten, zweiten und dritten Register 140, 141 und 143 in einer vorgegebenen zeitlichen Beziehung an.
Die M-Reihenerzeugungsschaltungen 145 a bis 145 D sind in der gleichen Weise wie die M-Reihenerzeugungsschaltungen 116 A bis 116 D der Fig. 10 eingerichtet. Die M-Reihenerzeugungsschaltungen 145 A bis 145 D werden durch den Synchronisierungsimpuls SYP initialisiert, um die Pseudo-Zufallssignale der M1- bis M4-Reihen zu erzeugen, welche zu den jeweiligen Eingangsanschlüssen einer Umschalteschaltung 146 mit vier Eingängen geführt werden. Die Umschalteschaltung 146 reagiert auf einen Kenncode van dem dritten Register 143, um selektiv eines der pseudo-Zufallssignale der M1- bis M4-Reihen zu erzeugen. Dieses ausgewählte Pseudo-Zufallssignal rs0d(t - H) wird einem Eingangsanschluß einer mod.2-Additionsschaltung 147 ( welche z. B. aus einem Exklusiv-Oder-Gatter gebildet ist) zugeführt. Das Ausgangssignal Ud(t-H) der 1H-Verzögerungsschaltung 139 wird dem anderen Eingangsanschluß der Additionsschaltung 147 zugeführt, und das Ausgangssignal xd(t) der Additionsschaltung 147 wird auf den Ausgangsanschluß 52 geführt.
Die in Fig. 11 gezeigte Ausführungsform arbeitet wie folgt.
Das dritte Register 143 speichert den M-Reihenkenncode des Blocks K entsprechend der Zeitperiode TK < t < TK+1 des Kennsignal Ud(t) während der Zeitperiode von TK+1 < t < TK+2 und führt den auf diese Weise gespeicherten M-Reihenkenncode der nschalteschaltung 146 zu. Die Umschalteschaltung 146 legt das Signal rs0d(t - H) entsprechend dem M-Reihenkenncode während der Zeitperiode TK+1 < t < TK+2 an die Additionsschaltung 147 an. In den Signalen Ud(t), rs0d(t - H) und xd(t) bezeichnet die Beschriftung [d] in jedem Fall die Möglichkeit, daß die jeweilige Variable einen Fehler enthalten wird.
Um den Einfluß zu überprüfen, welcher durch das Vorkommen eines Fehlers in der PR(1, 0, -1)-Übertragungsleitung 49 ausgeübt wird, soll angenommen werden, daß das Eingangssignal yd(t) für den Aufzeichnungskopf 46 A verwendet wird, d. h. das Eingangssignal für die PR(1, 0, -1)-Übertragungsleitung 49 entspricht jenem, welches erhalten wird, wenn ein Fehlersignal e(t) zu dem in Fig. 10 gezeigten Aufzeichnungssignal y(t) hinzuaddiert wird. Mit anderen Worten
yd(t) = y(t) + e(t) ...(16)
und, wenn in der Gleichung (10) t=2m ist, wird das Kennsignal Ud(t), welches das Ausgangssignal der PR(1, 0, -1)-Übertragungsleitung 49 ist, durch die folgende Gleichung ausgedrückt:
Ud(t=2m) = Ud(2m) - yd(2m-2) (mod.2)
= (y(2m) + e(2m)) - (y(2m-2) + e(2m-2))
=
= x(2m) + rs0(2m) + e(2m) + 2(2m-2) ...(17)
Vom mathematischen Standpunkt aus wird die Eigenschaft verwendet, daß die Addition von mod.2 äquivalent einer Subtraktion ist, um die Gleichung (17) herzuleiten. Ahnlich wird aus Gleichung (11), wenn t = 2m+1 ist, das Kennsignal Ud(t) durch die folgende Gleichung ausgedrückt:
Ud(t=2m+1) = x(2m+1) + rs0(2m+1) + e(2m+1) +3(2m+3) (mod.2) ...(18)
Die Kombination der Gleichungen (17) und (18) ergibt
Ud(t) = x(t) + rs0(t) +e(t) + e(t-2) ...(19)
Außerdem kann das Ausgangssignal xd(t) der Additionsschaltung 147 durch die folgende Gleichung berechnet werden:
xd(t) = Ud(t-H) +rs0(t-H) (mod.2)
= x(t-H) + rs0(t-H) + e(t-H) + (t-H-2) + rs0d(t-H) ...(20)
Da die Gleichheit rs0d(t-H) = rs0(t-H) festgelegt wird, wenn das korrekte M-Reihensignal durch die Umschalteschaltung 146 ausgewählt worden ist, kann die Gleichung (20) so modifiziert werden, daß sie ergibt:
xd(t) = x(t-H) + e(t-H) + e(t-H-2) ...(21)
Auf diese Weise wird das Ausgangssignal xd(t) der Additionsschaltung 147 gleich dem Ausgangssignal der PR(1, 0, -1)-Übertragungsleitung. Die Tatsache, daß die Addition von einer Zahl zu der gleichen Zahl bei der Addition von mod.2 Null ergibt, wird genutzt, um die Gleichung (21) aus der Gleichung(20) herzuleiten. Wenn e(t-H) = e(TH) = 0 in Gleichung (21) festgesetzt wird, ergibt dies:
xd(t) = x(t-H) ...(22)
Somit ist zu erkennen, daß das Eingangssignal der in Fig. 10 gezeigten Schaltung, d. h. daß um 1H verzögerte Signal x(t) gleich dem Signal xd(t) ist, welches das Ausgangssignal der in Fig. 11 gezeigten Schaltung ist. Wenn die Auswahlentschlüsselungsschaltung 94 wie oben beschrieben verwendet wird, dann wird das Pseudo-Zufallssignal der gleichen Reihe wie das verschlüsselte M-Reihensignal mod.2 zu dem Kennsignal Ud(t) hinzuaddiert, so daß das verschlüsselte M-Reihensignal aus dem Kennsignal Ud(t) entfernt wird, um es so zu ermöglichen, das Eingangssignal x(t) richtig zu decodieren.
Obwohl bei der oben beschriebenen in Fig. 10 gezeigten Ausführungsform die steuerschaltung 129 in der Auswahlverschlüsselungsschaltung 93 die digitalen Summenwerte der jeweiligen Ausgangssignale y1(t) bis y4(t) der PR(1, 0, -1)-Codierer 121 A bis 121 D mißt, kann die Steuerschaltung 129 anstelle der digitalen Summenwerte die maximalen Lauflängen RUN1 bis RUN4 messen, d. h. die maximale kontinuierliche Anzahl von Bits mit einem hohen Pegel [1] oder von Bits mit niedrigem Pegel [0] in den jeweiligen Ausgangssignalen y1(t) bis y4(t) in vorgegebenen Zeitperioden, und dann als das Aufzeichnungssignal das Ausgangssignal ys(t) erzeugen, welches die kürzesten dieser maximalen Lauflängen RUN1 bis RUN4 aufweist.
Während die PR(1, 0, -1)-Codierer 121 A bis 121 D als Vorcodierer bei der oben beschriebenen Ausführungsform verwendet werden, kann eine ähnliche Technik bei einer Kanalcodierungsschaltung angewendet werden, welche z. B. PR(1, -1)-Codierer als Vorcodierer verwendet.
Daruberhinaus kann die Addition des M-Reihenkenncodes und des Synchronisierungsimpuls z. B. zwischen der Umschalteschaltung 128 und dem Aufzeichnungskopf 46 A durchgeführt werden anstatt bei den Multiplexern 119 A bis 119 D zwischen den mod.2- Addierern 117 A bis 117 D und den PR(1, 0, -1)-Codierern 121 A bis 121 D. In diesem Fall ergibt sich, obwohl der M-Reihenkenncode und der Synchronisationsimpuls durch das Kanalcodierungsverfahren nicht bearbeitet werden, kein Problem, wenn ein Muster mit verringerten Hochfrequenz- und Gleichstromkomponenten ausgewählt wird.
Da in Übereinstimmung mit der vorliegenden Technik Vorcodierer verwendet werden, um sowohl die Maximalfrequenz des Aufzeichnungssignals und die Gleichstromkomponente zu verwenden, und das Pseudo-Zufallssignal, welches das Eingangssignal verschlüsselt, ausgewählt wird, um die günstigste Gleichstromkomponente des Aufzeichnungssignals zur Verfügung zu stellen, welches von den vorcodierern ausgegeben wird, und um die beste Lauflänge zur Verfügung zu stellen, unabhängig van dem Wechsel des Musters des Eingangssignals, ist es möglich, die Gleichstromkomponente des Aufzeichnungssignals im wesentlichen zu unterdrücken und dadurch möglichst gering zu halten.
Weiterhin kann, wenn das Signal, aus welchem das Aufzeichnungssignal gebildet wird, von dem Ausgang auf einen ersten PR(1, 0, -1)-Codierer auf den Ausgang eines zweiten PR(1, 0, -1)-Codierers geschaltet wird, das Ausgangssignal des ersten PR(1, 0, -1)-Codierers, d. h. das vorliegende Aufzeichnungssignal, auf den Eingangsanschluß des zweiten PR(1, 0, -1)-Codierers mittels der Umschalteschaltung 126 zurückgeführt werden, so daß das Aufzeichnungssignal sicher auf die Eingangsanschlüsse der jeweiligen PR(1, 0, -1)-Codierern is zurückgeführt werden kann. Auf diese Weise kann das Einmischen eines Umwandlungsfehlers in das erzeugte Aufzeichnungssignal verhindert werden.

Claims

1. Vorrichtung zur Bearbeitung eines Dateneingangssignals und zur Erzeugung eines mittels eines Pseudo-Zufallssignals verschlüsselten Ausgangssignals, wobei die Vorrichtung gekennzeichnet ist durch

eine Generatoreinrichtung (64) zum Erzeugen einer Vielzahl von Pseudo-Zufallssignalen;

eine Verschlüsselungseinrichtung (62a bis 62d) zum Verschlüsseln des Eingangsdatensignal mittels jedes der Vielzahl von pseudo-Zufallssignalen und dadurch eine Vielzahl von jeweiligen Ausgangssignalen zur Verfügung stellend;

eine Detektoreinrichtung (65) zum Feststellen einer Veränderung einer DC-Komponente für jedes der Ausgangssignale der Verschlüsselungseinrichtung;

eine Auswahleinrichtung (67) zum Auswählen eines der Ausgangssignale der Verschlüsselungseinrichtung (62a bis 62d) unter der Steuerung der Detektoreinrichtung;

eine Einrichtung (68) zum Addieren eines Kennsignals, welches das Pseudo-Zufallssignal, das beim Verschlüsseln des einen ausgewählten Ausgangssignals der Verschlüsselungseinrichtung (62a bis 62d) verwendet wird, identifiziert, zu dem einen durch die Auswahleinrichtung (67) ausgewählten Ausgangssignal; und

eine Einrichtung (46A, 46B) zum Übertragen eines Signals, welches das eine durch die Auswahleinrichtung (67) ausgewählte Ausgangssignal zusammen mit dem Kennsignal enthält.

2. Vorrichtung nach Anspruch 1, bei der die Übertragungseinrichtung (46A) Mittel zum Aufzeichnen von einem durch die Auswahleinrichtung (67) ausgewähltem Signal mit dem Kennsignal auf ein Magnetband (46B) enthält.

3. Vorrichtung nach Anspruch 1 oder 2, bei der die Detektoreinrichtung Mittel zum Feststellen der Lauflängen der Ausgangssignale der Verschlüsselungseinrichtung (62a bis 62d) enthält.

4. Vorrichtung nach Anspruch 1 oder 2, bei der die Detektoreinrichtung Mittel (131A bis 131D) zum Feststellen der digitalen Summenwerte der Ausgangssignale der Verschlüsselungseinrichtung (117A bis 117D) enthalten, und bei der die Auswahleinrichtung (132) wirksam ist, um das eine der Ausgangssignale der Verschlüsselungseinrichtung (117A bis 117D) mit einem digitalen Summenwert, welcher am nächsten bei Null liegt, auszuwählen.

5. Vorrichtung nach einem der vorhergehenden Ansprüche, welche enthält:

eine Empfangseinrichtung (46C) zum Empfang eines Signals, welches durch die Ubertragungseinrichtung (46A, 46B) übertragen worden ist;

eine Detektoreinrichtung (50) zum Feststellen des Kennsignals in dem empfangenen Übertragungssignal, und eine Entschlüsselungseinrichtung (147) zum Entschlüsseln des empfangenen Signals in Übereinstimmung mit einem dem festgestellten Kennsignal entsprechenden Pseudo-Zufallssignal.

6. Vorrichtung nach einem der vorhergehenden Ansprüche, welche eine Vorcodierungseinrichtung (121A bis 121D) zum Codieren jedes der Ausgangssignale der Verschlüsselungseinrichtung (117A bis 117D) enthält, um eine vorgegebene Frequenzcharakteristik zu erhalten.

7. Vorrichtung nach Anspruch 6, bei der die Vorcodierungseinrichtung teilweise ansprechende Codierungseinrichtungen (121A bis 121D) enthält.

8. Vorrichtung nach Anspruch 6, bei der die Vorcodierungseinrichtung eine Vielzahl von teilweise ansprechenden Codierern (121A bis 121D) enthält, wobei jeder Rückkopplungs- einrichtungen (123 bis 125) mit einer Verzögerung (124, 125) zum Codieren eines jeweiligen Ausgangssignals der Zerhacker-einrichtung (117A bis 117D) in Übereinstimmung mit einem teilweise ansprechenden Verfahren und Schalteinrichtungen (123, 126) zum Bereitstellen eines Ausgangssignals als eine Rückführung zu einem der teilweise ansprechenden Codierern von einem anderen der teilweise ansprechenden Codierern enthält.