JPH0294466A - Double-capacitor and its manufacture - Google Patents
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Abstract
Description
【発明の詳細な説明】
本発明は、超高集積半導体素子の製造において限定され
たキャパシター領域内に大容量の電荷をM偵し得るダブ
ルキャパシターとその製造方法に係るもので、より詳細
には、積層(staCk> 形のキャパシターとトレン
チ(trench)形のキャパシターの領域補償技術と
半導体製造工程中のリフトオフ(lift−off)工
程技術を利用して集積回路内の一つの素子に二つのキャ
パシターが並列連結されて構成されるダブルキャパシタ
ーとその製造方法に係るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a double capacitor capable of distributing a large amount of charge in a limited capacitor area in the manufacture of ultra-highly integrated semiconductor devices, and a method for manufacturing the same. , two capacitors can be integrated into one device in an integrated circuit by using area compensation technology of stacked (staCk> type capacitor and trench type capacitor) and lift-off process technology in semiconductor manufacturing process. This invention relates to a double capacitor configured in parallel connection and a manufacturing method thereof.
半導体メモリ素子の集積度が増加することにより、素子
の製造技術は微細化される傾向を見せており、特にメモ
リセルの大きさがチップ大きさを支配する重要な要所に
なることにより、制限されたキャパシター領域にもっと
多い電荷量を蓄積し得るキャパシターの形成技術が超高
集便半導体製造技術の鍵になっている。As the degree of integration of semiconductor memory devices increases, device manufacturing technology tends to become smaller, and in particular, the size of the memory cell becomes an important factor controlling the chip size. A technology for forming a capacitor that can store a larger amount of charge in a capacitor region is the key to ultra-high density semiconductor manufacturing technology.
通常の平板形のキャパシターは、絶縁膜の厚さを薄くす
ることによって、セルの寸法の縮小化によるキャパシタ
ー領域の減少、即ち蓄積容量の減少を補っている。In a typical flat capacitor, the thickness of the insulating film is reduced to compensate for the reduction in the capacitor area, ie, the storage capacity, due to the reduction in cell size.
ところが、メガビット級のメモリ素子においてセルのキ
ャパシターのM債容看の大形化の趨勢を満足させる誘電
体膜の薄膜化や高い誘電率を持つ物質の代替適用はその
限界をもたらし、新たな構造のキャパシターが必要にな
ってきた。However, in order to satisfy the trend of increasing the M capacity of cell capacitors in megabit class memory devices, the thinning of dielectric films and the alternative application of materials with high dielectric constants have brought about their limits, and new structures have become necessary. capacitors have become necessary.
最近には、このような制限を克服するために、三次元的
な構造をもつセルキャバシクーの導入が研究されたが、
積層形のキャパシター古トレンチ形のキャパシターが実
はこれである。Recently, in order to overcome these limitations, research has been carried out on the introduction of a three-dimensionally structured cell cabaret.
This is actually the old trench type capacitor.
基板側に三次元化したトレンチ形のキャパシターに比べ
て、基板の上側に三次元的な構造を持つ積層形のキャパ
シターは、記憶セルのトランジスタのゲート用として三
層多結晶ンリコン積層構造とで形成されるので、これら
の間の甚だしい段差問題及び誘電体膜の成長技術の限界
によって4〜・15級以上のメモリ素子には適用されろ
ことが難しい問題がある。Compared to a trench-type capacitor that has a three-dimensional structure on the substrate side, a stacked capacitor that has a three-dimensional structure on the upper side of the substrate is formed with a three-layer polycrystalline silicon laminated structure for the gate of the transistor of the memory cell. Therefore, it is difficult to apply it to memory devices of grades 4 to 15 or higher due to the severe step difference between them and the limitations of dielectric film growth technology.
一方、異方性のシリコンエツチング技術を利用して、実
効キャパシター領域を増大させるトレンチ形のキャパシ
ターは、平面的には狭い領域で充分なキャパシター領域
を確保することによって、J M b級以上の集積度を
持つメモリ零子への適用が可能である。On the other hand, trench-type capacitors that use anisotropic silicon etching technology to increase the effective capacitor area are capable of achieving JMB class or higher integration by securing a sufficient capacitor area in a narrow planar area. It can be applied to memory zeros with degrees.
しかし、このように4Mb級以上の超高集積メモリ素子
に必須的なトレンチ形のキャパシターもやはり次のよう
な問題を持っている。即ち、メリ累子の高集憐化のため
にトレンチとトレンチとの間の間隔を狭くすることによ
って発生する漏洩電流問題、複雑な工程を利用しなけれ
ばならない工程上の難しさ、例えば加速の電荷粒子を使
用しなければならない異方性の蝕刻による素子の損傷及
び汚染等の問題、そしてアルファ粒子によるソフトエラ
ー等の問題である。However, the trench type capacitor, which is essential for ultra-highly integrated memory devices of 4 Mb class or higher, also has the following problems. In other words, there are leakage current problems caused by narrowing the spacing between trenches in order to increase the concentration of metals, and process difficulties that require the use of complex processes, such as acceleration. There are problems such as damage and contamination of the device due to anisotropic etching that requires the use of charged particles, and problems such as soft errors caused by alpha particles.
以上の説明のように、半導体メモリ素子の集積度の増加
による最小線幅の減少化の傾向の趨勢でキャパシター領
域の確保技術が工子の集積度を支配する要因中の一つと
して浮上されることによって登場した1トランジスタ対
lキヤパシタ一方式の積層形及びトレンチ形のキャパシ
ター工程技術は、上記の問題点を内在しているので新た
な形態のキャパシター領域の確保技術が必要になった。As explained above, with the trend of decreasing minimum line width due to the increase in the degree of integration of semiconductor memory devices, technology for securing capacitor area has emerged as one of the factors controlling the degree of device integration. The 1-transistor-to-1-capacitor type stacked type and trench type capacitor fabrication techniques that have emerged as a result of this technology have the above-mentioned problems, and therefore a new type of capacitor area securing technique is required.
このため、本発明は積層形とトレンチ形とのキャパシタ
ーの形成技術を相互補完しながらリフトオフエ[里を利
用して数十Mb級のDRΔMはもちろん、それ以上の超
高集積半導体メモIJ ffi子にも適用可能なもので
、半導体内の一つの回路素子に並列連結された二つのキ
ャパシターを形成させることによって同一面積において
従来に比べて2(音量上の蓄積容量を持つことができる
ダブルキャパシターを提供することをその第1目的とし
ているっ本発明の第2目的は、高度の技術を要しないに
もかかわず、容易にダブルキャパシターを形成する方法
を提供するものである。For this reason, the present invention utilizes lift-off technology to complement stacked and trench-type capacitor formation technologies, and is capable of producing not only tens of Mb class DRΔM but also ultra-highly integrated semiconductor memory IJ ffi devices. It is also applicable, and by forming two capacitors connected in parallel to one circuit element in a semiconductor, it provides a double capacitor that can have a storage capacity of 2 (more volume) than the conventional one in the same area. A second object of the present invention is to provide a method for easily forming a double capacitor without requiring sophisticated techniques.
上記の第1目的を達成するために、本発明は、シリコン
谷の部位に凹状に形成される共通接地導体を接地端子で
構成し、上記共通接地導体の下郎に第1不導体と第1導
体とを形成してbη成されろ第1キヤバシクーと、上記
共通接地導体の上部に′f、2不導体と第2導体とを形
成して構成される第2キヤパンターを各々第1導体と第
2導体とを通じて半導体集積回路内の一つの素子に対し
て相互に並列連結された二つのキャパシター構造を持つ
ことを特徴とする。In order to achieve the above-mentioned first object, the present invention comprises a common grounding conductor formed in a concave shape in a silicon valley region with a grounding terminal, and a first non-conductor and a first conductor in the lower part of the common grounding conductor. A first capantor is formed by forming a first capantor, and a second capanter is formed by forming a second nonconductor and a second conductor on top of the common ground conductor. It is characterized by having two capacitor structures connected in parallel to one element in a semiconductor integrated circuit through a conductor.
上記の第2目的を達成するために、本発明は、半導体基
1反上に不純物を注入し活性化された半導体基1反を所
定の厚さで蝕刻して谷を形成した後、その上に酸化物を
塗布して第1不導体を形成し、更にシリコン谷に不純物
を注入して第1導体を形成する工程と、シリコン谷に多
1’lリフトフ工程を利用してダブルキャパシターの接
地端子をなす共通接地導体を形成する工程と、全表面に
酸化物を■布して第2不導体を形成し、且つ上記第1及
び第2不導体の所定部位を蝕刻して半導体集積回路内の
一つの素子との連結窓を形成し、更に、上記の連結窓と
第2不導体との上部に第2導体を形成する工程とからな
ることを特徴とする。In order to achieve the above-mentioned second object, the present invention implants impurities onto a semiconductor substrate, etches the activated semiconductor substrate to a predetermined thickness to form a valley, and then A process of applying oxide to form a first nonconductor, and then injecting impurities into the silicon valley to form a first conductor, and grounding the double capacitor using a multi-liftoff process in the silicon valley. A process of forming a common ground conductor forming a terminal, and forming a second nonconductor by distributing oxide over the entire surface, and etching predetermined portions of the first and second nonconductors to form a common ground conductor within the semiconductor integrated circuit. The method is characterized by comprising the steps of: forming a connection window with one of the elements, and further forming a second conductor on top of the connection window and the second nonconductor.
以下、添付されている第1図〜第4図の実施例を参照し
て本発明をより詳細に記述する。The invention will now be described in more detail with reference to the embodiments of FIGS. 1 to 4 attached hereto.
第1図〜第3図は本発明によるダブルキャパシターの製
造工程図を示したもので、第1八図〜第10図は後工程
である第2図で形成される共通接地導体20と共に第1
キャパシターを構成する第1不導体10a及び第1導体
10bを製造する製造工程図を、第2八図〜第2F図は
本発明;二よるダブルキャパシターの接地4子をなす共
通接地導体20を多U工程中の一つである3重りを利用
したりフトオフ工程技術(特に本発明の特徴になる従来
の等方性のスパッタリングによるリフトオフよりiのP
、l Ii’4点を逆利用した工程技術)を使用して製
凸するi!Jツツエ哩図を、第3A図〜第3C図は上記
の第2図の工程を通じて形成された共通接地導体20と
共に第2キヤバ/ターを構成する第2不導体30aと第
2導体30bとを製造する製造工程図を示す。1 to 3 show manufacturing process diagrams of a double capacitor according to the present invention.
Figures 28 to 2F are manufacturing process diagrams for manufacturing the first nonconductor 10a and the first conductor 10b constituting the capacitor. It is possible to utilize a triple weight, which is one of the U processes, or to use a lift-off process technique (particularly, compared to lift-off using conventional isotropic sputtering, which is a feature of the present invention)
, l Ii'Process technology that reversely utilizes 4 points) is used to manufacture convex i! Figures 3A to 3C show the second nonconductor 30a and second conductor 30b, which together with the common ground conductor 20 formed through the process shown in Figure 2, constitute the second capacitor/conductor. A manufacturing process diagram for manufacturing is shown.
第4図は上記の第1図〜第3図の製造工程により製作さ
れた本発明のダブルキャパシターの等1回路図を図示し
たものである。FIG. 4 shows a circuit diagram of the double capacitor of the present invention manufactured by the manufacturing process shown in FIGS. 1 to 3 above.
第1A図は空乏領域2の崩成段階を図示したもので、半
導体基板l上にN型不純物(又はP型不純物)を注入し
て半導体基板1の表面を活性化させたものである。FIG. 1A illustrates the stage of collapse of the depletion region 2, in which N-type impurities (or P-type impurities) are implanted onto the semiconductor substrate 1 to activate the surface of the semiconductor substrate 1.
第1B図はシリコン谷3の形成段階を図示したもので、
上記の第1A図のサンプル上に感光膜PRI を塗布し
た後、半導体基板lを所定の厚さで蝕刻してU状のシリ
コン谷3を形成する。この時、シリコン谷3の高さhは
メモリ素子の記憶容量により可変的であることもできる
。FIG. 1B illustrates the formation stage of silicon valley 3.
After coating the photoresist film PRI on the sample shown in FIG. 1A, the semiconductor substrate 1 is etched to a predetermined thickness to form U-shaped silicon valleys 3. As shown in FIG. At this time, the height h of the silicon valley 3 may be variable depending on the storage capacity of the memory device.
第1C図は第1不導体10aの形成段階を示したもので
、上記の第1B図のサンプルから感光膜PRI を除去
した後、酸化物を蒸着して第1不導体10aを形成する
。この時、酸化物の蒸着の厚さは薄い程よいが、60Å
〜180人程度が望ましく、その材質としてはONOあ
るいはNo構造を持つ酸化物を使用することにより、同
じ厚さで171容1をより増大させることができる。FIG. 1C shows a step of forming the first nonconductor 10a. After removing the photoresist film PRI from the sample shown in FIG. 1B, an oxide is deposited to form the first nonconductor 10a. At this time, the thinner the oxide deposition thickness, the better;
The thickness is preferably about 180, and by using ONO or an oxide having a No structure as the material, the volume of 171 can be further increased with the same thickness.
第1O図は第1導体tabの形成段階を図示したもので
、第1不導体10aが形成された第1C図のサンプル上
に感光膜PR2を蒸着してバタン化した後、N型不純物
(又はP型不純物)を注入してシリコン谷3の基板側の
部位に不純物領域で構成される第1導体10bを形成す
る。この時、第1導体10bをなす不純物領域は、上記
の第1A図〜第1C図の工程段階を通じて形成されたシ
リコン谷3の内面に従って空乏領域2と基板lとの一領
域に共に浸透されることにより、集積回路内の一素子で
あるトランジスタと連結され得るようにする。FIG. 1O illustrates the step of forming the first conductor tab, in which a photoresist film PR2 is deposited on the sample shown in FIG. A first conductor 10b made of an impurity region is formed in a portion of the silicon valley 3 on the substrate side by implanting a P-type impurity. At this time, the impurity region constituting the first conductor 10b is infiltrated into the depletion region 2 and a region of the substrate l along the inner surface of the silicon valley 3 formed through the process steps shown in FIGS. 1A to 1C. This allows it to be connected to a transistor, which is an element within an integrated circuit.
次は上記の製造過程(第1A図〜第1D図)を通じて形
成された第1不導体10a及び第1導体10bと共に第
1キャパシターを構成する共通接地導体20の形成過程
を第2図のりフトオフ工程技術を通じて説明する。Next, the process of forming the common ground conductor 20 that constitutes the first capacitor together with the first nonconductor 10a and the first conductor 10b formed through the above manufacturing process (Figures 1A to 1D) is shown in Figure 2. Explain through technology.
リフトオフによる金属導体の形成技術は、金属パタンの
ための金属蝕刻時に発生される蝕刻の損傷を避けること
ができ、金属導体を容易に形成することができるばかり
でなく、蝕刻工程を無くすことによって工程の単純化を
なすことができるので、サブミクロン時代の到来と共に
その効用性が再び脚光をあびている半導体工程中の一つ
である。The technique of forming metal conductors by lift-off can avoid the etching damage that occurs during metal etching for metal patterns, and can not only easily form metal conductors, but also improve the process by eliminating the etching process. It is one of the semiconductor processes whose effectiveness is once again in the spotlight with the arrival of the submicron era.
リフトオフについての技術は米国特許第4218532
号“薄膜蒸着のための写真蝕刻技術″に記述されている
が、参考にその技術内容を説明すると、次のようである
。The technology regarding lift-off is U.S. Patent No. 4218532.
It is described in the issue of ``Photolithographic etching technology for thin film deposition'', and the contents of the technology are explained as follows for reference.
金属バタンの蒸着のためのリフトオフマスクは、基板上
に感光膜(基底層)−金属膜(中間層)−感光膜(上層
)−の三重層のサンドインチの構造でなっており、金属
パターンの蒸着は、上層、中間層。The lift-off mask for vapor deposition of metal patterns has a triple-layered sandwich structure of a photoresist film (base layer), a metal film (intermediate layer), and a photoresist film (upper layer) on a substrate. Vapor deposition is done on the upper layer and the middle layer.
基底層を順序的に蝕刻した後、その蝕刻された通路を通
じてなされる。しかし、この技術によると、基底層(感
光膜)の側壁にも金属の蒸着される問題が発生していた
ので、この問題を解決するために異方性の蒸着技術等の
色々の蒸着方法が試みられている実状である。その反面
、本発明が利用するリフトオフ工程技術は、上記した側
壁の蒸着問題を却って逆利用することによって、いまの
技術としては考えつくことができない数百A程度の凹状
の金属パタンを持つ共通接地導体20を形成することが
できるものである。After sequentially etching the basal layer, the etching is performed through the etched passages. However, with this technology, there was a problem that metal was deposited on the side walls of the base layer (photoresist film), so various deposition methods such as anisotropic deposition technology were used to solve this problem. This is an actual situation where an attempt is being made. On the other hand, the lift-off process technology used in the present invention takes advantage of the above-mentioned sidewall deposition problem to create a common ground conductor with a concave metal pattern of several hundred amperes, which is unthinkable with current technology. 20 can be formed.
第2A図は基底層21である第1感光膜の形成段階を図
示したもので、上記第10図のサンプルから感光膜PR
2を除去した後、第1感光膜を平坦に塗布する。基底層
21の形成の主な目的は、段差のある基t&1を平坦化
させることによって、段差による悪影響を除去し、且つ
後工程時の中間層22とのアンダーカッ)(under
cut) を作って共通接地導体20の側壁部の形
成とリフトオフを容易にすることにある。FIG. 2A illustrates the formation stage of the first photoresist film, which is the base layer 21.
After removing 2, a first photoresist film is applied evenly. The main purpose of forming the base layer 21 is to flatten the base t&1 which has a step, thereby eliminating the adverse effects of the step and preventing undercuts with the intermediate layer 22 in the subsequent process.
cut) to facilitate the formation and lift-off of the side wall portion of the common ground conductor 20.
第2B図は中間層22である金属膜と上層23である第
2感光膜との形成段階を図示したもので、中間層22の
形成は上記の基底121のアンダーカツト調節及び蝕り
1時のマスク役割を遂行するためであり、形状層である
上層23は共通接地導体20を形成した後、リフトオフ
を容易にするためである。FIG. 2B illustrates the steps of forming the metal film as the intermediate layer 22 and the second photoresist film as the upper layer 23. This is to perform a mask role, and the top layer 23, which is a shape layer, is to facilitate lift-off after forming the common ground conductor 20.
第2C図は感光膜である上層23と金属膜である中間層
22とを蝕刻して窓を形成する工程を図示したものであ
る。FIG. 2C illustrates the process of etching the upper layer 23, which is a photoresist film, and the intermediate layer 22, which is a metal film, to form a window.
第2D図は基底層21の蝕刻段階を図示したもので、こ
の時には、後工程で形成される共通接地導体20の側壁
部の高さを調節するためにアンダーカットを起こすよう
にする。これは共通接地導体20を形成した後、基底層
21−中間層22−上層23のサンドイッチ構造をなす
リフトオフマスクのリフトオフを容易にする。FIG. 2D illustrates the etching step of the base layer 21, in which an undercut is created in order to adjust the height of the side wall portion of the common ground conductor 20 which will be formed in a subsequent process. This facilitates lift-off of the base layer 21-intermediate layer 22-top layer 23 sandwich structure lift-off mask after forming the common ground conductor 20.
第2E図は共通接地導体20の形成段階を図示したもの
で、蝕刻の難しい金属パクン、特に線の幅の寸法の数百
人程度の程度の微細な金属パタンを蝕刻工程なしに三重
層マスクの蝕刻通路を通じて金属物質を蒸着することに
よって容易に形成する。FIG. 2E illustrates the steps of forming the common ground conductor 20, and shows the formation of a triple-layer mask without the need for an etching process for metal patterns that are difficult to etch, especially fine metal patterns with a width of several hundred lines. It is easily formed by depositing a metal material through an etched path.
この時、上記の金属バタンの蒸着方法として、共通接地
導体20の側壁部及び下部導体の形成はスパッタリング
、たとえば等方性のスパッタリングを利用した方法を使
用し、特別な場合、共通接地導体20の下部の形成は蒸
発器(evaporator)を利用することもできる
。また、共通接地導体20の材質としては電導性に優れ
るタングステンとか、チタニウム、あるいはタングステ
ンとチタニウムとの混合物を使用しており、その厚さは
300Å〜1000人程度までも可能である。共通接地
導体200両側壁の高さは、メモリ素子の適用範囲によ
りシリコン谷3の高さh1基底層21と中間層22との
アンダーカットの程度、等方性のスパッタリングの蒸着
技術の変数、たとえばターゲットの高さ、雲囲気ガス、
真空度等とリフトオフマスクの厚さ等を調節することに
よってその高さを調節し得る。At this time, as the method of vapor deposition of the metal batten, the side wall portion and the lower conductor of the common ground conductor 20 are formed by sputtering, for example, a method using isotropic sputtering. An evaporator can also be used to form the lower part. Further, as the material of the common ground conductor 20, tungsten, titanium, or a mixture of tungsten and titanium, which have excellent conductivity, is used, and the thickness thereof can be from 300 Å to about 1000 Å. The height of both side walls of the common ground conductor 200 depends on the application range of the memory device, the height of the silicon valley 3, the degree of undercut between the base layer 21 and the intermediate layer 22, and the variables of the isotropic sputtering deposition technique, for example. target height, cloud envelope gas,
The height can be adjusted by adjusting the degree of vacuum and the thickness of the lift-off mask.
第2F図はリフトオフマスクの除去過程を図示したもの
で、基底層21.中間層22.上層23と導体層24と
を一括除去して所望の共通接地導体20の製作を完了す
る。この時、紫外線を照射するとか又は所定の温度で焼
成することによってマスクの除去を容易にし、除去時間
もまた節約す、ことができる。FIG. 2F illustrates the process of removing the lift-off mask, showing the base layer 21. Middle layer 22. The upper layer 23 and the conductor layer 24 are removed all at once to complete the production of the desired common ground conductor 20. At this time, the mask can be easily removed by irradiating it with ultraviolet rays or baking it at a predetermined temperature, and the removal time can also be saved.
第3A図は第2不導体30aの形成段階を図示したもの
で、上記の第2F図のサンプル上に酸化物を蒸着して、
第2不導体30aを形成する。第2不導体30aの材質
及び蒸着の厚さは、上記の第1不導体10aと同じであ
る。FIG. 3A illustrates the step of forming the second nonconductor 30a, in which an oxide is deposited on the sample shown in FIG. 2F, and
A second nonconductor 30a is formed. The material and deposition thickness of the second nonconductor 30a are the same as those of the first nonconductor 10a.
第3B図は第2キヤパンターを集積回路内の一′つの素
子と連結するための連結窓31の形成段階を図示したも
ので、感光膜PR3を塗布した後、連結Δ31の形成部
位を蝕刻して連結窓31を形成する。FIG. 3B illustrates the steps of forming a connection window 31 for connecting the second capacitor to one element in the integrated circuit, in which a photoresist film PR3 is applied, and then a portion where a connection Δ31 is formed is etched. A connecting window 31 is formed.
第3C図は第2導体30bの形成段階を図示したもので
、上記の第3B図のサンプルから感光膜PR3を除去し
た後、多結晶シリコンを約2000人程度の厚さで塗布
した後、所定の部位を蝕刻することによって本発明のダ
ブルキャパシターは完成される。FIG. 3C shows the steps of forming the second conductor 30b. After removing the photoresist film PR3 from the sample shown in FIG. The double capacitor of the present invention is completed by etching the portion.
第4図は上記の第1図〜第3図の袈逍工程図を通じて製
作された本発明のダブルキャパシターの等価回路を示し
たものである。FIG. 4 shows an equivalent circuit of the double capacitor of the present invention manufactured through the process diagrams shown in FIGS. 1 to 3 above.
同図面を通じて分かるように、本発明のダブルキャパシ
ターはトランジスタに並列連結されている。即ち、第1
導体tab、第2不導体10a、共通接地導体20とか
らなる第1キャパシターは、上記の第1導体10bを通
じてトランジスタの一端に連結し、第2導体30b、第
2不導体tOa 、共通接地導体20とからなる第2キ
ャパシターは上記第2導体30bを通じてトランジスタ
の一端に連結させてトランジスタに並列連結された二つ
のキヤパンクー構造を得ることができる。As shown in the drawing, the double capacitor of the present invention is connected in parallel to a transistor. That is, the first
A first capacitor consisting of a conductor tab, a second nonconductor 10a, and a common ground conductor 20 is connected to one end of the transistor through the first conductor 10b, and a second capacitor 30b, a second nonconductor tOa, and a common ground conductor 20 are connected to one end of the transistor through the first conductor 10b. A second capacitor consisting of is connected to one end of the transistor through the second conductor 30b to obtain a two capacitor structure connected in parallel to the transistor.
以上に説明してきたように、本発明によると、通常のキ
ヤバンクーに比べて同一面積で最小限二倍以上の蓄積容
量を増大させることができ、それによりチップの大きさ
もまた縮小化することができる。As explained above, according to the present invention, it is possible to increase the storage capacity by at least twice as much in the same area as that of a normal carrier, and thereby the size of the chip can also be reduced. .
即ち、本発明のダブルキャパシターは超高集積の半導体
メモリ素子、たとえば、数十Mb級のDRA M以上の
メモリ素子にも適用可能なもので今後のメモリ素子の集
積度の向上に多大な寄与をするものと期待される。That is, the double capacitor of the present invention can be applied to ultra-highly integrated semiconductor memory devices, for example, memory devices of tens of Mb class DRAM or larger, and will make a significant contribution to improving the degree of integration of future memory devices. expected to do so.
第1図〜第3図:ま本発明によるダブルキャパシターの
製造工作を図示した図面、第4図は本発明によるダブル
キャパシターの等鵠回路を図示した図面である。
1:半導体基板 2:空乏領域3;シリコン谷
PRI、 PH1,PH3:感光膜10a:
第1不導体 10b:第1導体21;基底層(
第1感光膜)22:中間層(金属瞑)23:上層(第2
FX光膜)24;導体層20;共通接地導体 3
0a;第2不導体30b=第2導体 31;
連結窓特許出願人 三星電子 株式會社
代 理 人 小 堀 益第
図
番
番
↓
番
0b
第
図
0bFIGS. 1 to 3 are diagrams illustrating the manufacturing process of a double capacitor according to the present invention, and FIG. 4 is a diagram illustrating an equal circuit for a double capacitor according to the present invention. 1: Semiconductor substrate 2: Depletion region 3; Silicon valley PRI, PH1, PH3: Photoresist film 10a:
First nonconductor 10b: first conductor 21; base layer (
(first photosensitive film) 22: Intermediate layer (metal film) 23: Upper layer (second
FX optical film) 24; conductor layer 20; common ground conductor 3
0a; second nonconductor 30b = second conductor 31;
Connecting window patent applicant Samsung Electronics Co., Ltd. Representative Masu Kobori Figure number ↓ Figure 0b Figure 0b
Claims (1)
体20を接地端子で構成し、上記共通接地導体20の下
部に第1不導体10aと第1導体10bとを形成して構
成される第1キャパシターと、上記共通接地導体20の
上部に第2不導体30aと第2導体30bとを形成して
構成される第2キャパシターを各々第1導体10bと第
2導体30bとを通じて半導体集積回路内の一つの素子
に対して相互に並列連結された二つのキャパシター構造
を持つことを特徴とするダブルキャパシター。 2、上記の第1不導体10aと第2不導体30aとがN
OあるいはONO構造を持つ酸化物とからなることを特
徴とする請求項1記載のダブルキャパシター。 3、上記の第1不導体10aと第2不導体30aとの厚
さが60Å〜180Åであることを特徴とする請求項1
記載のダブルキャパシター。 4、上記の第1導体10bが空乏領域2と同じタイプの
不純物領域で構成されることを特徴とする請求項1記載
のダブルキャパシター。 5、上記の共通接地導体20が電導性の優れるタングス
テン又はチタニウム、あるいはタングステンとチタニウ
ムとの混合物とからなることを特徴とする請求項1記載
のダブルキャパシター。 6、上記の共通接地導体20の厚さが60Å〜180Å
であることを特徴とする請求項1記載のダブルキャパシ
ター。 7、上記の第2導体30bの厚さおよび材質が約200
0Å程度の多結晶シリコンからなることを特徴とする請
求項1記載のダブルキャパシター。 8、半導体基板1上に不純物を注入して活性化された半
導体基板1を所定の厚さで蝕刻してシリコン谷3を形成
した後、その上に酸化物を塗布して第1不導体10aを
形成し、更にシリコン谷3側に不純物を注入して第1導
体10bを形成する工程と;シリコン谷3に多層を利用
したリフトオフ工程技術を使用してダブルキャパシター
の接地端子をなす共通接地導体20を形成する工程と;
半導体基板1の全表面に酸化物を塗布して第2不導体3
0aを形成し、且つ上記第1及び第2不導体10a、3
0aの所定部位を蝕刻して半導体集積回路内の一つの素
子との連結窓31を形成し、更に上記連結窓31と第2
不導体30aとの上部に第2導体30bを形成する工程
とからなることを特徴とするダブルキャパシターの製造
方法。 9、第1キャパシターと半導体集積回路内の一つの素子
との連結のために、第1導体10bの不純物がシリコン
谷3の内面に従って空乏領域2と基板1の領域に共に浸
透されるようにしたことを特徴とする請求項8記載のダ
ブルキャパシターの製造方法。 10、上記の共通接地導体20は、第1感光膜(基底層
;21)−金属膜(中間層;22)−策2感光膜(上層
;23)のサンドイッチ構造の3重層のリフトオフマス
クを使用して製作することを特徴とする請求項8記載の
ダブルキャパシターの製造方法。 11、上記の共通接地導体20の形成のための蒸着方法
として、スパッタリング方法を使用することを特徴とす
る請求項8記載のダブルキャパシターの製造方法。 12、上記の共通接地導体20の形成のための蒸着方法
として、等方性のスパッタリング方法を使用することを
特徴とする請求項11記載のダブルキャパシターの製造
方法。 13、上記の3重層のリフトオフマスクの除去工程にお
いて、リフトオフの容易さと工程時間の節約のために紫
外線を照射するか又は熱処理することを特徴とする請求
項8記載のダブルキャパシターの製造方法。[Claims] 1. A common ground conductor 20 formed in a concave shape in the silicon valley 3 is constituted by a ground terminal, and a first non-conductor 10a and a first conductor 10b are provided below the common ground conductor 20. A first capacitor formed by forming a second capacitor and a second capacitor formed by forming a second non-conductor 30a and a second conductor 30b on the common ground conductor 20, respectively, are connected to the first conductor 10b and the second conductor. A double capacitor characterized by having two capacitor structures connected in parallel to one element in a semiconductor integrated circuit through a capacitor 30b. 2. The first nonconductor 10a and the second nonconductor 30a are N
2. The double capacitor according to claim 1, wherein the double capacitor is made of O or an oxide having an ONO structure. 3. Claim 1, wherein the thickness of the first nonconductor 10a and the second nonconductor 30a is 60 Å to 180 Å.
Double capacitor as described. 4. The double capacitor according to claim 1, wherein the first conductor 10b is composed of the same type of impurity region as the depletion region 2. 5. The double capacitor according to claim 1, wherein the common ground conductor 20 is made of tungsten or titanium, or a mixture of tungsten and titanium, which have excellent electrical conductivity. 6. The thickness of the common ground conductor 20 is 60 Å to 180 Å.
The double capacitor according to claim 1, characterized in that: 7. The thickness and material of the second conductor 30b are approximately 200 mm.
The double capacitor according to claim 1, characterized in that it is made of polycrystalline silicon with a thickness of about 0 Å. 8. After implanting impurities onto the semiconductor substrate 1 and etching the activated semiconductor substrate 1 to a predetermined thickness to form silicon valleys 3, an oxide is applied thereon to form the first nonconductor 10a. and further injecting impurities into the silicon valley 3 side to form the first conductor 10b; and forming a common ground conductor that forms the ground terminal of the double capacitor by using a lift-off process technique using multilayers in the silicon valley 3. a step of forming 20;
A second nonconductor 3 is formed by coating the entire surface of the semiconductor substrate 1 with an oxide.
0a, and the first and second nonconductors 10a, 3
A predetermined portion of 0a is etched to form a connection window 31 to be connected to one element in the semiconductor integrated circuit, and furthermore, a connection window 31 and a second connection window 31 are formed.
A method for manufacturing a double capacitor, comprising a step of forming a second conductor 30b on top of the nonconductor 30a. 9. In order to connect the first capacitor to one element in the semiconductor integrated circuit, the impurity of the first conductor 10b is permeated into the depletion region 2 and the substrate 1 along the inner surface of the silicon valley 3. 9. The method for manufacturing a double capacitor according to claim 8. 10. The above common ground conductor 20 uses a three-layer lift-off mask with a sandwich structure of the first photoresist film (base layer; 21) - the metal film (middle layer; 22) - the second photoresist film (upper layer; 23). 9. The method of manufacturing a double capacitor according to claim 8, wherein the double capacitor is manufactured by: 11. The method of manufacturing a double capacitor according to claim 8, wherein a sputtering method is used as a deposition method for forming the common ground conductor 20. 12. The method of manufacturing a double capacitor according to claim 11, wherein an isotropic sputtering method is used as a deposition method for forming the common ground conductor 20. 13. The method of manufacturing a double capacitor according to claim 8, wherein in the step of removing the triple layer lift-off mask, ultraviolet ray irradiation or heat treatment is performed to facilitate lift-off and save process time.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR12002 | 1988-09-16 | ||
KR1019880012002A KR910006446B1 (en) | 1988-09-16 | 1988-09-16 | A method manufacturing the capacitor of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0294466A true JPH0294466A (en) | 1990-04-05 |
Family
ID=19277799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1140214A Pending JPH0294466A (en) | 1988-09-16 | 1989-05-31 | Double-capacitor and its manufacture |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH0294466A (en) |
KR (1) | KR910006446B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5648695A (en) * | 1994-09-30 | 1997-07-15 | Asmo Co., Ltd. | Brush apparatus for electric rotating machine |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5294782A (en) * | 1976-02-05 | 1977-08-09 | Nec Corp | Insulation gate type ic |
JPS5643729A (en) * | 1979-09-18 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Formation of fine pattern |
JPS6156445A (en) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | Semiconductor device |
JPS62118560A (en) * | 1985-10-24 | 1987-05-29 | ゼネラル・エレクトリツク・カンパニイ | Fire resistant metallic capacitor suitable for analog integrated circuit device |
JPS62185325A (en) * | 1986-01-31 | 1987-08-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Lift-off method |
-
1988
- 1988-09-16 KR KR1019880012002A patent/KR910006446B1/en not_active IP Right Cessation
-
1989
- 1989-05-31 JP JP1140214A patent/JPH0294466A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5294782A (en) * | 1976-02-05 | 1977-08-09 | Nec Corp | Insulation gate type ic |
JPS5643729A (en) * | 1979-09-18 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Formation of fine pattern |
JPS6156445A (en) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | Semiconductor device |
JPS62118560A (en) * | 1985-10-24 | 1987-05-29 | ゼネラル・エレクトリツク・カンパニイ | Fire resistant metallic capacitor suitable for analog integrated circuit device |
JPS62185325A (en) * | 1986-01-31 | 1987-08-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Lift-off method |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5648695A (en) * | 1994-09-30 | 1997-07-15 | Asmo Co., Ltd. | Brush apparatus for electric rotating machine |
Also Published As
Publication number | Publication date |
---|---|
KR900005594A (en) | 1990-04-14 |
KR910006446B1 (en) | 1991-08-24 |
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