JPH0294445A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0294445A JPH0294445A JP24382088A JP24382088A JPH0294445A JP H0294445 A JPH0294445 A JP H0294445A JP 24382088 A JP24382088 A JP 24382088A JP 24382088 A JP24382088 A JP 24382088A JP H0294445 A JPH0294445 A JP H0294445A
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- polycrystalline silicon
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Landscapes
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は半導体装置の製造方法に係り、特にMOS F
ATの製造方法に関する。
ATの製造方法に関する。
(従来の技術)
従来のMOS FETの製造技術を第5図を参照して説
明する。 このMOS FETは、特開昭63−114
172号公報の図面FIG3に示されている。先ず、シ
リコン基板(501)のMOS FETを形成する領域
以外の表面にフィールド酸化[I(502)が選択的に
形成されている。 フィールド酸化膜(502)間のシ
リコン基板(501)表面の中央にはゲート酸化膜(5
03)を介してゲート電極(504)が形成されており
、 フィールド酸化膜(502)とゲート電極(504
)間のシリコン基板(SOt)表面近傍には拡散による
ソーテス域(505)、ドレイン領域(506)が形成
されている。 ソース領域(505)及びドレイン領域
(506)上の一部からフィールド酸化l1l(502
)上にかけて多結晶シリコン膜(507)が形成されて
おり、 さらにゲート酸化膜(503)と多結晶シリコ
ン膜(507)との間のシリコン基板(501)表面と
多結晶シリコン膜(507)上及びゲート電極(504
)上には耐火金属ケイ化物(SOa)が形成されている
。さらにこのシリコン基板(501)全面には、 フィ
ールド酸化膜(502)上の耐火金属ケイ化物(508
)上に開口を有するパシベーション層(509)が形成
されており、 さらにこの開口部の耐火金属ケイ化物(
508)上には金属層(510)が形成されている。
このMOS FETでは、ソース・ドレイン領域(50
5)、 (506)と金属層(510)との間のポリ
シリコン膜(507)による接触抵抗を減らすために。
明する。 このMOS FETは、特開昭63−114
172号公報の図面FIG3に示されている。先ず、シ
リコン基板(501)のMOS FETを形成する領域
以外の表面にフィールド酸化[I(502)が選択的に
形成されている。 フィールド酸化膜(502)間のシ
リコン基板(501)表面の中央にはゲート酸化膜(5
03)を介してゲート電極(504)が形成されており
、 フィールド酸化膜(502)とゲート電極(504
)間のシリコン基板(SOt)表面近傍には拡散による
ソーテス域(505)、ドレイン領域(506)が形成
されている。 ソース領域(505)及びドレイン領域
(506)上の一部からフィールド酸化l1l(502
)上にかけて多結晶シリコン膜(507)が形成されて
おり、 さらにゲート酸化膜(503)と多結晶シリコ
ン膜(507)との間のシリコン基板(501)表面と
多結晶シリコン膜(507)上及びゲート電極(504
)上には耐火金属ケイ化物(SOa)が形成されている
。さらにこのシリコン基板(501)全面には、 フィ
ールド酸化膜(502)上の耐火金属ケイ化物(508
)上に開口を有するパシベーション層(509)が形成
されており、 さらにこの開口部の耐火金属ケイ化物(
508)上には金属層(510)が形成されている。
このMOS FETでは、ソース・ドレイン領域(50
5)、 (506)と金属層(510)との間のポリ
シリコン膜(507)による接触抵抗を減らすために。
チタンのような耐火金属層(508)を多結晶シリコン
膜(507)上に付着させ、 その後焼なましして低抵
抗性のケイ化物を形成している。
膜(507)上に付着させ、 その後焼なましして低抵
抗性のケイ化物を形成している。
(発明が解決しようとする課題)
上記従来例では、ソース・ドレイン領域と金属配線層と
の間のソース・ドレイン引出し用多結晶シリコン膜の接
触抵抗を減らすために、多結晶シリコン膜をエツチング
してパターニングした残りの多結晶シリコン膜表面及び
多結晶シリコン膜をエツチング除去したソース・トレイ
ン領域上に耐火金属層を形成している。しかしながら、
この従来例では、ソース・ドレイン領域上の多結晶シリ
コン膜をエツチングによって部分的に除去する際に、多
結晶シリコン膜とともにシリコン基板もエツチングされ
てしまうためソース・ドレイン領域の有効接合深さが影
響を受け、また基板が損失を受けてしまう。
の間のソース・ドレイン引出し用多結晶シリコン膜の接
触抵抗を減らすために、多結晶シリコン膜をエツチング
してパターニングした残りの多結晶シリコン膜表面及び
多結晶シリコン膜をエツチング除去したソース・トレイ
ン領域上に耐火金属層を形成している。しかしながら、
この従来例では、ソース・ドレイン領域上の多結晶シリ
コン膜をエツチングによって部分的に除去する際に、多
結晶シリコン膜とともにシリコン基板もエツチングされ
てしまうためソース・ドレイン領域の有効接合深さが影
響を受け、また基板が損失を受けてしまう。
(課題を解決するための手段)
本発明による半導体装置の製造方法は、上記問題点を解
決するため以下の工程を有する。即ち半導体基板上にフ
ィールド酸化膜を形成するとともにゲート絶縁膜を介し
てゲート電極を形成する工程と、フィールド酸化膜上に
多結晶シリコン膜を形成するとともにソース・ドレイン
となる領域上に絶縁膜を介して多結晶シリコン膜を形成
する工程と、ソース・ドレインとなる領域上の少なくと
も一部の絶縁膜及び多結晶シリコン膜を多異なるエツチ
ング手段を用いて順次エツチングして除去する工程と、
このエツチング工程で残った多結晶シリコン膜表面及び
絶縁膜をエツチング除去した拡散領域上に金属IIIを
形成する工程とからなる。
決するため以下の工程を有する。即ち半導体基板上にフ
ィールド酸化膜を形成するとともにゲート絶縁膜を介し
てゲート電極を形成する工程と、フィールド酸化膜上に
多結晶シリコン膜を形成するとともにソース・ドレイン
となる領域上に絶縁膜を介して多結晶シリコン膜を形成
する工程と、ソース・ドレインとなる領域上の少なくと
も一部の絶縁膜及び多結晶シリコン膜を多異なるエツチ
ング手段を用いて順次エツチングして除去する工程と、
このエツチング工程で残った多結晶シリコン膜表面及び
絶縁膜をエツチング除去した拡散領域上に金属IIIを
形成する工程とからなる。
(作 用)
本発明では、ソース・ドレイン引出し用多結晶シリコン
を形成する際に、ソース・ドレイン領域となる半導体基
板上では絶縁膜を介して多結晶シリコンを堆積している
。これにより多結晶シリコンをエツチングしてパターニ
ングする際に、ソース・ドレイン領域上では絶縁膜表面
で一部エッチングをストップさせた後、半導体基板のエ
ツチングは抑制されるエツチングガスを用いて上記絶縁
膜を選択的にエツチングすることができる。従って、半
導体基板のソース・ドレイン領域を不注意によりエツチ
ングすることがない。
を形成する際に、ソース・ドレイン領域となる半導体基
板上では絶縁膜を介して多結晶シリコンを堆積している
。これにより多結晶シリコンをエツチングしてパターニ
ングする際に、ソース・ドレイン領域上では絶縁膜表面
で一部エッチングをストップさせた後、半導体基板のエ
ツチングは抑制されるエツチングガスを用いて上記絶縁
膜を選択的にエツチングすることができる。従って、半
導体基板のソース・ドレイン領域を不注意によりエツチ
ングすることがない。
(実 施 例)
本発明の実施例を図面を参照して説明する。第1図(a
)〜(g)は本発明の第1の実施例を示す断面図である
。
)〜(g)は本発明の第1の実施例を示す断面図である
。
先ず、第1図(a)に示すようにN型シリコン基板(1
01)のMOS FETを形成する領域以外の表面に厚
いフィールド酸化膜(102)を選択的に形成し、続い
てMOS FETを形成する表面に厚さ10nmのゲー
ト酸化膜(103)を形成する。さらに全面に、ゲート
材となる厚さ400n鳳の多結晶シリコン層とsio、
からなる厚さ1100nのCVD酸化膜を堆積した後。
01)のMOS FETを形成する領域以外の表面に厚
いフィールド酸化膜(102)を選択的に形成し、続い
てMOS FETを形成する表面に厚さ10nmのゲー
ト酸化膜(103)を形成する。さらに全面に、ゲート
材となる厚さ400n鳳の多結晶シリコン層とsio、
からなる厚さ1100nのCVD酸化膜を堆積した後。
フォトリソグラフィ工程によって第1の絶縁膜(104
)とゲート電極(105)のパターニングを行なう。
)とゲート電極(105)のパターニングを行なう。
パターニングを用いたレジストは11□SO,+H,0
,液で除去する。そして、この第1の絶縁[(104)
とゲート電極(105)をマスクにしてP型不純物例え
ばボロンをイオン注入しソース・ドレインとなる拡散領
域(106)を形成する。 このときの不純物濃度は、
拡散領域(106)を浅くするためI X 10”am
″″以下にすれば良い。次に、CVDにより厚さ110
0nのSiO2膜からなる第2の絶縁膜を堆積した後、
C,F、とCHF、の混合ガスを用いた異方性エツチン
グにより第1図(b)に示すようにゲート電極(105
)の周辺に側壁絶縁膜(107)を形成する。このとき
。
,液で除去する。そして、この第1の絶縁[(104)
とゲート電極(105)をマスクにしてP型不純物例え
ばボロンをイオン注入しソース・ドレインとなる拡散領
域(106)を形成する。 このときの不純物濃度は、
拡散領域(106)を浅くするためI X 10”am
″″以下にすれば良い。次に、CVDにより厚さ110
0nのSiO2膜からなる第2の絶縁膜を堆積した後、
C,F、とCHF、の混合ガスを用いた異方性エツチン
グにより第1図(b)に示すようにゲート電極(105
)の周辺に側壁絶縁膜(107)を形成する。このとき
。
エツチングにより拡散領域(106)上のゲート酸化膜
(103)が除去されるので、さらに熱酸化を行って拡
散領域(106)上に厚さ15n−の熱酸化膜(108
)を形成する。その後、第1図(Q)に示すように厚さ
100n飄の多結晶シリコン膜(109)を堆積すると
ともにフォトリソグラフィ工程によってレジスト(11
0)をパターニングする。そして、第1図(d)に示す
ようにレジスト(110)をマスクにしてCF4ガスを
用いた異方性エツチングを行なってソース・ドレイン引
出し用多結晶シリコン(111)を形成した後レジスト
(110)を除去する。
(103)が除去されるので、さらに熱酸化を行って拡
散領域(106)上に厚さ15n−の熱酸化膜(108
)を形成する。その後、第1図(Q)に示すように厚さ
100n飄の多結晶シリコン膜(109)を堆積すると
ともにフォトリソグラフィ工程によってレジスト(11
0)をパターニングする。そして、第1図(d)に示す
ようにレジスト(110)をマスクにしてCF4ガスを
用いた異方性エツチングを行なってソース・ドレイン引
出し用多結晶シリコン(111)を形成した後レジスト
(110)を除去する。
次に、第1図(e)に示すようにソース・ドレイン引出
し用多結晶シリコン膜(111)及び側壁絶縁膜(10
7)をマスクにして熱酸化膜(108)を02F、とC
lF3の混合ガスを用いた異方性エツチングによって除
去する。尚、このエツチングはN)14F液又はtIF
液を用いても良い、この時、側壁絶縁膜(107)の上
部をエツチングし、ゲート電極(105)と同様の高さ
にする。その後、第1図(f)に示すように、熱酸化膜
(tOa)を除去した拡散領域(106)表面、ゲート
電極(105)上及びソース・ドレイン引出し用多結晶
シリコン(111)表面に厚さ50nmのタングステン
膜(112)をシラン還元により選択成長させる。
し用多結晶シリコン膜(111)及び側壁絶縁膜(10
7)をマスクにして熱酸化膜(108)を02F、とC
lF3の混合ガスを用いた異方性エツチングによって除
去する。尚、このエツチングはN)14F液又はtIF
液を用いても良い、この時、側壁絶縁膜(107)の上
部をエツチングし、ゲート電極(105)と同様の高さ
にする。その後、第1図(f)に示すように、熱酸化膜
(tOa)を除去した拡散領域(106)表面、ゲート
電極(105)上及びソース・ドレイン引出し用多結晶
シリコン(111)表面に厚さ50nmのタングステン
膜(112)をシラン還元により選択成長させる。
そして基板表面にSiO2膜は又はPSGからなる厚さ
1−の第3の絶縁膜(113)をバイアススパッタ法に
より堆積した後、第1図(g)に示すようにフィールド
酸化full (102)上の第3の絶縁膜(113)
にコンタクト孔を開け、このコンタクト孔にAN配線(
114)を形成する。
1−の第3の絶縁膜(113)をバイアススパッタ法に
より堆積した後、第1図(g)に示すようにフィールド
酸化full (102)上の第3の絶縁膜(113)
にコンタクト孔を開け、このコンタクト孔にAN配線(
114)を形成する。
以上1本実施例による製造方法においては拡散領域(1
06)上に熱酸化膜(108)を介してポリシリコン層
(109)を形成しており、 これによりソース・ドレ
イン引出し用多結晶シリコン(111)を異方性エツチ
ングによりパターニングする際に、拡散領域(106)
上では熱酸化膜(108)表面でエツチングをストップ
させ、 さらにこの熱酸化膜(108)を異なるエツチ
ングガスで選択的にエツチングすることにより拡散領域
(106)を不注意によりエツチングすることがない。
06)上に熱酸化膜(108)を介してポリシリコン層
(109)を形成しており、 これによりソース・ドレ
イン引出し用多結晶シリコン(111)を異方性エツチ
ングによりパターニングする際に、拡散領域(106)
上では熱酸化膜(108)表面でエツチングをストップ
させ、 さらにこの熱酸化膜(108)を異なるエツチ
ングガスで選択的にエツチングすることにより拡散領域
(106)を不注意によりエツチングすることがない。
また、上記実施例では金属配管とのコンタクトをフィー
ルド酸化膜上で行っているので、ソース・ドレインの拡
散領域に直接金属配線を形成した場合の金属配管のスパ
イクの発生を防止できる。さらに、ソース・ドレイン引
出し用多結晶シリコン膜を形成する場合、ゲート電極の
側壁絶縁膜の周辺の多結晶シリコン膜を除去しているの
で、ゲートとソース・ドレインのオーバーラツプ容量を
小さくすることができ、素子の微細化、高速化を実現で
きる。
ルド酸化膜上で行っているので、ソース・ドレインの拡
散領域に直接金属配線を形成した場合の金属配管のスパ
イクの発生を防止できる。さらに、ソース・ドレイン引
出し用多結晶シリコン膜を形成する場合、ゲート電極の
側壁絶縁膜の周辺の多結晶シリコン膜を除去しているの
で、ゲートとソース・ドレインのオーバーラツプ容量を
小さくすることができ、素子の微細化、高速化を実現で
きる。
このように上記実施例ではソース・ドレイン引出し用の
多結晶シリコン膜を半導体基板と接触させずに形成し、
その後金属膜を形成して引出し用多結晶シリコン膜と半
導体基板を接触させることにより、半導体基板を傷める
ことなく引出し用多結晶シリコンをゲート電極から離す
ことができる。
多結晶シリコン膜を半導体基板と接触させずに形成し、
その後金属膜を形成して引出し用多結晶シリコン膜と半
導体基板を接触させることにより、半導体基板を傷める
ことなく引出し用多結晶シリコンをゲート電極から離す
ことができる。
次に、上記第1の実施例の変形例を説明する。
第1の実施例ではソース・ドレイン領域を形成する際、
第1図(a)に示すようにポリシリコンからなるゲート
電極(105)とSiO□からなる第1の絶縁III(
104)をマスクにしてイオン注入しているが、この場
合イオンがシリコン基板(101)の格子の隙間を通っ
てシリコン基板(101)の内部まで入る、いわゆるチ
ャネリング現象が起き、拡散領域(106)が深くなる
虞れがある。そのため、イオン注入を行う前に基板をア
モルファス化することが考えられる。以下、この例を第
2図(a)〜(d)を参照して説明する。
第1図(a)に示すようにポリシリコンからなるゲート
電極(105)とSiO□からなる第1の絶縁III(
104)をマスクにしてイオン注入しているが、この場
合イオンがシリコン基板(101)の格子の隙間を通っ
てシリコン基板(101)の内部まで入る、いわゆるチ
ャネリング現象が起き、拡散領域(106)が深くなる
虞れがある。そのため、イオン注入を行う前に基板をア
モルファス化することが考えられる。以下、この例を第
2図(a)〜(d)を参照して説明する。
先ず、第2図(a)に示すように、N型シリコン基板(
101)上に、熱酸化によるゲート絶縁[(103)。
101)上に、熱酸化によるゲート絶縁[(103)。
多結晶シリコン膜、CVDによるSiO2膜を堆積した
後、フォトリソグラフィ工程によりSiO2膜(104
)及び多結晶シリコン膜(105)をパターニングする
。
後、フォトリソグラフィ工程によりSiO2膜(104
)及び多結晶シリコン膜(105)をパターニングする
。
次に、第2図(b)に示すようにSiO2膜(104)
、 多結晶シリコン膜(105)をマスクとして、 ド
ーズ量I X 101.’cm””のSiを30keV
のエネルギーでイオン注入して、将来のソース・ドレイ
ン拡散領域を含む領域(201)をアモルファス化する
。その後、アモルファス領域(201)が再結晶化しな
い温度、 例えば約350℃でCvDにより基板(10
1)表面1csio2膜を堆積する。そして、C2F、
とCl−IF5の混合ガスを用いた異方性エツチングに
より第2図(c)に示すようにゲート電極(105)の
周辺に側壁絶縁膜(107)を形成する。このとき、ゲ
ート電極(105)上のSiO2膜(104)はエツチ
ングにより除去される。また、ゲート電極(105)下
及び側壁絶縁膜(107)下以外のゲート酸化膜もエツ
チングにより除去される。
、 多結晶シリコン膜(105)をマスクとして、 ド
ーズ量I X 101.’cm””のSiを30keV
のエネルギーでイオン注入して、将来のソース・ドレイ
ン拡散領域を含む領域(201)をアモルファス化する
。その後、アモルファス領域(201)が再結晶化しな
い温度、 例えば約350℃でCvDにより基板(10
1)表面1csio2膜を堆積する。そして、C2F、
とCl−IF5の混合ガスを用いた異方性エツチングに
より第2図(c)に示すようにゲート電極(105)の
周辺に側壁絶縁膜(107)を形成する。このとき、ゲ
ート電極(105)上のSiO2膜(104)はエツチ
ングにより除去される。また、ゲート電極(105)下
及び側壁絶縁膜(107)下以外のゲート酸化膜もエツ
チングにより除去される。
次に、P型不純物、例えばボロンを5 X 10”cm
−3の量だけ5 keVのエネルギーで基板(101)
表面にイオン注入し、さらに、950℃で40秒間ラン
プアニールを行ってボロンを活性化して拡散領域(10
6)を形成するとともにアモルファス化していた領域(
201)を再結晶化する。その後は、拡散領域(to6
)の表面に熱酸化膜を形成して第1図(b)と同様の構
成にすることができる。
−3の量だけ5 keVのエネルギーで基板(101)
表面にイオン注入し、さらに、950℃で40秒間ラン
プアニールを行ってボロンを活性化して拡散領域(10
6)を形成するとともにアモルファス化していた領域(
201)を再結晶化する。その後は、拡散領域(to6
)の表面に熱酸化膜を形成して第1図(b)と同様の構
成にすることができる。
以上、この例ではアモルファス化した領域(201)で
再結晶化しない温度でゲート電極(tOS)の側壁絶縁
膜(107)を形成した後、不純物をイオン注入してソ
ース・ドレインの拡散領域(106)を形成している。
再結晶化しない温度でゲート電極(tOS)の側壁絶縁
膜(107)を形成した後、不純物をイオン注入してソ
ース・ドレインの拡散領域(106)を形成している。
そのため、不純物をイオン注入する際。
側壁絶縁膜(107)下のシリコン基板(lot)もア
モルファス化しており、 その結果、拡散領域(106
)ではシリコン基板(101)表面に対して垂直方向の
みならず水平方向のチャネリングの発生を防止すること
ができる。
モルファス化しており、 その結果、拡散領域(106
)ではシリコン基板(101)表面に対して垂直方向の
みならず水平方向のチャネリングの発生を防止すること
ができる。
尚、上記第1の実施例では拡散領域(106)表面及び
ソース・ドレイン引出し用多結晶シリコン(111)の
表面にタングステン膜(112)をシラン還元により選
択成長させたが、これは表面に金属膜、例えばチタン膜
をスパッタにより形成し、熱処理して5illとの接触
部をシリサイド化し、その後未反応のチタンを除去する
ようにしても良い。
ソース・ドレイン引出し用多結晶シリコン(111)の
表面にタングステン膜(112)をシラン還元により選
択成長させたが、これは表面に金属膜、例えばチタン膜
をスパッタにより形成し、熱処理して5illとの接触
部をシリサイド化し、その後未反応のチタンを除去する
ようにしても良い。
次に本発明の第2の実施例を第3図(a)〜(d)を参
照して説明する1本実施例では、先ず第1の実施例でP
型拡散領域(106)を形成せずに第1図(a)、(b
)の工程を行なう、これを第3図(a)に示す0次に、
第3図(b)に示すように基板(101)表面に厚さ1
00n−の多結晶シリコン膜(109)を堆積してフォ
トリソグラフィ工程によってレジスト(110)をパタ
ーニングする。その後、レジスI〜(110)及び側壁
絶縁膜(107)、第1の絶縁膜(1,04)、ゲート
電極(105)をマスクにしてP型不純物をイオン注入
しソース・ドレインとなる拡散領域(301)を形成す
る。次に、レジスト(110)をマスクにして多結晶シ
リコン膜(109)を異方性エツチングし。
照して説明する1本実施例では、先ず第1の実施例でP
型拡散領域(106)を形成せずに第1図(a)、(b
)の工程を行なう、これを第3図(a)に示す0次に、
第3図(b)に示すように基板(101)表面に厚さ1
00n−の多結晶シリコン膜(109)を堆積してフォ
トリソグラフィ工程によってレジスト(110)をパタ
ーニングする。その後、レジスI〜(110)及び側壁
絶縁膜(107)、第1の絶縁膜(1,04)、ゲート
電極(105)をマスクにしてP型不純物をイオン注入
しソース・ドレインとなる拡散領域(301)を形成す
る。次に、レジスト(110)をマスクにして多結晶シ
リコン膜(109)を異方性エツチングし。
ソース・ドレイン引出し用多結晶シリコン(111)を
形成した後、第3図(c)に示すようにレジスト(11
0)を除去する。 そしてさらに適度な熱処理を行ない
、 P型の拡散領域(301)の一方のエツジがゲート
電極(105)下まで届くようにする。その後は、第1
の実施例で示した第1図(d)以降と同様の工程を行な
う。以上のようにして製造される肋S FIETの拡散
領域(301)の横方向の伸びを、レジスト(110)
のパターニング位置、側壁絶縁膜(107)の幅及びそ
の後の熱処理により制御することができ、微細なMOS
FETを製造することができる。
形成した後、第3図(c)に示すようにレジスト(11
0)を除去する。 そしてさらに適度な熱処理を行ない
、 P型の拡散領域(301)の一方のエツジがゲート
電極(105)下まで届くようにする。その後は、第1
の実施例で示した第1図(d)以降と同様の工程を行な
う。以上のようにして製造される肋S FIETの拡散
領域(301)の横方向の伸びを、レジスト(110)
のパターニング位置、側壁絶縁膜(107)の幅及びそ
の後の熱処理により制御することができ、微細なMOS
FETを製造することができる。
次に、ここで第1の実施例と第2の実施例の変形例を説
明する。第1の実施例と第2の実施例では、側壁絶縁膜
(107)をSiO2膜で形成し、この側壁絶縁膜(1
07)をC2F、とC1(F3の混合ガスを用いた異方
性エツチングにより形成する際、同じ材質からなるゲー
ト酸化膜(103)も同様にエツチング除去されるため
、新たに熱酸化膜(108)を形成している。しかし側
壁絶縁膜(107)をSiN膜で形成する場合CF、、
、02及びN2の混合ガスを用いた異方性エツチングを
行なうことによりSiO2膜からなるゲート酸化膜(1
0:l)はエツチング除去されない。従って、この場合
新たな熱酸化膜の形成は不要となる。
明する。第1の実施例と第2の実施例では、側壁絶縁膜
(107)をSiO2膜で形成し、この側壁絶縁膜(1
07)をC2F、とC1(F3の混合ガスを用いた異方
性エツチングにより形成する際、同じ材質からなるゲー
ト酸化膜(103)も同様にエツチング除去されるため
、新たに熱酸化膜(108)を形成している。しかし側
壁絶縁膜(107)をSiN膜で形成する場合CF、、
、02及びN2の混合ガスを用いた異方性エツチングを
行なうことによりSiO2膜からなるゲート酸化膜(1
0:l)はエツチング除去されない。従って、この場合
新たな熱酸化膜の形成は不要となる。
その後は、第1の実施例では第1図(b)以降と同様の
工程を行えば良く、第2の実施例では第3図(a)以降
と同様の工程を行えば良い。
工程を行えば良く、第2の実施例では第3図(a)以降
と同様の工程を行えば良い。
さらに次に、本発明の第3の実施例を第4図(a)〜(
e)を参照して説明する。先ず、第4図(a)に示すよ
うにN型シリコン基板(101)表面に選択的にフィー
ルド酸化膜(102)を形成した後、基板(101)を
熱酸化して厚さ10nmのゲート酸化IPJ(103)
を形成する。次に、基板(101)表面に厚さ400n
mの多結晶シリコン膜を堆積し、その後フォトリングラ
フィ工程によってこの多結晶シリコン膜をパタニングし
、ゲートN極(105)とともにソース・ドレイン引出
し用多結晶シリコン膜(401)を形成する。その後、
ゲート電極(105)と多結晶シリコン(401)をマ
スクにして、 イオン注入によりP型拡散領域(402
)を形成する。次に、CVDにより厚さloOnmのS
iO2膜を基板(lol)表面に堆積した後。
e)を参照して説明する。先ず、第4図(a)に示すよ
うにN型シリコン基板(101)表面に選択的にフィー
ルド酸化膜(102)を形成した後、基板(101)を
熱酸化して厚さ10nmのゲート酸化IPJ(103)
を形成する。次に、基板(101)表面に厚さ400n
mの多結晶シリコン膜を堆積し、その後フォトリングラ
フィ工程によってこの多結晶シリコン膜をパタニングし
、ゲートN極(105)とともにソース・ドレイン引出
し用多結晶シリコン膜(401)を形成する。その後、
ゲート電極(105)と多結晶シリコン(401)をマ
スクにして、 イオン注入によりP型拡散領域(402
)を形成する。次に、CVDにより厚さloOnmのS
iO2膜を基板(lol)表面に堆積した後。
C,F6とC)IF、の混合ガスを用いた異方性エツチ
ングにより第4図(b)に示すようにゲート電ti (
105)及びソース・ドレイン引出し用多結晶シリコン
膜(401)の周辺に側壁絶縁膜(403) 、 (4
04)を形成する。
ングにより第4図(b)に示すようにゲート電ti (
105)及びソース・ドレイン引出し用多結晶シリコン
膜(401)の周辺に側壁絶縁膜(403) 、 (4
04)を形成する。
その後、第4図(c)に示すようにフォトリングラフィ
工程によってゲート電t4i(105) を覆うように
レジスト(405)をバターニングし、 希HF液によ
ってソース・ドレイン引出し用多結晶シリコン膜(40
1)周辺の側壁絶縁膜(404)をエツチング除去する
。次に、レジスト(405)を除去した後、第4図(d
)に示すようにゲート電極(105)上及びソース・ド
レイン引出し用多結晶シリコン膜(401)表面に厚さ
50nmのタングステン膜(406)をシラン還元によ
り選択成長させる。その後は、第1の実施例と同様に第
4図(e)に示すように絶縁膜(113)、Al配線(
114)を形成する。以上、本実施例によればソース・
ドレイン引出し用多結晶シリコン膜(401)をゲート
電極(105)とともに同一の多結晶シリコン膜をパタ
ーニングして形成しており、そのためソース・ドレイン
引出し用多結晶シリコン膜形成のための多結晶シリコン
膜を別に形成する必要はない。
工程によってゲート電t4i(105) を覆うように
レジスト(405)をバターニングし、 希HF液によ
ってソース・ドレイン引出し用多結晶シリコン膜(40
1)周辺の側壁絶縁膜(404)をエツチング除去する
。次に、レジスト(405)を除去した後、第4図(d
)に示すようにゲート電極(105)上及びソース・ド
レイン引出し用多結晶シリコン膜(401)表面に厚さ
50nmのタングステン膜(406)をシラン還元によ
り選択成長させる。その後は、第1の実施例と同様に第
4図(e)に示すように絶縁膜(113)、Al配線(
114)を形成する。以上、本実施例によればソース・
ドレイン引出し用多結晶シリコン膜(401)をゲート
電極(105)とともに同一の多結晶シリコン膜をパタ
ーニングして形成しており、そのためソース・ドレイン
引出し用多結晶シリコン膜形成のための多結晶シリコン
膜を別に形成する必要はない。
その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
本発明により、ソース・ドレイン引出し用多結晶シリコ
ンをゲート電極から離して寄生効果を少なくしたMOS
FIETを、半導体基板が不注意によりエツチングさ
れることなく良好に製造することができる。
ンをゲート電極から離して寄生効果を少なくしたMOS
FIETを、半導体基板が不注意によりエツチングさ
れることなく良好に製造することができる。
第1図は本発明の第1の実施例を示す工程断面図、第2
図は第1の実施例の変形例を示す工程断面図、第3図は
第2の実施例を示す工程断面図。 第4図は第3図の実施例を示す工程断面図、第5図は従
来例を示す断面図である。 101・・・シリコン基板、 102・・・フィールド酸化膜、 103・・・ゲート酸化膜、 104,113・・
・絶縁膜、105・・・ゲート電極。 106、301.402・・・拡散領域、107、40
3.404・・・側壁絶縁膜、108・・・熱酸化膜、 109、401・・・多結晶シリコン膜、110、40
5・・・レジスト、 111・・・ソースドレイン引出し用多結晶シリコン膜
。 112・・・タングステン膜、114・・・Al配線、
201・・・アモルファス化領域。 代理人 弁理士 則 近 憲 佑 同 松山光之 第 図 第 図 第 図 第 図 第 図 第 図
図は第1の実施例の変形例を示す工程断面図、第3図は
第2の実施例を示す工程断面図。 第4図は第3図の実施例を示す工程断面図、第5図は従
来例を示す断面図である。 101・・・シリコン基板、 102・・・フィールド酸化膜、 103・・・ゲート酸化膜、 104,113・・
・絶縁膜、105・・・ゲート電極。 106、301.402・・・拡散領域、107、40
3.404・・・側壁絶縁膜、108・・・熱酸化膜、 109、401・・・多結晶シリコン膜、110、40
5・・・レジスト、 111・・・ソースドレイン引出し用多結晶シリコン膜
。 112・・・タングステン膜、114・・・Al配線、
201・・・アモルファス化領域。 代理人 弁理士 則 近 憲 佑 同 松山光之 第 図 第 図 第 図 第 図 第 図 第 図
Claims (2)
- (1)半導体基板上にフィールド酸化膜を形成するとと
もにゲート絶縁膜を介してゲート電極を形成する工程と
、前記フィールド酸化膜上に多結晶シリコン膜を形成す
るとともにソース若しくはドレインとなる領域上に絶縁
膜を介して多結晶シリコン膜を形成する工程と、前記ソ
ース若しくはドレインとなる領域上の少なくとも一部の
前記絶縁膜及び多結晶シリコン膜を各異なるエッチング
ガスを用いて順次エッチングして除去する工程と、この
エッチング工程で残った前記多結晶シリコン膜表面及び
前記絶縁膜をエッチング除去した前記半導体基板表面に
金属膜を形成する工程とからなることを特徴とする半導
体装置の製造方法。 - (2)シリコン基板上に部分的にフィールド酸化膜を形
成した後前記シリコン基板表面に第1の熱酸化膜を形成
する工程と、この第1の熱酸化膜上に多結晶シリコンか
らなるゲート電極及びこのゲート電極上に第1のSiO
_2膜を形成する工程と、前記フィールド酸化膜、前記
第1のSiO_2膜をマスクにして前記シリコン基板表
面に不純物をイオン注入しソース若しくはドレインとな
る拡散領域を形成する工程と、前記シリコン基板表面に
第2のSiO_2膜を形成した後この第2のSiO_2
膜を異方性エッチングして前記ゲート電極の周辺に前記
第2のSiO_2膜を残す工程と、前記フィールド酸化
膜と前記ゲート電極周辺の前記第2のSiO_2膜との
間の前記シリコン基板表面に第2の熱酸化膜を形成する
工程と、前記シリコン基板上に多結晶シリコン膜を形成
した後前記拡散領域上に少なくとも一部の前記第2の熱
酸化膜及び前記多結晶シリコン膜を異なるエッチングガ
スを用いて順次エッチングして除去する工程と、このエ
ッチング工程で残った前記多結晶シリコン膜表面及び前
記第2の熱酸化膜をエッチング除去した前記拡散領域表
面にシラン還元によりタングステン層を形成する工程と
、前記シリコン基板上に第3のSiO_2膜を形成した
後前記フィールド酸化膜領域に形成した前記タングステ
ン層上の前記第3のSiO_2膜を一部除去し、この第
3のSiO_2膜を除去した領域にAl膜を形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24382088A JPH0294445A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24382088A JPH0294445A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0294445A true JPH0294445A (ja) | 1990-04-05 |
Family
ID=17109413
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24382088A Pending JPH0294445A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0294445A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5407847A (en) * | 1991-05-03 | 1995-04-18 | Motorola Inc. | Method for fabricating a semiconductor device having a shallow doped region |
CN105789112A (zh) * | 2014-12-26 | 2016-07-20 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制备方法 |
-
1988
- 1988-09-30 JP JP24382088A patent/JPH0294445A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5407847A (en) * | 1991-05-03 | 1995-04-18 | Motorola Inc. | Method for fabricating a semiconductor device having a shallow doped region |
CN105789112A (zh) * | 2014-12-26 | 2016-07-20 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制备方法 |
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