JPH029402Y2 - - Google Patents

Description

【考案の詳細な説明】 〔考案の技術分野〕 本考案は、マイクロコンピユータ等に使用され
るバスライン電源装置の改良に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to an improvement of a bus line power supply device used in microcomputers and the like.

〔考案の技術的背景とその問題点〕[Technical background of the invention and its problems]

マイクロコンピユータ等にあつては、用途拡大
に伴つてメモリ等の拡張がなされることがある
が、通常かかる場合には第１図のように、マイク
ロコンピユータの本体ともなるべきCPU１より
導出されたデータバス２およびコントロール線３
にバツフア回路４を介して拡張メモリ５が接続さ
れ、しかもCPU側Ａとバツフア側Ｂとはそれぞ
れ別電源によつて動作するように構成されてい
る。なお、６はCPU側Ａのメモリ、７はバツフ
ア側Ｂに使用される電源、８は電源７の電圧を検
出する電圧検出回路である。 In the case of microcomputers, memory, etc. may be expanded as the applications expand, but normally in such cases, as shown in Figure 1, data derived from the CPU 1, which is also the main body of the microcomputer, is Bus 2 and control line 3
An extended memory 5 is connected to the CPU side via a buffer circuit 4, and the CPU side A and the buffer side B are configured to operate using separate power supplies. Note that 6 is a memory on the CPU side A, 7 is a power supply used on the buffer side B, and 8 is a voltage detection circuit for detecting the voltage of the power supply 7.

ところで、正常動作時、バツフア回路４はデー
タバス２に対してハイ・インピーダンスの状態で
接続されているが、電源電圧が電源しや断または
電圧低下によつて第２図イのように降下していく
と、電源電圧が3V〜1Vの間でバツフア回路４が
ロー・インピーダンスとなり、CPU側Ａのバス
電圧特性は同図ロに示すように極端に不安定な状
態となつて零電圧に落ち、CPU１から導出され
たデータバス２が完全に抑えられてしまう。 Incidentally, during normal operation, the buffer circuit 4 is connected to the data bus 2 in a high impedance state, but the power supply voltage may drop as shown in Figure 2A due to a power outage or voltage drop. As time goes on, the buffer circuit 4 becomes low impedance when the power supply voltage is between 3V and 1V, and the bus voltage characteristics on the CPU side A become extremely unstable and drop to zero voltage, as shown in FIG. , the data bus 2 derived from the CPU 1 is completely suppressed.

この場合、電圧検出回路８からバツフア回路４
へインヒビツト信号またはデイセーブル信号IN
を与えてアクテイブすればハイ・インピーダンス
に維持できるが、これも比較的低い電圧によつて
正常動作するものに限つて言えることであつて、
バツフア回路４として比較的に多用されている
TTLのように4.75V以上のときに正常動作するも
のには、それを期待することはできない。従つ
て、電源しや断または電圧低下時には依然として
上記不具合を解決することができない。このた
め、バツフア回路４によつてデータバス２が抑え
られると、例えばCPU１からメモリ６に“１”
を書込んでも“０”として書込んでしまい、また
メモリ６からCPU１に対しても同様の問題が生
じ、誤動作するといつた欠点があつた。 In this case, from the voltage detection circuit 8 to the buffer circuit 4
inhibit signal or disable signal IN
High impedance can be maintained by activating it by supplying a voltage, but this is only true for devices that operate normally with a relatively low voltage.
Relatively used as buffer circuit 4
You cannot expect that from something like TTL, which operates normally when the voltage is 4.75V or higher. Therefore, even when the power supply is cut off or the voltage drops, the above-mentioned problem cannot be solved. Therefore, when the data bus 2 is suppressed by the buffer circuit 4, for example, "1" is transferred from the CPU 1 to the memory 6.
Even if the memory 6 is written, it is written as "0", and a similar problem occurs from the memory 6 to the CPU 1, resulting in a malfunction.

〔考案の目的〕[Purpose of invention]

本考案は以上のような点に着目してなされたも
ので、バツフア側の電源がしや断または電圧降下
したときでもバツフア回路をハイ・インピーダン
スに保持し得、よつてCPUの誤動作を防止する
バスライン電源装置を提供することにある。 The present invention was developed with the above points in mind, and even when the power supply on the buffer side is interrupted or the voltage drops, the buffer circuit can be maintained at high impedance, thereby preventing CPU malfunction. The purpose of the present invention is to provide a bus line power supply device.

〔考案の概要〕[Summary of the idea]

本考案は、バツフア回路の電源ラインにインピ
ーダンス保持用スイツチ回路を介挿し、電源電圧
が所定電圧以下となつたとき、直ちにまたは
CPUによるバツフア回路へのアクセス終了後に
電源ラインを切り離すことにより、バツフア回路
のインピーダンスをハイ・インピーダンスに保持
するバスライン電源装置である。 This invention inserts an impedance holding switch circuit into the power supply line of the buffer circuit, and when the power supply voltage drops below a predetermined voltage,
This is a bus line power supply device that maintains the impedance of the buffer circuit at high impedance by disconnecting the power supply line after the CPU finishes accessing the buffer circuit.

〔考案の実施例〕 以下、本発明の第１の実施例について第３図を
参照して説明する。CPU側Ａは、CPU１１およ
びメモリ１２を備えており、これらは図示してい
ないがCPU側の専用電源によつて動作するよう
に構成され、CPU１１からはデータバス１３お
よびコントロール線１４が導出されている。従つ
て、CPU１１は、コントロール線１４を用いて
メモリ１２を書込みまたは読出しモードとした
後、書込みデータまたは読出しデータをデータバ
ス１３を介して授受するようになつている。[Embodiment of the invention] Hereinafter, a first embodiment of the present invention will be described with reference to FIG. The CPU side A includes a CPU 11 and a memory 12, which are configured to operate by a dedicated power supply on the CPU side (not shown), and a data bus 13 and a control line 14 are led out from the CPU 11. There is. Therefore, the CPU 11 uses the control line 14 to put the memory 12 into a write or read mode, and then sends and receives write data or read data via the data bus 13.

一方、バツフア側Ｂは、CPU１１より導出さ
れたデータバス１３およびコントロール線１４に
バツフア回路２１を介してメモリ２２が接続さ
れ、またバツフア側専用の電源２３とバツフア回
路２１とを結ぶ電源ライン２４にインピーダンス
保持用スイツチ回路２５が介挿されている。そし
て、電源２３の両端間には電圧検出回路２６が接
続され、この回路２６によつて電源電圧が所定の
電圧例えばバツフア回路２１が不動作となる直前
の電圧を検出したとき、前記インピーダンス保持
用スイツチ回路２５にインピーダンス保持のため
の制御信号を与える。この制御信号を受けてイン
ピーダンス保持用スイツチ回路２５は電源２３か
らバツフア回路２１を切り離すことにより、バツ
フア回路２１の入力端をオープン状態とし、デー
タバス１３に対してはハイ・インピーダンスで接
続保持されるようになつている。 On the other hand, on the buffer side B, a memory 22 is connected to a data bus 13 and a control line 14 derived from the CPU 11 via a buffer circuit 21, and a power supply line 24 connecting a power supply 23 exclusively for the buffer side and the buffer circuit 21 is connected to the buffer side B. An impedance holding switch circuit 25 is inserted. A voltage detection circuit 26 is connected between both terminals of the power supply 23, and when the circuit 26 detects that the power supply voltage is a predetermined voltage, for example, a voltage immediately before the buffer circuit 21 becomes inoperable, the impedance holding circuit 26 is connected. A control signal for impedance maintenance is given to the switch circuit 25. In response to this control signal, the impedance holding switch circuit 25 disconnects the buffer circuit 21 from the power supply 23, thereby making the input terminal of the buffer circuit 21 open, and maintaining the connection to the data bus 13 at high impedance. It's becoming like that.

前記バツフア回路２１の一部について具体的に
述べると、例えば第４図のように電源ライン２４
から電源２３の給電を受けるTTL２１１の入力
端と共通ライン２１２との間に抵抗２１３が介挿
され、またTTL２１１の入力端とデータバス１
３との間にトランジスタ２１４が介挿されてなる
構成である。このバツフア回路２１としては、通
常TTL２１１から抵抗２１３を経て共通ライン
２１２に電流が流れないが、例えば3V〜1V間で
電流が流れてトランジスタ２１４がオンし、同ト
ランジスタ２１４のエミツタ・コレクタ間のイン
ピーダンスがロー・インピーダンスとなるような
構成されたもので、例えばテキサスインスツルメ
ンツ製のSN74L244Nなどが使用されている。従
つて、抵抗２１３およびトランジスタ２１４はイ
ンピーダンス変換回路を構成している。 To describe a part of the buffer circuit 21 in detail, for example, as shown in FIG.
A resistor 213 is inserted between the input end of the TTL 211 which receives power from the power supply 23 from the common line 212, and the input end of the TTL 211 and the data bus 1
In this configuration, a transistor 214 is inserted between the transistor 3 and the transistor 214. In this buffer circuit 21, normally no current flows from the TTL 211 through the resistor 213 to the common line 212, but for example, a current between 3V and 1V turns on the transistor 214, and the impedance between the emitter and collector of the transistor 214 For example, the SN74L244N manufactured by Texas Instruments is used. Therefore, resistor 213 and transistor 214 constitute an impedance conversion circuit.

従つて、以上のような装置によれば、電源２３
がしや断または電圧低下によつて第５図ハのよう
に推移し所定電圧例えば4.8V程度に降下すると、
電圧検出回路２６はそれを検出してインピーダン
ス保持のための制御信号をインピーダンス保持用
スイツチ回路２５に供給する。その結果、同スイ
ツチ回路２５は、制御信号を受けてオンし電源２
３からバツフア回路２１を切り離すので、バツフ
ア回路２１の抵抗２１３には第４図ニのような電
流が殆んど流れることなくトランジスタ２１４を
オープン状態に保持できる。よつて、CPU側Ａ
のデータバス電圧は第５図ホの時点で僅かに降下
するものの、直ちに元の電圧に戻り、データバス
１３による誤動作を未然に回避できる。 Therefore, according to the above device, the power supply 23
If the voltage changes as shown in Figure 5C due to a break or a voltage drop and drops to a predetermined voltage, for example, about 4.8V,
The voltage detection circuit 26 detects this and supplies a control signal for impedance maintenance to the impedance maintenance switch circuit 25. As a result, the switch circuit 25 turns on in response to the control signal and turns on the power supply 25.
Since the buffer circuit 21 is separated from the resistor 213 of the buffer circuit 21, almost no current as shown in FIG. Therefore, CPU side A
Although the data bus voltage drops slightly at the time of FIG.

次に、第６図は本考案の第２の実施例を示す構
成図である。この装置は、バツフア回路２１に
CPU１１からバツフア回路２１にアクセスして
いるか否かを検出するアクセス検出回路３１が接
続され、さらにこのアクセス検出回路３１と電圧
検出回路２６との間にタイミング調整回路３２を
設け、このタイミング調整回路３２によつてイン
ピーダンス保持用スイツチ回路２５を開閉制御す
る構成である。その他の構成は第３図と同様であ
るので、ここではその説明は省略する。 Next, FIG. 6 is a block diagram showing a second embodiment of the present invention. This device is connected to the buffer circuit 21.
An access detection circuit 31 is connected to detect whether or not the buffer circuit 21 is being accessed from the CPU 11, and a timing adjustment circuit 32 is provided between the access detection circuit 31 and the voltage detection circuit 26. This configuration controls the opening and closing of the impedance holding switch circuit 25. The rest of the configuration is the same as that in FIG. 3, so the explanation thereof will be omitted here.

即ち、この実施例においては、電圧検出回路２
６により電源２３が所定電圧に達したことを検出
しても直ちにインピーダンス保持用スイツチ回路
２５に制御信号を供給することなく、CPU１１
がバツフア回路２１をアクセスしているときに
は、アクセス検出回路３１からのアクセス終了信
号を待つて、タイミング調整回路３２よりインピ
ーダンス保持のための制御信号をインピーダンス
保持用スイツチ回路２５に供給するものである。
第７図はかかる動作状態を示す図であつて、同図
Ａは電源電圧、同図Ｂはアケセス状態、同図Ｃは
バツフア回路２１への電源切り離しタイミングを
示す図である。通常、ｔ１のタイミングで電源２
３を切り離すが、CPU１１がバツフア回路２１
をアクセスASしているときにはは、アクセス検
出回路３１からのアクセス終了信号を待つて例え
ばｔ２のタイミングでタイミング調整回路３２か
ら制御信号を出力し、電源ライン２４からバツフ
ア回路２１を切り離すものである。このようにす
れば、バツフア側Ｂでデータが消失するようなこ
とがなくなる。 That is, in this embodiment, the voltage detection circuit 2
6, even if it is detected that the power supply 23 has reached a predetermined voltage, the CPU 11 does not immediately supply a control signal to the impedance holding switch circuit 25.
When accessing the buffer circuit 21, the timing adjustment circuit 32 supplies a control signal for impedance holding to the impedance holding switch circuit 25 after waiting for an access completion signal from the access detection circuit 31.
FIG. 7 is a diagram showing such an operating state, in which A shows the power supply voltage, B shows the access state, and C shows the timing of disconnecting the power to the buffer circuit 21. Normally, at the timing of t1, the power supply 2
3 is disconnected, but the CPU 11 is the buffer circuit 21.
When accessing AS, the timing adjustment circuit 32 outputs a control signal at timing t2 after waiting for an access completion signal from the access detection circuit 31, and disconnects the buffer circuit 21 from the power supply line 24. By doing this, data will not be lost on the buffer side B.

次に、第８図は本考案の第３の実施例を示す図
である。この実施例は、１つのCPU側Ａがデー
タバス１３などを介して複数のバツフア側Ｂ，
B′と接続され、一方のバツフア側Ｂが電圧降下
によつてタイミング調整回路３２よりインピーダ
ンス保持用スイツチ回路２５へ制御信号を送出し
たとき、同時にCPU１１へもその旨を連絡し、
以後、CPU側Ａはバツフア側Ｂが回復するまで
バツフア側B′とデータの授受を行なうようにし
てもよい。また、バツフア側B′を持つことなく、
単にタイミング調整回路３２でCPU１１へ知ら
せるようにしてもよいものである。 Next, FIG. 8 is a diagram showing a third embodiment of the present invention. In this embodiment, one CPU side A connects to a plurality of buffer sides B via a data bus 13, etc.
B', and when one buffer side B sends a control signal from the timing adjustment circuit 32 to the impedance holding switch circuit 25 due to a voltage drop, it also notifies the CPU 11 of this at the same time.
Thereafter, the CPU side A may exchange data with the buffer side B' until the buffer side B recovers. Also, without having a buffer side B′,
Alternatively, the timing adjustment circuit 32 may simply notify the CPU 11.

なお、上記実施例では、インピーダンス保持用
スイツチ回路２５としてトランジスタを用いた
が、トランジスタ以外の半導体スイツチング素子
および機械的スイツチでもよく、またバツフア側
Ｂではバツフア回路２１にメモリ２２を接続した
が、メモリ２２以外の機能回路またはメモリ２２
を含む機能回路が接続されることもありうる。そ
の他、本考案はその要旨を逸脱しない範囲で種々
変形して実施できる。 In the above embodiment, a transistor was used as the impedance holding switch circuit 25, but a semiconductor switching element other than a transistor or a mechanical switch may also be used.Also, on the buffer side B, the memory 22 was connected to the buffer circuit 21, but the memory Functional circuit other than 22 or memory 22
It is also possible that a functional circuit including the following is connected. In addition, the present invention can be implemented with various modifications without departing from the gist thereof.

〔考案の効果〕[Effect of idea]

以上詳述したように本考案によれば、CPU側
とこのCPU側から導出しているバスに接続され
ているバツフア側とが別電源で動作するものにお
いて、バツフア側の電源電圧が所定電圧まで降下
してバツフア回路がロー・インピーダンスになる
とき、バツフア回路への電源を断つてハイ・イン
ピーダンスに保持するようにしたので、CPU側
のバスはバツフア側の電圧降下によつて抑えられ
ることがなくなり、よつてCPU側の誤動作を未
然に防ぐことができるバスライン電源装置を提供
できる。 As detailed above, according to the present invention, when the CPU side and the buffer side connected to the bus derived from the CPU side operate on separate power supplies, the power supply voltage on the buffer side reaches a predetermined voltage. When the voltage drops and the buffer circuit becomes low impedance, we cut off the power to the buffer circuit and maintain it at high impedance, so the bus on the CPU side is no longer suppressed by the voltage drop on the buffer side. Therefore, it is possible to provide a bus line power supply device that can prevent malfunctions on the CPU side.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図および第２図は従来装置の構成図および
電圧特性図、第３図ないし第８図は本考案に係る
バスライン電源装置の実施例を説明する図であつ
て、第３図は第１の実施例に係る構成図、第４図
はバツフア回路の一部を示す具体的構成図、第５
図は第１の実施例の動作を説明する電圧特性図、
第６図は第２の実施例に係る構成図、第７図は第
２の実施例の動作を説明するタイミング図、第８
図は第３図の実施例に係る構成図である。 Ａ……CPU側、Ｂ，B′……バツフア側、１１
……CPU、２１，２１′……バツフア回路、２
３，２３′……バツフア側電源、２５，２５′……
インピーダンス保持用スイツチ回路、２６，２
６′……電圧検出回路、３１，３１′……アクセス
検出回路、３２，３２′……タイミング調整回路。 1 and 2 are configuration diagrams and voltage characteristic diagrams of a conventional device, and FIGS. 3 to 8 are diagrams for explaining an embodiment of the bus line power supply device according to the present invention. FIG. 4 is a specific configuration diagram showing a part of the buffer circuit, and FIG.
The figure is a voltage characteristic diagram explaining the operation of the first embodiment.
FIG. 6 is a configuration diagram according to the second embodiment, FIG. 7 is a timing diagram explaining the operation of the second embodiment, and FIG.
This figure is a block diagram of the embodiment of FIG. 3. A...CPU side, B, B'...Buffer side, 11
...CPU, 21, 21' ...Buffer circuit, 2
3, 23'... Buffer side power supply, 25, 25'...
Impedance holding switch circuit, 26,2
6'... Voltage detection circuit, 31, 31'... Access detection circuit, 32, 32'... Timing adjustment circuit.

Claims (1)

【実用新案登録請求の範囲】 第１の所定電圧に設定されているデータバスが
導出されているCPU側と、このCPU側からのデ
ータバスにバツフア回路を介して所要の機能回路
を接続してなるバツフア側とがそれぞれ別電源で
動作するように構成されているバスライン電源装
置において、 前記バツフア回路の入力回路として前記データ
バスとバツフア回路本体との間に接続されバツフ
ア側の電源電圧が前記第１の所定電圧よりも低い
第２の所定電圧以下になつたときロー・インピー
ダンスとなるインピーダンス変換回路と、前記バ
ツフア回路に給電しているバツフア側の電源電圧
を検出し、この電源電圧が前記第２の所定電圧以
下に降下したときに制御信号を出力する電圧検出
回路と、この電圧検出回路から出力された制御信
号を受けて前記バツフア回路への電源電圧の給電
を断とし、または前記制御信号とCPUからバツ
フア回路へのアクセス状態とに基づいて前記バツ
フア回路への電源電圧の給電を断とすることによ
り前記データバスに対するインピーダンス変換回
路のインピーダンスをハイ・インピーダンスに保
持させるインピーダンス保持制御手段とを備えた
ことを特徴とするバスライン電源装置。 (2) インピーダンス保持制御手段は、スイツチ回
路を用いたものであることを特徴とする実用新
案登録請求の範囲第１項記載のバスライン電源
装置。 (3) インピーダンス保持制御手段は、バツフア側
電源とバツフア回路とを結ぶ電源ラインに設け
られたスイツチ回路と、バツフア回路に接続さ
れ、前記CPUからバツフア回路へのアクセス
有無を検出するアクセス検出回路と、このアク
セス検出回路と電圧検出回路との間に設けら
れ、電圧検出回路から制御信号を受け、かつ、
アクセス検出回路からアクセス終了信号を受け
たときに前記スイツチ回路にインピーダンス保
持のための制御信号を前記スイツチ回路に供給
するタイミング調整回路とを備えたものである
実用新案登録請求の範囲第１項記載のバスライ
ン電源装置。[Claim for Utility Model Registration] A CPU side from which a data bus set to a first predetermined voltage is derived, and a required functional circuit connected to the data bus from this CPU side via a buffer circuit. In the bus line power supply device, the buffer side is connected between the data bus and the buffer circuit body as an input circuit of the buffer circuit, and the power supply voltage of the buffer side is set to the power supply voltage of the buffer side. An impedance conversion circuit that becomes low impedance when the voltage drops below a second predetermined voltage that is lower than the first predetermined voltage, and a buffer side power supply voltage that supplies power to the buffer circuit are detected, and this power supply voltage is a voltage detection circuit that outputs a control signal when the voltage drops below a second predetermined voltage; impedance retention control means for maintaining the impedance of the impedance conversion circuit with respect to the data bus at a high impedance by cutting off the power supply voltage to the buffer circuit based on the signal and the access state from the CPU to the buffer circuit; A bus line power supply device comprising: (2) The bus line power supply device according to claim 1, wherein the impedance maintenance control means uses a switch circuit. (3) The impedance maintenance control means includes a switch circuit provided in a power supply line connecting the buffer side power supply and the buffer circuit, and an access detection circuit connected to the buffer circuit and detecting whether or not there is access from the CPU to the buffer circuit. , is provided between the access detection circuit and the voltage detection circuit, receives a control signal from the voltage detection circuit, and
Utility model registration Claim 1, comprising: a timing adjustment circuit that supplies a control signal for maintaining impedance to the switch circuit when it receives an access end signal from an access detection circuit. bus line power supply.