JPH0293854A - Test and set system - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は複数のＣＰＵを有する情報処理システムに於
けるメモリ共有領域のインターロックのためのテストア
ンドセット方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a test-and-set method for interlocking a memory shared area in an information processing system having a plurality of CPUs.
（従来の技術）
従来、第３図に示す如く、ＣＰＵ、各種Ｉ１０ユニット
、メモリユニット等がそれぞれシステムバスにより接続
された情報処理システムに於いては、タスク間のメモリ
共有領域のインターロックのためにテストアンドセット
命令（以下ＴＡＳ命令と称す）が用いられる。(Prior Art) Conventionally, as shown in Fig. 3, in an information processing system in which a CPU, various I10 units, memory units, etc. are connected to each other by a system bus, it is necessary to interlock memory shared areas between tasks. A test and set instruction (hereinafter referred to as TAS instruction) is used for this purpose.
このＴＡＳ命令の動作は、先ず、システムバスを介して
ＣＰＵよりメモリユニットへ、所要アドレスとともにＴ
ＡＳ指示が送られる。メモリユニットはシステムバスを
介してＣＰＵよりＴＡＳ指示を受けると、メモリより所
要アドレスのデータを読出し、同データをシステムバス
を介してＣＰＵへ送出するとともに、上記メモリの上記
アドレスに従う記憶番地に、全ビット“１″のデータ（
ＴＡＳフラグ）を書込む。The operation of this TAS instruction is as follows: First, the TAS instruction is sent from the CPU to the memory unit via the system bus along with the required address.
An AS instruction is sent. When the memory unit receives the TAS instruction from the CPU via the system bus, it reads the data at the required address from the memory, sends the same data to the CPU via the system bus, and stores all data in the memory address according to the address in the memory. Bit “1” data (
TAS flag).
このときのメモリユニット内の動作を第４図を用いて説
明する。メモリからの読出しデータは、先ずレジスタ１
３に格納され、Ｅ ＣＣ（ＥｒｒｏｒＣｈｅｃｋｌｎｇ
ａｎｄ Ｃｏｒｒｅｃｔｌｏｎ）回路１５にてエラー
訂正／検出が行なわれた後、レジスタ１１に格納され、
システムバス１９に出力される。The operation inside the memory unit at this time will be explained using FIG. 4. Data read from memory is first read from register 1.
3 and is stored in ECC (ErrorChecklng
After error correction/detection is performed in the (and Correctlon) circuit 15, it is stored in the register 11,
It is output to the system bus 19.
一方、読出しデータのレジスタ１３への格納が終わった
時点で、セレクタＩ６より全ビット“１”のデータと、
これに対応するチエツクビットとを出力し、メモリへ書
込む。On the other hand, when the read data has been stored in the register 13, all bits of data are "1" from the selector I6.
The corresponding check bit is output and written to memory.
メモリのリード／ライトのタイミングは通常のライト指
示におけるリードモディファイライトと同じである。The memory read/write timing is the same as read-modify-write in a normal write instruction.
上記した従来のＴＡＳ命令ではＴＡＳフラグとして定形
のビットパターン（全ビット“１”）を書込んでいた。In the conventional TAS instruction described above, a fixed bit pattern (all bits "1") is written as the TAS flag.
従ってチエツクピットも一定のビットパターンであった
。Therefore, the check pit also had a fixed bit pattern.
次に、ＣＰＵが複数設けられる情報処理システムを対象
とした他の従来例を第５図及び第６図を参照して説明す
る。Next, another conventional example aimed at an information processing system provided with a plurality of CPUs will be described with reference to FIGS. 5 and 6.
第５図に示す情報処理システムは、システムバスに、複
数のＣＰＵと各種Ｉ１０ユニットとメモリユニットがそ
れぞれ接続されている。In the information processing system shown in FIG. 5, a plurality of CPUs, various I10 units, and memory units are respectively connected to a system bus.
このような複数のＣＰＵをもつ情報処理システムに於い
ては、上記第３図に示し°たようなＣＰＵが１つの場合
と同様のＴＡＳ命令を用いることも可能であるが、耐故
障性向上の点から、いずれのＣＰＵが共有エリアをロッ
クしているのかを認識できる手段が要求される。これを
実現する手段として、上記ＴＡＳフラグを定形のビット
パターン（全ビット″１′）とせず、ＴＡＳフラグのフ
ィールドに、ロックしたＣＰＵを識別できるデータを書
くようなＴＡＳ命令が提案された。In such an information processing system with multiple CPUs, it is possible to use the same TAS instructions as in the case of one CPU as shown in Figure 3 above, but there is a problem with improving fault tolerance. Therefore, a means for recognizing which CPU has locked the shared area is required. As a means to achieve this, a TAS instruction has been proposed in which the TAS flag does not have a fixed bit pattern (all bits are ``1''), but data that can identify the locked CPU is written in the TAS flag field.
二のようなＴＡＳ命令手段を用いることにより、共有エ
リアをロックしたまま故障したＣＰＵを容易に認識でき
、故障解析に役立てることができる。By using the TAS command means as described in 2, it is possible to easily recognize a CPU that has failed while the shared area is locked, and this can be useful for failure analysis.
上記したような、共有エリアをロックしているＣＰＵを
認識できるＴＡＳ命令の動作を説明すると、先ず、シス
テムバスを介して、ＣＰＵよりメモリユニットへ、所要
アドレスとともにＴＡＳ指示が送られ、続いて書込みデ
ータが送られる。To explain the operation of the TAS instruction that can recognize the CPU that has locked the shared area as described above, first, the CPU sends the TAS instruction along with the required address to the memory unit via the system bus, and then writes the Data is sent.
メモリユニットではこれらの情報を受取ると、所要アド
レスのデータをメモリより読出し、システムバスを介し
て要求元ＣＰＵへ送出するとともに、読出しデータの最
上位のビットの′０″／″１°を判別し、これが０”で
あった場合に限り、書込みデータを書込む。When the memory unit receives this information, it reads the data at the required address from the memory, sends it to the requesting CPU via the system bus, and determines whether the most significant bit of the read data is '0''/''1°. , the write data is written only if this is 0''.
このときのメモリユニット内の動作を第６図を用いて説
明する。The operation inside the memory unit at this time will be explained using FIG. 6.
システムバス２Ｂを介してＣＰＵより送られてきた書込
みデータはレジスタ２２に格納され、又、メモリからの
読出しデータはレジスタ２３に格納される。Write data sent from the CPU via the system bus 2B is stored in the register 22, and read data from the memory is stored in the register 23.
次に、ＥＣＣ回路２５により、上記レジスタ２３に格納
された読出しデータのエラー訂正／検出が行なわれて、
そのエラー訂正／検出後のデータがレジスタ２１に格納
された後、システムバスに出力される。これとともに、
レジスタ２１に格納されたエラー訂正／検出後の読出し
データがメモリユニット制御部２Ｂに送られて、上記読
出しデータの最上位ビットの“０“／“１“が判別され
、同最上位ビットが“Ｏｍであるとき（他のＣＰＵによ
ってロックされていないとき）、上記ＦＣＣ回路２５に
て、レジスタ２２に格納された書込みデータのチエツク
ビット付加が行なわれ、このチエツクピットを付加した
書込みデータがレジスタ２４に格納された後、メモリに
書込まれる。Next, the ECC circuit 25 performs error correction/detection of the read data stored in the register 23, and
After the error correction/detection data is stored in the register 21, it is output to the system bus. Along with this,
The read data after error correction/detection stored in the register 21 is sent to the memory unit control section 2B, and it is determined whether the most significant bit of the read data is "0" or "1", and the most significant bit is " Om (when not locked by another CPU), the FCC circuit 25 adds a check bit to the write data stored in the register 22, and the write data with the check pit added is stored in the register 24. and then written to memory.
このようなＴＡＳ命令手段により、最上位ビットを除く
所定フィールド部分にＣＰＵ識別情報をもつ書込みデー
タ（ＴＡＳフラグ）を扱うことができる。Such a TAS instruction means can handle write data (TAS flag) having CPU identification information in a predetermined field part except the most significant bit.
第７図（ａ）は上記第３図及び第４図に示した従来例に
於けるＴＡＳ命令の書込みデータを示す図、同図（ｂ）
は上記第５図及び第６図に示した従来例に於けるＴＡＳ
命令の書込みデータを示す図である。FIG. 7(a) is a diagram showing the write data of the TAS command in the conventional example shown in FIGS. 3 and 4 above, and FIG. 7(b)
is the TAS in the conventional example shown in Figures 5 and 6 above.
FIG. 3 is a diagram showing write data of an instruction.
第８図（ａ）は上記第３図及び第４図に示した従来のＴ
ＡＳ命令手段に於けるシステムバスとメモリＩ１０の各
データ転送タイミングを示す図、同図（ｂ）は上記第５
図及び第６図に示した従来（１）ＴＡＳ命令手段に於け
るシステムバスとメモリＩ１０の各データ転送タイミン
グを示す図である。Figure 8(a) shows the conventional T shown in Figures 3 and 4 above.
A diagram showing each data transfer timing between the system bus and the memory I10 in the AS command means, (b) is the same as the fifth
7 is a diagram showing each data transfer timing between the system bus and the memory I10 in the conventional (1) TAS command means shown in FIG.
しかしながら、上記した第５図及び第６図に示した従来
のＴＡＳ命令手段に於いては、読出しデータ／書込みデ
ータをそれぞれ個別にＦＣＣ回路２５を通さなければな
らないため、メモリのリード後、ライトを行なうタイミ
ングは、通常のライト指示より遅くなる。従って上記第
”Ｆ′ｌ及び第６図に示すＴＡＳ命令に於いてけ、専用
）夕、ミングを生成して制御しなければＩ６らず、制御
回路が複雑になり、又、上記第３図及び第４図に示す従
来例に於いてはシステムバス上にＴＡＳ指示を出すとき
所要アドレスのみ送ればよかったのに対し、上記第５図
及び第６図に示すＴＡＳ命令に於いては書込みデータ（
自己ＣＰＵアドレス、ＣＰＵ識別情報）も送らなければ
ならず、バスの互換（幅又はタイミング）がとれない等
の問題があった。However, in the conventional TAS instruction means shown in FIGS. 5 and 6 above, the read data/write data must be passed through the FCC circuit 25 individually, so the write operation is performed after reading the memory. The timing is later than normal write instructions. Therefore, in the TAS command shown in the above-mentioned "F'l" and FIG. In the conventional example shown in FIG. 4, it was only necessary to send the required address when issuing a TAS instruction on the system bus, whereas in the TAS command shown in FIGS. 5 and 6, write data (
(self-CPU address, CPU identification information) must also be sent, which poses problems such as bus compatibility (width or timing).
（発明が解決しようとする課題）
上記したように、第５図及び第６図に示した従来のＴＡ
Ｓ命令手段に於いては、リード／ライトのタイミングが
通常のライト指示より遅くなる（ＥＣＣを２回通す）た
め、専用のタイミングを生成して制御しなければならず
、制御回路が複雑になるという問題が生じる。又、第３
図及び第４図に示した従来のＴＡＳ命令手段に於いては
システムバス上にＴＡＳ指示を出すとき所要アドレスの
み送ればよかったのに対し、第５図及び第６図に示した
従来のＴＡＳ命令手段に於いては書込みデータ（自己ア
ドレス）も送らなければならず、このためバスの互換（
幅又はタイミング）がとれないという問題があった。(Problems to be Solved by the Invention) As mentioned above, the conventional TA shown in FIGS. 5 and 6
In the S command means, the read/write timing is slower than a normal write instruction (ECC is passed twice), so dedicated timing must be generated and controlled, making the control circuit complex. A problem arises. Also, the third
In the conventional TAS instruction means shown in FIGS. 5 and 4, it was only necessary to send the required address when issuing a TAS instruction on the system bus, whereas The write data (self-address) must also be sent in the means, so bus compatibility (
There was a problem that the width or timing could not be obtained.
本発明は上記実情に鑑みなされたもので、複数のＣＰＵ
を有する情報処理システムに於いて、ＣＰＵ識別情報を
書込むことのできるＴＡＳ命令を簡単な制御回路で実現
できるテストアンドセット方式を提供することを目的と
する。The present invention has been made in view of the above circumstances, and it is possible to
An object of the present invention is to provide a test-and-set method that can realize a TAS command capable of writing CPU identification information with a simple control circuit in an information processing system having a CPU identification information.
［発明のｆＭ成］
（課題を解決するための手段及び作用）本発明は、複数
のＣＰＵと単一のメモリユニットがシステムバスに接続
された情報処理システムに於いて、メモリユニットには
、ＣＰＵから特定命令を受けたとき、その相手ＣＰＵよ
り送付されたアドレスに従うデータをメモリから読出し
、同データを上記相手ＣＰＵに転送するとともに、読出
したデータの特定ビットを検査し、同ビットがオフのと
き、特定ビットをオンとした所定のデータを上記メモリ
の上記アドレスに従う記憶番地に書込み、上記特定ビッ
トがオンのとき、書込みを実行せず上記特定命令の処理
を終了する手段を有し、上記各ＣＰＵには、上記メモリ
ユニットより受けたデータの特定ビットを検査し、同ビ
ットがオフのとき、特定ビットがオンで、かつ特定ビッ
トを除く所定フィールドにＣＰＵ識別情報をもつデータ
を書込み指示とともに上記メモリユニットに送出する手
段を有してなる構成としたものである。[fM configuration of the invention] (Means and effects for solving the problem) The present invention provides an information processing system in which a plurality of CPUs and a single memory unit are connected to a system bus. When a specific command is received from the other CPU, the data according to the address sent from the other CPU is read from the memory, the same data is transferred to the above mentioned other CPU, and a specific bit of the read data is checked, and if the same bit is off, , means for writing predetermined data with a specific bit turned on to a storage address according to the address of the memory, and when the specific bit is on, terminating the processing of the specific instruction without executing the writing, and each of the above The CPU is instructed to check the specific bit of the data received from the memory unit, and when the bit is off, the specific bit is on, and the data with the CPU identification information is written in a predetermined field excluding the specific bit. The configuration includes means for sending the data to the memory unit.
即ち、メモリユニットには、ＴＡＳ指示を受けると読み
出しデータをシステムバスを介し要求ＣＰＵへ送出する
とともに、読み出しデータの最上位ビットの内容を判別
し、同ビットが“０”であった場合に限り、メモリ上の
上記データ読み出し番地に全ビット“１”のデータを書
込むＴＡＳ処理手段をもち、又、ＣＰＵには、ＴＡＳ命
令を実行する際、先ず、システムバスを介しメモリユニ
ットへＴＡＳ指示を送出し、メモリユニットより受けた
読み出しデータの最上位ビットが“０”であった場合に
限り、システムバスを介してメモリユニットへ同じアド
レスへのライト指示を送出し、ＣＰＵ識別情報を書込む
ファームウェア手段をもつ構成として、ＣＰＵ識別情報
を書込み可能としたＴＡＳ命令を実現したものである。That is, when the memory unit receives a TAS instruction, it sends read data to the requesting CPU via the system bus, and also determines the content of the most significant bit of the read data, and only if the bit is "0", the memory unit sends the read data to the requesting CPU via the system bus. , has a TAS processing means for writing data of all bits "1" to the above-mentioned data read address on the memory, and when executing a TAS instruction, the CPU first sends a TAS instruction to the memory unit via the system bus. Firmware that sends a write instruction to the same address to the memory unit via the system bus and writes CPU identification information only when the most significant bit of the read data sent and received from the memory unit is “0” As a configuration having means, a TAS instruction is realized in which CPU identification information can be written.
このような構成とすることにより、メモリユニットに於
いて、通常のライト指示とＴＡＳ指示が同じタイミング
で制御でき、制御回路を簡単に構成できる。又、ＣＰＵ
識別情報を書込まないＴＡＳ命令を用いるシステムと、
システムバスの互換がとれているため、バスインターフ
ェイス部等が共通化できる。With this configuration, normal write instructions and TAS instructions can be controlled at the same timing in the memory unit, and the control circuit can be easily configured. Also, CPU
A system using a TAS command that does not write identification information,
Since the system buses are compatible, the bus interface section etc. can be shared.
（実施例） 以下図面を参照して本発明の一実施例を説明する。(Example) An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
第１図に於いて、ｌはエラー訂正／検出後のメモリ読出
しデータを保持するレジスタである。２はシステムバス
９より受は取った書込みデータ（例えば第７図（ｂ）に
ＣＰＵ−ＩＤとして示すＣＰＵ識別情報）を保持するレ
ジスタである。３はメモリ読出しデータを保持するレジ
スタである。４はチエツクビットを付加した書込みデー
タを保持するレジスタである。５は上記レジスタ３の内
容のエラー訂正／検出、又はレジスタ２の内容のチエツ
クビット生成を行なうＥＣＣ回路である。６は上記レジ
スタ４のデータ、又は全ビット“１ｍのデータ（ＴＡＳ
フラグ）のいずれか一方を選択し、メモリへ出力するセ
レクタである。７はＴＡＳ処理ルーチン７１に従い後述
するＴＡＳ命令処理を実行するメモリユニットの制御部
であり、８はバスインターフェイス部、９はシステムバ
スである。In FIG. 1, l is a register that holds memory read data after error correction/detection. A register 2 holds write data received from the system bus 9 (for example, CPU identification information shown as CPU-ID in FIG. 7(b)). 3 is a register that holds memory read data. 4 is a register that holds write data to which a check bit has been added. Reference numeral 5 denotes an ECC circuit for correcting/detecting errors in the contents of the register 3 or generating check bits for the contents of the register 2. 6 is the data of register 4, or all bits “1m data (TAS
This is a selector that selects either one of the flags) and outputs it to the memory. 7 is a control section of a memory unit that executes TAS command processing to be described later according to a TAS processing routine 71; 8 is a bus interface section; and 9 is a system bus.
ＴＳ２図は上記実施例に於けるＴＡＳ命令の処理フロー
を示すフローチャートである。第２図に於いて、ＳｌＯ
はＴＡＳ指示を出力するステップであり、システムバス
を介しメモリユニットへＴＡＳ指示を送出し、応答とし
て読出しデータを受けとる。Ｓｌｌは最上位ビットをチ
エツクするステップであり、ＴＡＳ指示の応答として受
けとった読出しデータの最上位ビットが′０“であるか
“１“であるかを判断する。Ｓ１２はＣＰＵ識別情報（
第７図（ｂ）参照）をライト指示するステップであり、
システムバス９及びバスインターフェイス部８を介して
メモリユニットへライト指示を送出し、書込みデータと
してＣＰＵ識別情報を送出する。Figure TS2 is a flowchart showing the processing flow of the TAS command in the above embodiment. In Figure 2, SlO
is a step for outputting a TAS instruction, in which the TAS instruction is sent to the memory unit via the system bus and read data is received as a response. Sll is a step for checking the most significant bit, and it is determined whether the most significant bit of the read data received in response to the TAS instruction is '0' or '1'. S12 is a step for checking the CPU identification information (
(See FIG. 7(b)).
A write instruction is sent to the memory unit via the system bus 9 and the bus interface unit 8, and CPU identification information is sent as write data.
ここで上記第１図及び第２図を参照して本発明の一実施
例を説明する。An embodiment of the present invention will now be described with reference to FIGS. 1 and 2.
ＴＡＳ命令の処理動作に於いて、先ずＣＰＵは、システ
ムバス９を介してメモリユニットへ所要アドレスととも
にＴＡＳ指示を送出する（第２図ステップＳ １０）。In the TAS instruction processing operation, the CPU first sends a TAS instruction along with a required address to the memory unit via the system bus 9 (step S10 in FIG. 2).
メモリユニットは上記ＴＡＳ指示を受は取ると、メモリ
ユニット制御部７内のＴＡＳ処理ルーチン７１により、
先ず、上記所要アドレスに従うデータをメモリより読出
し、レジスタ３に格納する。更にこのレジスタ３に格納
したデータをＥＣＣ回路５にてエラー訂正／検出処理し
た後、レジスタｌに格納し、システムバス９を介して要
求元ＣＰＵへ送出するとともに、最上位ビットの検査を
行ない、同ビット内容が“０”であった場合に限り、セ
レクタｌにて全ビット“１”のデータとこれに対応する
チエツクビットを選択し、上記所要アドレスへ書込む。When the memory unit receives the TAS instruction, the TAS processing routine 71 in the memory unit control section 7 executes the following:
First, data according to the above-mentioned required address is read from the memory and stored in the register 3. Furthermore, after the data stored in this register 3 is subjected to error correction/detection processing in an ECC circuit 5, it is stored in a register 1 and sent to the requesting CPU via the system bus 9, and the most significant bit is checked. Only when the contents of the same bit are "0", selector 1 selects the data with all bits "1" and the corresponding check bit, and writes them to the above-mentioned required address.
又、上記最上位ビットの検査で同ビットの内容が“１”
であった場合は書込み動作を行なわず処理を終了する。Also, when checking the most significant bit above, the content of the same bit is “1”.
If so, the process ends without performing the write operation.
ＣＰＵは、ＴＡＳ指示の応答としてシステムバス９を介
しメモリユニットより送られてきた読出しデータを受は
取ると、最上位ビットの検査を行ない（第２図ステップ
５ｌｌ）、同ビットの内容が１２であれば、ＴＡＳ命令
の処理を終了する。When the CPU receives the read data sent from the memory unit via the system bus 9 in response to the TAS instruction, it checks the most significant bit (step 5ll in FIG. 2) and determines that the content of the bit is 12. If so, the TAS command processing ends.
又、上記最上位ビットの内容が“０”であれば、上記所
要アドレスとＣＰＵ識別情報をライト指示とともにシス
テムバスを介してメモリユニットへ送出する（第２図ス
テップＳ Ｌ２）。If the content of the most significant bit is "0", the required address and CPU identification information are sent to the memory unit along with a write instruction via the system bus (step S L2 in FIG. 2).
この際のＣＰＵ識別情報をもつ書込みデータは、第７図
（ｂ）のような形式となっており、最上位ビットを含ま
ない所定のフィールドにＣＰＵ識別情報（ＣＰＵ−１０
）を保持し、その他のフィールドは全て“１°となる。The write data with the CPU identification information at this time has a format as shown in FIG. 7(b), and the CPU identification information (CPU-10
), and all other fields are "1°".
メモリュニツ・トはライト指示を受けると、制御簡素化
のためリードモディファイライトを行ない、上記ＣＰＵ
識別情報をもつ書込みデータをレジスタ２へ格納し、上
記所要アドレスの読出しデータをレジスタ３へ格納して
、ＥＣＣ回路５によりレジスタ２の内容にチエツクビッ
トを付加し、レジスタ４、及びセレクタＢを介してメモ
リへ書込む。When the memory unit receives a write instruction, it performs read-modify-write to simplify control, and
Write data with identification information is stored in register 2, read data at the above-mentioned required address is stored in register 3, a check bit is added to the contents of register 2 by ECC circuit 5, and data is sent via register 4 and selector B. and write it to memory.
このようにしてＴＡＳ命令を実行する構成としたことに
より、メモリユニットに於いて、通常のライト指示と、
ＴＡＳ指示が同じタイミングで制御でき、従って制御回
路を簡単に構成できる。又、ＣＰＵ識別情報を書込まな
いＴＡＳ命令を用いるシステムと、システムバスの互換
がとれているため、バスインターフェイス部等が共通化
できる。By configuring the TAS command to be executed in this way, it is possible to perform normal write instructions and
TAS instructions can be controlled at the same timing, so the control circuit can be easily configured. Furthermore, since the system bus is compatible with a system that uses a TAS instruction that does not write CPU identification information, the bus interface unit and the like can be shared.
［発明の効果］
以上詳記したように本発明のテストアンドセット方式に
よれば、複数のＣＰＵと単一のメモリユニットとが互い
にシステムバスを介して接続された情報処理システムに
於いて、上記メモリユニットには、ＣＰＵから特定命令
を受けたとき、その相手ＣＰＵより送付されたアドレス
に従うデータをメモリから読出し、同データを上記相手
ＣＰＵに転送するとともに、読出したデータの特定ビッ
トを検査し、同ビットがオフのとき、特定ビットをオン
とした所定のデータを上記メモリの上記アドレスに従う
記憶番地に書込み、上記特定ビットがオンのとき、書込
みを実行せず上記特定命令の処理を終了する手段を有し
、上記ＣＰＵには、上記メモリユニットより受けたデー
タの特定ビットを検査し、同ビットがオフのとき、特定
ビットがオンで、かつ特定ビットを除く所定フィールド
にＣＰＵ識別情報をもつデータを書込み指示とともに上
記メモリユニットに送出する手段を有してなる構成とし
たことにより、ＣＰＵ識別情報を書込むことのできるＴ
ＡＳ命令を簡単な制御回路で実現できる。[Effects of the Invention] As detailed above, according to the test and set method of the present invention, in an information processing system in which a plurality of CPUs and a single memory unit are connected to each other via a system bus, When the memory unit receives a specific command from the CPU, it reads data according to the address sent from the other CPU from the memory, transfers the same data to the other CPU, and inspects specific bits of the read data. Means for writing predetermined data with a specific bit on in the memory address according to the address in the memory when the bit is off, and terminating the processing of the specific instruction without executing the write when the specific bit is on. The CPU checks a specific bit of the data received from the memory unit, and when the bit is off, the specific bit is on and the CPU identification information is stored in a predetermined field other than the specific bit. By having a configuration including means for sending the information to the memory unit together with a write instruction, the T to which CPU identification information can be written.
The AS command can be realized with a simple control circuit.
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例に於けるＴＡＳ命令のＣＰＵ側の処理フロー
を示すフローチャート、第３図乃至第６図はそれぞれ従
来のＴＡＳ命令処理手段を説明するためのブロック図、
第７図（ａ）、（ｂ）はそれぞれ従来のＴＡＳ命令処理
手段を説明するための書込みデータ（ＴＡＳフラグ）の
構成例を示す図、第８図（ａ）、（ｂ）はそれぞれ従来
のＴＡＳ命令処理手段を説明するためのタイミングチャ
ートである。
１．２，３．４・・・レジスタ、５・・・ＥＣＣ回路、
６ ・・セレクタ、７・・・メモリユニット制御部、７
１・・・ＴＡＳ処理ルーチン、８・・・バスインターフ
ェイス部、９・・・システムバス。
出願人代理人 弁理士 鈴圧式彦
第１図
第
図FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a flowchart showing the processing flow of the TAS instruction on the CPU side in the above embodiment, and FIGS. 3 to 6 are respectively conventional TAS instructions. A block diagram for explaining the processing means,
FIGS. 7(a) and (b) are diagrams each showing a configuration example of write data (TAS flag) for explaining the conventional TAS instruction processing means, and FIGS. 5 is a timing chart for explaining TAS command processing means. 1.2, 3.4...Register, 5...ECC circuit,
6...Selector, 7...Memory unit control section, 7
1... TAS processing routine, 8... Bus interface section, 9... System bus. Applicant's agent Patent attorney Shikihiko Suzutsuta Figure 1
Claims (1)
するための特定命令の発生機能をもつ複数のＣＰＵと、
同ＣＰＵから受けた特定命令に従うメモリアクセス制御
と状態表示制御を行なう単一のメモリユニットとを互い
にバス接続してなる情報処理システムであって、上記メ
モリユニットには、ＣＰＵから特定命令を受けたとき、
その相手ＣＰＵより送付されたアドレスに従うデータを
メモリから読出し、同データを上記相手ＣＰＵに転送す
るとともに、読出したデータの特定ビットを検査し、同
ビットがオフのとき、特定ビットをオンとした所定のデ
ータを上記メモリの上記アドレスに従う記憶番地に書込
み、上記特定ビットがオンのとき、書込みを実行せず上
記特定命令の処理を終了する手段を有し、上記ＣＰＵに
は、上記メモリユニットより受けたデータの特定ビット
を検査し、同ビットがオフのとき、特定ビットがオンで
、かつ特定ビットを除く所定フィールドにＣＰＵ識別情
報をもつデータを書込み指示とともに上記メモリユニッ
トに送出する手段を有してなることを特徴とするテスト
アンドセット方式。a plurality of CPUs having a function of generating specific instructions for interlocking a shared area of memory when accessing the same area;
An information processing system in which a single memory unit that performs memory access control and status display control according to a specific instruction received from the CPU is connected to each other via a bus, and the memory unit has a memory unit that performs memory access control and status display control according to a specific instruction received from the CPU. When,
The data according to the address sent from the other CPU is read from the memory, the same data is transferred to the above-mentioned other CPU, and a specific bit of the read data is checked. The CPU has means for writing the data to a memory address according to the address in the memory and, when the specific bit is on, terminating the processing of the specific instruction without executing the write, and the CPU means for checking a specific bit of the data, and when the bit is off, sending data with the specific bit on and having CPU identification information in a predetermined field excluding the specific bit to the memory unit along with a write instruction. A test-and-set method that is characterized by
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24593288A JP2735246B2 (en) | 1988-09-30 | 1988-09-30 | Test and set method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24593288A JP2735246B2 (en) | 1988-09-30 | 1988-09-30 | Test and set method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0293854A true JPH0293854A (en) | 1990-04-04 |
| JP2735246B2 JP2735246B2 (en) | 1998-04-02 |
Family
ID=17141001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24593288A Expired - Fee Related JP2735246B2 (en) | 1988-09-30 | 1988-09-30 | Test and set method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735246B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969558A (en) * | 1996-10-17 | 1999-10-19 | Oki Electric Industry Co., Ltd. | Abnormal clock signal detector and switching device |
-
1988
- 1988-09-30 JP JP24593288A patent/JP2735246B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969558A (en) * | 1996-10-17 | 1999-10-19 | Oki Electric Industry Co., Ltd. | Abnormal clock signal detector and switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735246B2 (en) | 1998-04-02 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |