JPH029129A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH029129A JPH029129A JP16010188A JP16010188A JPH029129A JP H029129 A JPH029129 A JP H029129A JP 16010188 A JP16010188 A JP 16010188A JP 16010188 A JP16010188 A JP 16010188A JP H029129 A JPH029129 A JP H029129A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、パッシベーション膜や層間絶縁膜等に用いら
れるシリコン窒化膜を有する半導体装置に関するもので
ある。
れるシリコン窒化膜を有する半導体装置に関するもので
ある。
従来の技術
プラズマ化学気相堆積法（以後、プラズマＣＶＤ法と呼
ぶ）でシリコン窒化膜（以後、ＳｔＮ工膜と呼ぶ）と非
晶質シリコン膜（以後、ａ−８ｔ膜と呼ぶ）が各々、ゲ
ート絶縁膜及び半導体膜として連続的に形成された薄膜
電界効果トランジスタ（以後、ａ−５ｉＴＦＴと呼ぶ）
は優れたオン抵抗、オフ抵抗を有することから、液晶画
像表示装置のスイッチング素子として実用化されている
。
ぶ）でシリコン窒化膜（以後、ＳｔＮ工膜と呼ぶ）と非
晶質シリコン膜（以後、ａ−８ｔ膜と呼ぶ）が各々、ゲ
ート絶縁膜及び半導体膜として連続的に形成された薄膜
電界効果トランジスタ（以後、ａ−５ｉＴＦＴと呼ぶ）
は優れたオン抵抗、オフ抵抗を有することから、液晶画
像表示装置のスイッチング素子として実用化されている
。
発明が解決しようとする課題
しかし、それらの作製方法や作製条件により、特性劣化
に大きな差があり、劣悪なものでは、１００分程程度寿
命しかないものがあった（参考文献日経エレクトロニク
ス １９８２．１２．２０Ｐ１４６〜１４了「特集アモ
ーファスシリコン」）。
に大きな差があり、劣悪なものでは、１００分程程度寿
命しかないものがあった（参考文献日経エレクトロニク
ス １９８２．１２．２０Ｐ１４６〜１４了「特集アモ
ーファスシリコン」）。
そこで本発明は、ＳｉＮｘ膜の膜質を改善し、優れた信
頼性を有するａ−８ｉＴＦＴを提供することを目的とす
るものである。
頼性を有するａ−８ｉＴＦＴを提供することを目的とす
るものである。
課題を解決するだめの手段
上記目的を達成する為、本発明は、プラズマＣＶＤ法で
作製されるＳｉＮｘ膜の電子スピン密度が２，４Ｘ１０
（ｍ 以下の小さな値を有するＳｉＮ工膜を用い
るものである。
作製されるＳｉＮｘ膜の電子スピン密度が２，４Ｘ１０
（ｍ 以下の小さな値を有するＳｉＮ工膜を用い
るものである。
作 用
本発明は、ＳｉＮｘ膜の膜質の改善により、従来の６０
０倍以上の長時間にわたシ安定なａ−８ｉＴＰＴを提供
するものである。更に、本発明によるＳｉＮｘ膜は、特
に界面付近の膜質がすぐれており、トラップ準位が少な
いことに起因して、優れた特性のａ−３ｉＴＦＴが提供
出来る。従って、本発明の５ｉＮＸ膜を用いた他の応用
の半導体装置も優れた特性のものが得られる。
０倍以上の長時間にわたシ安定なａ−８ｉＴＰＴを提供
するものである。更に、本発明によるＳｉＮｘ膜は、特
に界面付近の膜質がすぐれており、トラップ準位が少な
いことに起因して、優れた特性のａ−３ｉＴＦＴが提供
出来る。従って、本発明の５ｉＮＸ膜を用いた他の応用
の半導体装置も優れた特性のものが得られる。
実施例
第２図に、ａ−３ｉＴＦＴの一実施例の要部構造断面図
を示す。ガラス基板１上Ｋ Ｃｒ 、 Ｍｏ Ｓ １２
等の導電体をゲート電極２として選択的に形成する。１
３．５６ ＭＨｚのグロー放電を用いた平行平板型のプ
ラズマＣＶＤ法でゲート絶縁膜３として５ｅｏｏＡ程度
の膜厚のＳｉＮｘ膜と、半導体膜４としてＳｉＮ工膜と
同じプラズマ化学気相堆積法で３００人程鹿のａ−３Ｌ
膜を連続的に堆積し、エツチング等でａ−５ｉ膜を選択
的に除去し島状のａ−３ｉ膜のパターン４を形成する。
を示す。ガラス基板１上Ｋ Ｃｒ 、 Ｍｏ Ｓ １２
等の導電体をゲート電極２として選択的に形成する。１
３．５６ ＭＨｚのグロー放電を用いた平行平板型のプ
ラズマＣＶＤ法でゲート絶縁膜３として５ｅｏｏＡ程度
の膜厚のＳｉＮｘ膜と、半導体膜４としてＳｉＮ工膜と
同じプラズマ化学気相堆積法で３００人程鹿のａ−３Ｌ
膜を連続的に堆積し、エツチング等でａ−５ｉ膜を選択
的に除去し島状のａ−３ｉ膜のパターン４を形成する。
ａ−３ｉ膜パターン４とＡｌ、 ＭＯＳ １２等の導電
体からなる選択的に被着形成されたソース電極６とドレ
イン電極７との間に、リンを不純物として含むｎ＋型の
ａ−９ｉ膜５を膜厚５００人程連速択的に残してａ−３
ｉＴＦＴが製作される。ａ−３ｉＴＦＴの特性において
、我々の研究によると、特にオン特性と信頼性は、ゲー
ト絶縁膜として用いるＳｉＮｘ膜の膜質によって大いに
左右される。
体からなる選択的に被着形成されたソース電極６とドレ
イン電極７との間に、リンを不純物として含むｎ＋型の
ａ−９ｉ膜５を膜厚５００人程連速択的に残してａ−３
ｉＴＦＴが製作される。ａ−３ｉＴＦＴの特性において
、我々の研究によると、特にオン特性と信頼性は、ゲー
ト絶縁膜として用いるＳｉＮｘ膜の膜質によって大いに
左右される。
更に、これらのＳｉＮｘ膜の膜質の内で電子スピン密度
が最適なＳｉＮ工膜を示す大きなパラメータであること
が解った。
が最適なＳｉＮ工膜を示す大きなパラメータであること
が解った。
本実施例におけるＳｉＮｘ膜の電子スピン密度は、ａ
−Ｓｔ Ｔ Ｆ Ｔを作製するのと同じ条件で比抵抗が
２００〜２４０Ω・（７）の両面研摩された単結晶シリ
コン基板上にＳｉＮｘ膜を堆積させ、基板温度が２６、
Ｑ±３．０℃の状態で電子スピン共鳴装置を用いてｑ
ｆＭが２．００６〜２．００６のシリコンの電子スピン
数を測定し、シリコン基板だけの場合の電子スピン数を
減じて、ＳｉＮ工膜の電子スピン数とし、劣化は、特に
ゲートのしきい値電圧Ｖ、に表われ、印加したゲート電
圧の符号の正、負により同符号のＶ、のシフトが生じる
。
−Ｓｔ Ｔ Ｆ Ｔを作製するのと同じ条件で比抵抗が
２００〜２４０Ω・（７）の両面研摩された単結晶シリ
コン基板上にＳｉＮｘ膜を堆積させ、基板温度が２６、
Ｑ±３．０℃の状態で電子スピン共鳴装置を用いてｑ
ｆＭが２．００６〜２．００６のシリコンの電子スピン
数を測定し、シリコン基板だけの場合の電子スピン数を
減じて、ＳｉＮ工膜の電子スピン数とし、劣化は、特に
ゲートのしきい値電圧Ｖ、に表われ、印加したゲート電
圧の符号の正、負により同符号のＶ、のシフトが生じる
。
本実施例におけるゲートのしきい値電圧■、は、第２図
に示すａ−３ｉＴＦＴにおいて、チャンネル幅Ｗ、チャ
ンネル長りのＷ／Ｌ比が６６．７のものを用い、基板温
度２５．０±３℃で暗所の環境の中でソース接地、ドレ
イン電圧１５Ｖを一定に印加した時にドレイン電流がｌ
Ｘ１０ Ａになる時のゲート電工とした。またＶ、シ
フト量はａ−ＳｔＴＦＴを長時間動作させ終了した時の
しきい値電圧■ｔからａ−３ｉＴＦＴ作製直後のゲート
しきい値電圧Ｖ、を減じたものである。
に示すａ−３ｉＴＦＴにおいて、チャンネル幅Ｗ、チャ
ンネル長りのＷ／Ｌ比が６６．７のものを用い、基板温
度２５．０±３℃で暗所の環境の中でソース接地、ドレ
イン電圧１５Ｖを一定に印加した時にドレイン電流がｌ
Ｘ１０ Ａになる時のゲート電工とした。またＶ、シ
フト量はａ−ＳｔＴＦＴを長時間動作させ終了した時の
しきい値電圧■ｔからａ−３ｉＴＦＴ作製直後のゲート
しきい値電圧Ｖ、を減じたものである。
第３図にＳｉＮｘ膜の電子７ピン密度が１．７Ｘ１０１
８／７ｆｆ’のａ−３ｉＴＦＴのＶ、シフトの模様を示
す。
８／７ｆｆ’のａ−３ｉＴＦＴのＶ、シフトの模様を示
す。
ａ−３ｉＴＦＴ作製直後の特性がへ曲線であり、■、−
ｖｔ１ｚ５．９■テアツタ。ａ−８ｉＴ Ｆ Ｔ 全暗
所の乾燥窒素ガス雰囲気中２５．ｏ±３．０℃の環境で
ソース接地、ドレイン電圧１２Ｖ、ゲート電圧３０Ｖ一
定（直流動作条件）で３０分動作させた後（７） 特性
力Ｂ 曲線テアリ、Ｖｔ＝Ｖｔ２＝９．ＴＶト、■、が
正のシフトを示し、ゲート電圧が１５Ｖの場合のドレイ
ン電流は初期ＩＤ１＝１７μＡであったものが動作後で
はＩＤ２＝８μＡと半減してしまっている。
ｖｔ１ｚ５．９■テアツタ。ａ−８ｉＴ Ｆ Ｔ 全暗
所の乾燥窒素ガス雰囲気中２５．ｏ±３．０℃の環境で
ソース接地、ドレイン電圧１２Ｖ、ゲート電圧３０Ｖ一
定（直流動作条件）で３０分動作させた後（７） 特性
力Ｂ 曲線テアリ、Ｖｔ＝Ｖｔ２＝９．ＴＶト、■、が
正のシフトを示し、ゲート電圧が１５Ｖの場合のドレイ
ン電流は初期ＩＤ１＝１７μＡであったものが動作後で
はＩＤ２＝８μＡと半減してしまっている。
第１図はＳ Ｉ Ｈ４ガスとＮＨ３ガスの流量比、放電
パワー、真空度等のプラズマＣＶＤの条件を種々変えて
作製したＳｉＮｘ膜について、暗所の乾燥窒素ガス雰囲
気中２６．０±３．０℃の環境で、ソース接地、ドレイ
ン電圧１２■、ゲート電圧３ｏＶ一定（直流動作条件）
で３０分動作させた時のｖｔシフト量を縦軸に、ＳｉＮ
ｘ膜の電子スピン密度を横軸にプロットした図である。
パワー、真空度等のプラズマＣＶＤの条件を種々変えて
作製したＳｉＮｘ膜について、暗所の乾燥窒素ガス雰囲
気中２６．０±３．０℃の環境で、ソース接地、ドレイ
ン電圧１２■、ゲート電圧３ｏＶ一定（直流動作条件）
で３０分動作させた時のｖｔシフト量を縦軸に、ＳｉＮ
ｘ膜の電子スピン密度を横軸にプロットした図である。
第１図に於いて、プラズマＣＶＤの条件の種々異なる膜
であっても、電子スピン密度をパラメーターにすること
により、ａ−８ｉＴＦＴのｖｔシフト量が２つの直線上
に並ぶ。そして、電子スピン密度が約２．４ＸＩＱ
ｃ７Ｒより大きくなると、ｖ七シフト量が電子スピン密
度の増加とともに増大することが明らかになった。
であっても、電子スピン密度をパラメーターにすること
により、ａ−８ｉＴＦＴのｖｔシフト量が２つの直線上
に並ぶ。そして、電子スピン密度が約２．４ＸＩＱ
ｃ７Ｒより大きくなると、ｖ七シフト量が電子スピン密
度の増加とともに増大することが明らかになった。
第４図は、ａ−８ｉＴＦＴを第２図のガラス基板に対し
、ａ−ＳｉＴＰＴが形成されていない側の表面で照度が
８０００／レツクスになるように蛍光灯で照明され、乾
燥窒素ガス雰囲気中８０．０±３′Ｃの環境でソース接
地、ゲート電極にパルス幅６０μ式で６０田のピークと
ピーク間が２１Ｖのパルス電圧を印加し、ドレインに３
０１−ｉｔでピークとピーク間が４ｖの交流矩形ｅ（交
流動作条件）を印加し１０００時間動作させた時のＶ、
シフト量を縦軸にＳｉＮ工膜の電子スピン密度を横軸に
プロットした図である。先きの第１図と同様にＳｉＮｘ
膜の電子スピン密度が２．４ Ｘ １０ 口 より大
きくなると、ａ−３ｉＴＦＴのｖ１ンフト量がＳ Ｉ
Ｎｘ膜の増加とともに増大することが解る。またＳｉＮ
。
、ａ−ＳｉＴＰＴが形成されていない側の表面で照度が
８０００／レツクスになるように蛍光灯で照明され、乾
燥窒素ガス雰囲気中８０．０±３′Ｃの環境でソース接
地、ゲート電極にパルス幅６０μ式で６０田のピークと
ピーク間が２１Ｖのパルス電圧を印加し、ドレインに３
０１−ｉｔでピークとピーク間が４ｖの交流矩形ｅ（交
流動作条件）を印加し１０００時間動作させた時のＶ、
シフト量を縦軸にＳｉＮ工膜の電子スピン密度を横軸に
プロットした図である。先きの第１図と同様にＳｉＮｘ
膜の電子スピン密度が２．４ Ｘ １０ 口 より大
きくなると、ａ−３ｉＴＦＴのｖ１ンフト量がＳ Ｉ
Ｎｘ膜の増加とともに増大することが解る。またＳｉＮ
。
膜の電子スピン密度が２．４Ｘ１０ｆｆ 以下に小さ
くなるとη シフトが測定限界以下になる事が明らかに
なった。
くなるとη シフトが測定限界以下になる事が明らかに
なった。
以上のことから、信頼性にすぐれたａ−３ｉＴＦＴを得
るには、Ｓ ｉＮｘ膜の電子スピン密度が２．４ Ｘ
１０ ３ 以下に小さいことが必要であることが解る
。
るには、Ｓ ｉＮｘ膜の電子スピン密度が２．４ Ｘ
１０ ３ 以下に小さいことが必要であることが解る
。
発明の効果
本発明による電子スピン密度が２．４Ｘ１０ｆｆ以下に
小さいプラズマＣＶＤ法で作製された５ｉＮ３ｃ膜は、
前述した様に界面付近の準位密度が小さく、半導体装置
の層間絶縁膜やパッシベーション膜としてすぐれている
と考えられる。更に、ａ−Ｓｉ膜と組合せて、ゲート絶
縁膜として本発明の５ＩＮｘ膜を用いたａ−３ｉＴＦＴ
は、従来報告されているものに比ベロ００倍以上の寿命
を有する。
小さいプラズマＣＶＤ法で作製された５ｉＮ３ｃ膜は、
前述した様に界面付近の準位密度が小さく、半導体装置
の層間絶縁膜やパッシベーション膜としてすぐれている
と考えられる。更に、ａ−Ｓｉ膜と組合せて、ゲート絶
縁膜として本発明の５ＩＮｘ膜を用いたａ−３ｉＴＦＴ
は、従来報告されているものに比ベロ００倍以上の寿命
を有する。
第１図は本発明の一実施例におけるａ−ＳｉＴＦＴの要
部構造断面図、第２図はＳｉＮｘ膜の電子スピン密度と
直流動作を３０分行った場合のａ−３ｉＴＦＴのゲート
しきい値電圧の■、シフト量との関係を示す特性図、第
３図は縦軸にドレイン電流、横軸にゲート電圧をプロッ
トし、■、シフトの様子を示した特性図、第４図は５ｉ
ＮＸ膜のスピン密度と交流動作を１０００時間行った時
のａ−５ｉＴＰＴのゲートしきい値電圧ｖｔンシフ量と
の関係を示す特性図である。 １・・・・・・ガラス基板、２・・・・・ゲート電極、
３・・・・・・ＳｉＮｘ膜、４−・・−ａ −Ｓｉ膜、
５−・・・ｎ＋型ａ−３ｉ膜、６・・・・・・ソース電
極、了・・・・・・トシイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ガ ラ ス 基 １罠 づ−一ト電歇 ＳｉＮｘ野財 Ｑ−９ｉ膜 ｎ？梨α−５ｉＷ胃 ソース電極 トレインを槌 Ｖｔシフトｔ ＜Ｖ） 仝 第 図 ゲート電圧 （ｖ）
部構造断面図、第２図はＳｉＮｘ膜の電子スピン密度と
直流動作を３０分行った場合のａ−３ｉＴＦＴのゲート
しきい値電圧の■、シフト量との関係を示す特性図、第
３図は縦軸にドレイン電流、横軸にゲート電圧をプロッ
トし、■、シフトの様子を示した特性図、第４図は５ｉ
ＮＸ膜のスピン密度と交流動作を１０００時間行った時
のａ−５ｉＴＰＴのゲートしきい値電圧ｖｔンシフ量と
の関係を示す特性図である。 １・・・・・・ガラス基板、２・・・・・ゲート電極、
３・・・・・・ＳｉＮｘ膜、４−・・−ａ −Ｓｉ膜、
５−・・・ｎ＋型ａ−３ｉ膜、６・・・・・・ソース電
極、了・・・・・・トシイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ガ ラ ス 基 １罠 づ−一ト電歇 ＳｉＮｘ野財 Ｑ−９ｉ膜 ｎ？梨α−５ｉＷ胃 ソース電極 トレインを槌 Ｖｔシフトｔ ＜Ｖ） 仝 第 図 ゲート電圧 （ｖ）
Claims (5)
- （１）基板上の一主面上に互いに接する半導体層と絶縁
膜とを一部の構成体として有し、前記絶縁膜が２．４×
１０＾１＾７ｃｍ＾−＾３以下の電子スピン密度を有す
るシリコン窒化膜であることを特徴とする半導体装置。 - （２）絶縁膜が、プラズマ化学気相堆積法によって作製
されたシリコン窒化膜であることを特徴とする請求項１
記載の半導体装置。 - （３）絶縁膜が、電界効果トランジスタのゲート絶縁膜
であることを特徴とする請求項１記載の半導体装置。 - （４）半導体層が、非晶質シリコン膜であることを特徴
とする請求項１記載の半導体装置。 - （５）半導体層が、プラズマ化学気相堆積法によって作
製された非晶質シリコン膜であることを特徴とする請求
項１または４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160101A JPH0727900B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160101A JPH0727900B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029129A true JPH029129A (ja) | 1990-01-12 |
| JPH0727900B2 JPH0727900B2 (ja) | 1995-03-29 |
Family
ID=15707873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160101A Expired - Lifetime JPH0727900B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727900B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172411A (en) * | 1990-03-27 | 1992-12-15 | Siemens Aktiengesellschaft | Two-wire/four-wire converter |
| US5175763A (en) * | 1990-03-27 | 1992-12-29 | Siemens Aktiengesellschaft | Two-wire/four-wire converter |
| WO2010041446A1 (ja) * | 2008-10-08 | 2010-04-15 | 株式会社アルバック | 真空処理装置 |
| JP2013254950A (ja) * | 2012-05-10 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015062223A (ja) * | 2013-08-23 | 2015-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20150102341A1 (en) * | 2013-10-10 | 2015-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2019125809A (ja) * | 2012-05-10 | 2019-07-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020030419A (ja) * | 2012-08-23 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
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| JPH01194363A (ja) * | 1988-01-28 | 1989-08-04 | Sharp Corp | 薄膜半導体装置およびその製造方法 |
-
1988
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