JPH0290658A - 高密度実装回路装置 - Google Patents

高密度実装回路装置

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JPH0290658A
JPH0290658A JP24356888A JP24356888A JPH0290658A JP H0290658 A JPH0290658 A JP H0290658A JP 24356888 A JP24356888 A JP 24356888A JP 24356888 A JP24356888 A JP 24356888A JP H0290658 A JPH0290658 A JP H0290658A
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JP
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packaged
circuit
component
circuit device
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JP24356888A
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Masahiro Saito
昌宏 斎藤
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Toshiba Corp
Toshiba Kairo Buhin Engineering KK
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Toshiba Corp
Toshiba Kairo Buhin Engineering KK
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、高密度実装回路装置に係り、特にベアチップ
部品を含む面実装部品を実装して成る高密度実装回路装
置の改良に関する。
(従来の技術) 電子部品の小型化、あるいは回路の高密度化を目的に、
例えば回路基板の所定領域にベアチップ部品、フラット
パッケージ型IC素子等の面実鰺部品及びチップ抵抗体
等を表面実装し、これらを、例えばエポキシ系樹脂や、
ポリイミド系樹脂等で、モールド封止した構成の高密度
実装回路装置が知られており、また、実用に供されてい
る。
(発明が解決しようとする課題) しかしながら、上記実装回路基板については、次のよう
な不都合がある。即ち、ベースを成すセラミック基板が
比較的高価でコストアップになるばかりでなく、例えば
、前記モールド樹脂層を化学的に処理し、溶解除去する
と、前記セラミック基板に実装しであるベアチップ部品
の回路パターンや、結線状態等はそのまま残存する。こ
のベアチップ部品の回路パターン残存は、回路構成の機
密性の保持の上で往々問題になる。つまり、この種の高
密度実装回路基板を電子機器類、メモリーカード、IC
カード類に用いた際、セキュリティの点で実用上問題に
なる。
[発明の構成] (課題を解決するための手段) 本発明は、ベース基板として有機系樹脂の多層板を用い
、この多層板に実装したベアチップ部品、あるいはベア
チップ部品と他の面実装部品を樹脂モールドした構成に
おいて、前記ベアチップ部品面にフェノール系樹脂層を
下地層乃至予備層として介在させたことを特徴とする。
(作 用) 上記の如く、本発明に係る高密度実装回路装置において
は、実装されたベアチップ部品は、フェノール系樹脂層
で予備的に被覆され、樹脂モールドされている。しかし
て、前記フェノール系樹脂層は、酸性の処理液でないと
溶解除去しえない。
つまり、前記モールド樹脂層を、全体的に溶解除去する
ためには、最終的に酸性の処理液を用いざるを得ず、こ
の酸性処理液の使用により、面実装部品のボンディング
ワイヤ(Au線)や、ベース基板の回路パターン(銅箔
層)も溶解除去され、回路内容のセキュリティを容易に
保持しうる。
(実施例) 以下本発明の詳細な説明する。第1図は、本発明の高密
度実装回路装置の構成例を示す断面図であり、1は有機
系樹脂多層基板、2は前記有機系樹脂多層基板1の所定
領域面に実装された表面実装型(QFP、5OP)のL
SI素子である。
また、3はチップコンデンサもしくは抵抗、4はベアチ
ップ部品で、これらチップコンデンサもしくは抵抗3及
びベアチップ部品4も、前記有機系樹脂多層基板1の所
定領域面に実装されている。
更に5は前記ベアチップ部品4の領域を被覆したフェノ
ール系樹脂から成る予備被覆層、6は前記予備被覆層5
や実装されている他の電子部品2゜3を含め、有機系樹
脂多層基板1全体を被覆モールドした樹脂層、例えば、
ポリイミド系樹脂層である。なお、図において、7は外
部リード線である。
次に上記構成の実装回路装置の製造方法の一例に就いて
説明する。所要の回路パターンを有する例えば、ポリイ
ミド樹脂系の多層基板を先ず用意する。上記用意した多
層基板面の所定・領域にクリーム半田を印刷法で被着し
ておき、表面実装型素子1、例えば5−RAM素子2や
コンデンサもしくは抵抗3等の面実装部品をマウントし
、そのマウントした部分(領域)の半田をリフローさせ
て所要の半田付、実装を行う。しかる後、前記多層基板
の所定領域面にベアチップ部品4、例えばM−ROMを
グイボンドし、所要のワイヤボンデングを行った後に、
機能テストをする。かくして、所要の電子部品の実装及
び機能テスト後、前記ベアチップ部品4及びその周辺を
フェノール系樹脂で被覆処理して予備被覆層5を形成す
る。次いで、上記表面実装され、露出している5−RA
M素子2、チップコンデンサもしくは抵抗3及び前記予
備被覆層5で被覆されているベアチップ部品4を例えば
、ポリイミド系樹脂6で、一体的にコーテング乃至モー
ルドして封止し、最終的なテストを行うことにより、所
望の実装回路装置が得られる。
なお、上記実施例では、表面実装型素子として、5−R
AMを、ベアチップ部品としてM−ROMを各々実装し
た例を示したが、他のLSI素子等でも勿論良いし、ま
た、実装する素子の数も各々−環数であってもよい。更
に、実装した各電子部品をコーテング乃至モールディン
グにより封止する樹脂はポリイミド系に限らず、例えば
エポキシ系樹脂等他の封止用の樹脂であってもよい。
[発明の効果] 上記本発明によれば、ベース基板に有機系樹脂の多層基
板を用いているため、製造面でのコスト低減を計れるば
かりでなく、その実装回路装置の回路内容に就いて、セ
キュリティを十分保持しうる。即ち、実装したベアチッ
プ部品を封止する樹脂層(コーティング乃至モールディ
ング層)を溶解除去して回路内容を調査しようとしても
、ベアチップ部品を被覆する予備層の溶解除去過程で、
ボンディングワイヤ、回路パターン等も共に溶解除去さ
れるので、回路内容に就いてのセキュリティは容易に保
持される。
【図面の簡単な説明】
第1図は、本発明に係る高密度実装回路装置の一構成例
を示す断面図である。 1・・・有機系樹脂多層基板 2・・・而実装部品 3・・・チップコンデンサもしく 4・・・ベアチップ部品 5・・・フェノール系樹脂層 6・・・モールド樹脂層 は抵抗

Claims (1)

    【特許請求の範囲】
  1. 有機系樹脂多層基板と、前記有機系樹脂多層基板の所定
    領域に実装されたベアチップ部品を含む面実装部品と、
    前記ベアチップ部品を被覆するフェノール系樹脂の被膜
    と、前記フェノール系樹脂の被膜及び他の面実装部品を
    モールドするモールド樹脂層とを具備してなる高密度実
    装回路装置。
JP24356888A 1988-09-28 1988-09-28 高密度実装回路装置 Pending JPH0290658A (ja)

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