JPH0284812A - Duty factor discrimination circuit - Google Patents
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Landscapes
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パルス信号のデユーティ比判別回路に関し、
特に周期が変動するパルス信号のデユティ比を判別でき
るデユーティ比判別回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a pulse signal duty ratio discrimination circuit,
In particular, the present invention relates to a duty ratio determination circuit that can determine the duty ratio of a pulse signal whose period varies.
家電品のリモートコントロールやＶＴＲ装置のインデク
ス信号、バーコード等において、ディジタル値の表現に
パルス信号が用いられている。たとえばデューテ（比７
０％のパルス信号を“１″デユ一テイ比４０％のパルス
信号を“０”と決めておき、これら２種類のパルス信号
の組合せでデータを表現する。−例としてデータ１０１
１は第８図のパルス信号で表現する。Pulse signals are used to express digital values in remote controls for home appliances, index signals for VTR devices, bar codes, and the like. For example, Dute (ratio 7
A pulse signal with a duty ratio of 0% is determined to be "1" and a pulse signal with a duty ratio of 40% is determined to be "0", and data is expressed by a combination of these two types of pulse signals. - Data 101 as an example
1 is expressed by the pulse signal shown in FIG.
上述した方法で１．０のデータを表現する機器において
は、入力パルス信号のデユーティ比を判別する回路を内
蔵している。A device that expresses data of 1.0 using the method described above has a built-in circuit that determines the duty ratio of an input pulse signal.
一例トしてマイクロコンピュータで判別する場合を説明
する。As an example, a case in which discrimination is performed using a microcomputer will be explained.
ここではパルス信号としてＶＴＲのインデクス信号を想
定する。ＶＴＲのインデクス信号は再生コントロール信
号（以下ＰＢＣＴＬ信号と記す）のデユーティ比を２種
類設定し、デユーティ比の違いにより１，０のデータを
表現する。ＰＢＣＴＬ信号は磁気テープの長手方向に記
録されており、ＶＴＲ再生時のサーボ制御に用いられる
信号である。Here, a VTR index signal is assumed as the pulse signal. For the VTR index signal, two types of duty ratios are set for a reproduction control signal (hereinafter referred to as PBCTL signal), and data of 1 and 0 are expressed by different duty ratios. The PBCTL signal is recorded in the longitudinal direction of the magnetic tape, and is a signal used for servo control during VTR playback.
第９図は従来のデユーティ比判別回路を示している。こ
の回路はＶＴＲのインデクス信号を判別するためのもの
である。FIG. 9 shows a conventional duty ratio determination circuit. This circuit is for determining the index signal of the VTR.
まず各部の構成を説明する。First, the configuration of each part will be explained.
ＰＢＣＴＬ信号１はＶＴＲの再生コントロール信号であ
る。PBCTL signal 1 is a VTR playback control signal.
ＣＰＵｌ０Ｉはプログラムに従ってシステム全体を制御
する中央処理装置である。またエツジ検出信号１１０に
より、割込み処理プログラムを起動する。CPU10I is a central processing unit that controls the entire system according to a program. Furthermore, the edge detection signal 110 activates an interrupt processing program.
両エツジ検出回路１０２はＰＢＣＴＬ信号１を入力とし
、ＰＢＣＴＬ信号１の立上りエツジ又は立下りエツジを
検出したとき、ハイアクティブのエツジ検出信号１１０
を出力する。Both edge detection circuits 102 receive the PBCTL signal 1 as input, and when a rising edge or a falling edge of the PBCTL signal 1 is detected, a high active edge detection signal 110 is generated.
Output.
カウンタ１０５はクロック信号１０６を入力とし、その
パルス数をカウントし、カウント信号１２０を出力する
。Counter 105 receives clock signal 106 as input, counts the number of pulses, and outputs count signal 120.
クロック信号１０６は一定インターバルのパルス信号で
ある。Clock signal 106 is a pulse signal at constant intervals.
キャプチャレジスタ１０７はカウント信号１２０とエツ
ジ検出信号１１０を入力とし、エッジ検出信号１１０人
力時のカウント信号１２０をラッチする。またＣＰＵｌ
０Ｉがキャプチャレジスタ１０７の読出し処理を実行す
るとき、キャプチャ信号１２１をパスライン１０８に出
力する。The capture register 107 inputs the count signal 120 and the edge detection signal 110, and latches the edge detection signal 110 and the count signal 120 when the edge detection signal 110 is manually operated. Also CPUl
When 0I executes the read processing of the capture register 107, it outputs the capture signal 121 to the pass line 108.
パスライン１０８はデータを転送するバスである。Pass line 108 is a bus for transferring data.
次に第１０図のタイミングチャートを参照し動作を説明
する。Next, the operation will be explained with reference to the timing chart of FIG.
ＰＢＣＴＬ信号ｌの立上りエツジでエツジ検出信号１１
０が発生し、キャプチャレジスタ１０７はカウント信号
１２０をラッチする。このときのキャプチャ値をｎｌと
する。一方、エツジ検出信号１１０の発生によりＣＰＵ
ｌ０Ｉは割込み処理を開始する。ＣＰＵ １０１は割込
み処理プログラムで、キャプチャ信号１２１を読み出し
ＣＰＵｌ０Ｉ内のレジスタに記憶する。従ってｎｌを記
憶することになる。。Edge detection signal 11 at the rising edge of PBCTL signal l
A zero is generated and capture register 107 latches count signal 120. Let the capture value at this time be nl. On the other hand, due to the generation of the edge detection signal 110, the CPU
l0I starts interrupt processing. The CPU 101 is an interrupt processing program that reads the capture signal 121 and stores it in a register in the CPU10I. Therefore, nl will be stored. .
その後側込み処理を終了する。Thereafter, the side-loading process ends.
次にＰＢＣＴＬ信号ｌの立下りエツジでエツジ検出信号
１１０が発生し、キャプチャレジスタ１０７はカウント
信号１２０をう、チする。このときのキャプチャ値をｎ
２とする。エツジ検出信号１１０の発生によりＣＰＵ
１０１は割込み処理を開始する。ＣＰＵｌ０Ｉは割込み
処理プログラムでＣＰＵ １０１内のレジスタから前回
のキャプチャ値ｎ１を読み出し、今回のキャプチャ値ｎ
、との差
ｔ ｒ ＝ ｎ ２ ｎ ｓ ・・・・・・（１
）を計算する。ｔｌはＰＢＣＴＬ信号１のノ１イレベル
区間のパルス幅を示している。一方ＰＢＣＴＬ信号１の
周期Ｔは３３［ｍｓｌで一定である。従ってＰＢＣＴＬ
信号１が信号“１″（デユーティ比７０％）であるか、
信号“０” （デユーティ比４０％）であるかは、
の関係から判定することができる。ＣＰＵｌ０Ｉは式（
２）１式（３）のいずれが成立するかをプログラムで判
定した後、割込み処理を終了する。Next, an edge detection signal 110 is generated at the falling edge of the PBCTL signal 1, and the capture register 107 captures the count signal 120. The capture value at this time is n
Set it to 2. When the edge detection signal 110 is generated, the CPU
101 starts interrupt processing. CPUl0I is an interrupt processing program that reads the previous capture value n1 from the register in the CPU 101, and stores the current capture value n.
, the difference between t r = n 2 n s (1
). tl indicates the pulse width of the No1 level section of the PBCTL signal 1. On the other hand, the period T of the PBCTL signal 1 is constant at 33 msl. Therefore, PBCTL
Is signal 1 “1” (duty ratio 70%)?
Whether the signal is "0" (duty ratio 40%) can be determined from the following relationship. CPUl0I is the formula (
2) After the program determines which of equations (3) holds true, the interrupt processing ends.
以後、同様の処理を繰り返し、信号“１”又は信号“０
”を順次判定する。After that, the same process is repeated until the signal "1" or the signal "0"
” are determined sequentially.
上述した回路はＰＢＣＴＬ信号１０周期が３３［ｍｓ］
のとき（再生時）は問題ない。しかしＶＴＲのインデク
スサーチモードではテープを通常再生時より高速に走行
させるため、式（２）１式（３）が成立しなくなる。従
って上述した回路ではデユーティ比を判別できない。In the circuit described above, the 10 cycles of the PBCTL signal is 33 [ms]
There is no problem when (playing). However, in the index search mode of the VTR, the tape is run faster than during normal playback, so equations (2) and (3) no longer hold true. Therefore, the above-described circuit cannot determine the duty ratio.
すなわち従来のデユーティ比判別回路は、入力パルス信
号の周期が変化する場合はデユーティ比を判別できない
構成となっていた。That is, the conventional duty ratio determination circuit has a configuration in which the duty ratio cannot be determined when the period of the input pulse signal changes.
本発明のパルス信号のデユーティ比判定回路は、所定の
クロックをカウントするカウンタと、入力パルスのエツ
ジで前記カウンタの値をう、チするキャプチャレジスタ
とキャプチャ後に前記カウンタの値をクリアするクリア
手段と、比較値を記憶するコンペアレジスタと、前記カ
ウンタと前記コンペアレジスタの値を比較し一致した時
に一致信号を出力するコンパレータと、前記一致信号が
発生した時の前記入力パルスのレベルを記憶する記憶回
路と、前記キャプチャレジスタの値を読み取り所定の演
算を行い前記コンペアレジスタに比較値を設定する演算
回路とを有している。The pulse signal duty ratio determination circuit of the present invention includes a counter that counts a predetermined clock, a capture register that overwrites the value of the counter at the edge of an input pulse, and clearing means that clears the value of the counter after capture. , a compare register that stores a comparison value, a comparator that compares the values of the counter and the compare register and outputs a match signal when they match, and a memory circuit that stores the level of the input pulse when the match signal is generated. and an arithmetic circuit that reads the value of the capture register, performs a predetermined operation, and sets a comparison value in the compare register.
すなわち、本発明に係るパルス信号のデユーティ比判別
回路は、パルス信号の周期を測定し、その周期に応じた
タイミングでパルス信号のレベルをラッチすることによ
りデユーティ比を判別する。したがって、パルス信号の
周期が変化してもデユーティ比を判別することができる
。That is, the pulse signal duty ratio determination circuit according to the present invention determines the duty ratio by measuring the period of the pulse signal and latching the level of the pulse signal at a timing corresponding to the period. Therefore, the duty ratio can be determined even if the period of the pulse signal changes.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
まず各構成要素を説明する。First, each component will be explained.
ＰＢＣＴＬ信号１はＶＴＲの再生コントロール信号であ
る。PBCTL signal 1 is a VTR playback control signal.
ＣＰＵ２はプ四グラムに従ってシステム全体を制御する
中央処理装置である。またエツジ検出信号１３により、
割込み処理プログラムを起動する。The CPU 2 is a central processing unit that controls the entire system according to the program. Also, by the edge detection signal 13,
Start the interrupt handling program.
立上りエツジ検出回路１２はＰＢＣＴＬ信号１を入力と
し、ＰＢＣＴＬ信号１の立上りエツジを検出したとき、
ハイアクティブのエツジ検出信号１３を出力する。The rising edge detection circuit 12 inputs the PBCTL signal 1, and when it detects the rising edge of the PBCTL signal 1,
A high active edge detection signal 13 is output.
デイレイ回路１４はエツジ検出信号１３を１クロツクだ
け遅延させてクリア手段１５として出力し、カウンタ１
６をクリアする。The delay circuit 14 delays the edge detection signal 13 by one clock and outputs it as a clearing means 15.
Clear 6.
カウンタ１６はクロック信号１７を入力とし、そのパル
ス数をカウントし、カウント信号４０を出力する。The counter 16 inputs the clock signal 17, counts the number of pulses thereof, and outputs a count signal 40.
クロック信号１７は一定インターバルのパルス信号であ
る。The clock signal 17 is a pulse signal at constant intervals.
キャプチャレジスタ１８はエツジ検出信号１３とカウン
ト信号４０を入力とし、エッジ検出信号１３人力時のカ
ウント信号４０をラッチする。またＣＰＵ２がキャプチ
ャレジスタ１８の読み出し処理を実行するとき、キャプ
チャ信号４１をパスライン２２に出力する。The capture register 18 inputs the edge detection signal 13 and the count signal 40, and latches the count signal 40 when the edge detection signal 13 is manually operated. Further, when the CPU 2 executes the read processing of the capture register 18, it outputs the capture signal 41 to the pass line 22.
コンペアレジスタ１９はＣＰＵ２がフンペアレジスタ１
９への書込み処理を実行するときパスライン２２上のデ
ータをラッチしコンベア信号４２を出力する。The compare register 19 is the compare register 1 of the CPU2.
9, the data on the pass line 22 is latched and a conveyor signal 42 is output.
フンパレータ２０はカウント信号４０とコンベア信号４
２を入力とし、両者を比較し、比較結果が真の場合はハ
イアクティブの一致信号２１を出力する。The humperator 20 receives a count signal 40 and a conveyor signal 4.
2 is input, the two are compared, and if the comparison result is true, a high active match signal 21 is output.
パスライン２２は各種データを転送するバスである。The pass line 22 is a bus for transferring various data.
Ｄラッチ２３は一致信号２１とＰＢＣＴＬ信号１を入力
とし、一致信号２１を入力したときのＰＢＣＴＬ信号１
のレベルをラッチする。またＣＰＵ２がＤラッチ２３の
読み出し処理を実行するとき、Ｄラッチ２３のＱ出力を
デユーティ判別信号４３としてパスライン２２に出力す
る。The D latch 23 receives the match signal 21 and the PBCTL signal 1 as input, and the PBCTL signal 1 when the match signal 21 is input.
Latch the level. Further, when the CPU 2 executes a read process of the D latch 23, the Q output of the D latch 23 is outputted to the pass line 22 as a duty determination signal 43.
次に動作を説明する。Next, the operation will be explained.
第２図はデユーティ比判別の原理を示している。FIG. 2 shows the principle of duty ratio determination.
本発明においてはＰＢＣＴＬ信号のパルス幅を測定する
のではなく、特定の時刻におけるＰＢＣＴＬ信号のレベ
ルでデユーデイ比を判別する。レベルを判定する時刻は
ＰＢＣＴＬ信号の立上りからＰＢＣＴＬ信号の周期の５
５％だけ経過した時刻とする。In the present invention, the duty ratio is determined based on the level of the PBCTL signal at a specific time, rather than measuring the pulse width of the PBCTL signal. The time to judge the level is 5 of the period of the PBCTL signal from the rising edge of the PBCTL signal.
This is the time when only 5% has passed.
本例では信号“０”のデユーティ比４０％と、信号“１
″のデユーティ比７０％の中間の値である５５％を、レ
ベル判定の時刻としたが、４０％と７０％の間であれば
どこで判定してもよい（たとえば５０％でもよい）。ま
た信号“θ″、“１”のデユーティ比が本例と異なる場
合も、本例と同様に信号“Ｏ”のデユーティ比と信号“
１”のデユーティ比の間の値をレベル判定の時刻とすれ
ばよい。In this example, the duty ratio of the signal “0” is 40%, and the signal “1” is
The level judgment time was set at 55%, which is the intermediate value of the duty ratio of 70% for ``, but the judgment may be made at any point between 40% and 70% (for example, 50% is acceptable). Even if the duty ratio of “θ” and “1” is different from this example, the duty ratio of the signal “O” and the signal “
A value between the duty ratios of 1" may be used as the level determination time.
たとえば信号“０”がデユーティ比５０％、信号“１°
９がデユーティ比９０％であれば、レベル判定の時刻を
７０％程度に設定する。For example, signal “0” has a duty ratio of 50% and signal “1°”
If 9 has a duty ratio of 90%, the level determination time is set to about 70%.
第３図は動作のタイミングチャートを示している。FIG. 3 shows a timing chart of the operation.
ＰＢＣＴＬ信号１の立上りに同期してエツジ検出信号１
３が発生し、そのｌクロック後にクリア手段１５を出力
するのでカウンタ１６をクリアする。従ってカウンタ１
６はＰＢＣＴＬ信号１の立上りに同期してクリアされる
インターバルタイマとして動作する。Edge detection signal 1 is generated in synchronization with the rising edge of PBCTL signal 1.
3 is generated, and the clearing means 15 outputs the output after l clocks, so that the counter 16 is cleared. Therefore counter 1
6 operates as an interval timer that is cleared in synchronization with the rise of PBCTL signal 1.
またＰＢＣＴＬ信号１の立上り時エツジ検出信号１３を
出力するのでキャプチャレジスタ１８はカウント信号４
０をラッチする。Also, since the edge detection signal 13 is output when the PBCTL signal 1 rises, the capture register 18 outputs the count signal 4.
Latch 0.
このときカウンタ１６をクリアする直前の値をラッチす
るので、キャプチャレジスタ１８はＰＢＣＴＬ信号１の
周期に等しい値をう、チする。At this time, since the value immediately before the counter 16 is cleared is latched, the capture register 18 stores a value equal to the period of the PBCTL signal 1.
一方、エツジ検出信号１３０発生によりＣＰＵ２は割込
み処理を開始する。割込み処理においてＣＰＴＪ ２は
ＰＢＣＴＬ信号１の周期の５５％に等しい値をコンペア
レジスタ１９に書き込む、具体的にはパスライン２２を
通してキャプチャ信号４１を読み出し、０．５５を乗じ
て、パスライン２２を通してコンペアレジスタ１９に書
き込む。その後側込み処理を終了する。On the other hand, upon generation of the edge detection signal 130, the CPU 2 starts interrupt processing. In interrupt processing, the CPTJ 2 writes a value equal to 55% of the period of the PBCTL signal 1 to the compare register 19. Specifically, it reads the capture signal 41 through the pass line 22, multiplies it by 0.55, and compares it through the pass line 22. Write to register 19. Thereafter, the side-loading process ends.
ＰＢＣＴＬ信号１の立上りからＰＢＣＴＬ信号１の周期
の５５％のところでカウント信号４０がコンベア信号４
２と一致するのでコンパレータ２０は一致信号２１を出
力する。この゛ときＤう、チ２３はＰＢＣＴＬ信号ｌの
レベルをラッチする。従ってデユーティ比４０％の信号
“Ｏｎのときはロウレベル、デユーティ比７０％の信号
“１”の゛ときはハイレベルをラッチすることになる。At 55% of the period of PBCTL signal 1 from the rise of PBCTL signal 1, count signal 40 becomes conveyor signal 4.
2, so the comparator 20 outputs a match signal 21. At this time, the circuit 23 latches the level of the PBCTL signal 1. Therefore, when the signal with a duty ratio of 40% is "ON", a low level is latched, and when the signal with a duty ratio of 70% is "1", a high level is latched.
ＣＰＵ２はパスライン２２を通してデユーティ比判別信
号４３を読み込むだけで、デユーティ比を判別すること
ができる。デユーティ比判別の為に演算をする必要はな
い。The CPU 2 can determine the duty ratio simply by reading the duty ratio determination signal 43 through the pass line 22. There is no need to perform calculations to determine the duty ratio.
以後同様の処理を繰り返し、信号“０″又は信号“１″
を順次判別する。After that, repeat the same process and get the signal “0” or signal “1”
are determined sequentially.
上述したデユーティ比判別回路はＰＢＣＴＬ信号１の周
期が変動しても正常に動作する。The above-described duty ratio determination circuit operates normally even if the period of the PBCTL signal 1 fluctuates.
第４図はＰＢＣＴＬ信号１の周期がしだいに小さくなる
場合のタイミングチャートである。本発明では周期の変
化に伴ってデユーティ比判別タイミングも変化するので
、ＰＢＣＴＬ信号１０周期の大小にかかわりなくデユー
ティ比を判別することができる。このときたとえば周期
２におけるデユーティ比判別は正確には周期２ ｘ Ｏ
，５５のタイミングで行う必要があるが、実際には周期
１×０．５５のタイミングで行うことになる。実用上は
ＶＴＲのテープ速度が瞬時に加減速することはないので
、しばらくの間、周期ＩＸ０．５５のタイミングで判定
しても問題ない。第５図はＰＢＣＴＬ信号ｌの周期かも
との周期より長い場合（■）。FIG. 4 is a timing chart when the period of PBCTL signal 1 gradually becomes smaller. In the present invention, since the duty ratio determination timing also changes as the cycle changes, the duty ratio can be determined regardless of the magnitude of the 10 cycles of the PBCTL signal. At this time, for example, the duty ratio determination in period 2 is accurately determined as period 2 x O
, 55, but actually it is performed at a timing of period 1×0.55. In practice, the tape speed of a VTR does not accelerate or decelerate instantaneously, so there is no problem in determining the timing at a cycle IX of 0.55 for a while. FIG. 5 shows a case where the period of the PBCTL signal l is longer than the original period (■).
短い場合（■）、デユーティ比が不正確な場合（■）の
それぞれにおいて、正しくデユーティ比が判別できるこ
とを示している。第５図■、■に示すように、もとの周
期の０．７９倍から１．３７倍まではデユーティ比の判
別が可能である。It is shown that the duty ratio can be determined correctly in both the cases where the duty ratio is short (■) and the duty ratio is inaccurate (■). As shown in FIG. 5, ■ and ■, it is possible to determine the duty ratio from 0.79 times the original cycle to 1.37 times the original cycle.
ここではデユーティ比判別タイミングを毎回更新する例
を述べたが、ＰＢＣＴＬ信号１の周期変動はゆるやかで
あるので、デユーティ比判別タイミングの更新処理回数
を減らしてもよい。本発明においてはＣＰＵ２の演算を
必要とするのは判別タイミングの更新処理だけであって
デユーティ比判別には演算は不要である。従って判別タ
イミングの更新回数を減らせばＣＰＵ２の負担が非常に
小さくなる。Here, an example has been described in which the duty ratio determination timing is updated every time, but since the periodic fluctuation of the PBCTL signal 1 is gradual, the number of times the duty ratio determination timing is updated may be reduced. In the present invention, the calculation of the CPU 2 is required only for the process of updating the determination timing, and no calculation is necessary for determining the duty ratio. Therefore, if the number of times the determination timing is updated is reduced, the burden on the CPU 2 will be greatly reduced.
また信号“０″ ｉ＋１−”のデユーティ比が本例と
異る場合にも、コンペアレジスタ１９に書キ込む値を変
更することにより対応できる。たとえばテープの逆転（
巻戻し）時には、信号″０″のデユーティ比は６０％、
信号″１”のデユーティ比は３０％になる。このときは
６０％と３０％の中間の値である４５％をフンペアレジ
スタ１９に書き込めばよい。Furthermore, even if the duty ratio of the signal "0"i+1-" is different from this example, it can be handled by changing the value written to the compare register 19. For example, when the tape is reversed (
When rewinding), the duty ratio of the signal "0" is 60%,
The duty ratio of the signal "1" is 30%. In this case, it is sufficient to write 45%, which is an intermediate value between 60% and 30%, into the frequency pair register 19.
以上説明したように本発明のデユーティ比判別回路は、
入力パルス信号の周期に応じて判定タイミングを変化さ
せるため、入力パルス信号の周期が変動してもデユーテ
ィ比を判別することができる。また入力パルスのレベル
をラッチすることによりデユーティ比を判別するので、
デユーティ比判別のための演算が不要で、ソウトウエア
の負担が小さいという利点がある。As explained above, the duty ratio discrimination circuit of the present invention is
Since the determination timing is changed according to the period of the input pulse signal, the duty ratio can be determined even if the period of the input pulse signal fluctuates. In addition, the duty ratio is determined by latching the input pulse level, so
There is an advantage that no calculation is required to determine the duty ratio, and the burden on the software is small.
さらに入力パルス信号のデユーティ比を変更したときも
プログラムで対応できる利点もある。Furthermore, there is the advantage that even when the duty ratio of the input pulse signal is changed, it can be handled by a program.
第６図は本発明の他の実施例のブロック図である。シフ
トレジスタ３２．デユーティ比判別信号４４以外の構成
・動作は実施例１と同じであるから説明を省略する。FIG. 6 is a block diagram of another embodiment of the invention. Shift register 32. The configuration and operation other than the duty ratio determination signal 44 are the same as those in the first embodiment, so explanations thereof will be omitted.
シフトレジスタ３２はＰＢＣＴＬ信号１と一致信号２１
を入力とし、一致信号２１人力時のＰＢＣＴＬ信号１０
レベルを最下位ビットに取り込む８ビツトのシフトレジ
スタである。ＣＰＵ２がシフトレジスタ３２の読み出し
処理を実行するとき、シフトレジスタ３２の保持データ
をデユーティ比判別信号として出力する。The shift register 32 receives the PBCTL signal 1 and the match signal 21.
As input, match signal 21 and PBCTL signal 10 when using human power.
It is an 8-bit shift register that captures the level into the least significant bit. When the CPU 2 executes a read process from the shift register 32, it outputs the data held in the shift register 32 as a duty ratio determination signal.
次に動作を説明する。デユーティ比判別動作と判定タイ
ミング更新処理は実施例１と同一であるから説明を省略
する０本実施例においてはデユーティ比の判別結果なり
ラッチではなく８ビツトシフトレジスタ３２にとりこむ
。従ってデユーティ比判別信号４４を毎回ＣＰＵ２に読
み込む必要はなく、８周期に１回読み込めばよい。イン
デクス信号は信号“０″と信号“１”を組合せたコード
で表現するので、８周期ごとにしか読まないことによっ
てインデクス信号を検出し損ねることはない。インデク
ス信号のフードが１０１００１０１である場合の例を第
７図に示す。Next, the operation will be explained. The duty ratio determination operation and determination timing updating process are the same as in the first embodiment, so their explanation will be omitted. In this embodiment, the duty ratio determination result is stored in the 8-bit shift register 32 rather than in the latch. Therefore, it is not necessary to read the duty ratio determination signal 44 into the CPU 2 every time, and it is sufficient to read it once every eight cycles. Since the index signal is expressed by a code that is a combination of the signal "0" and the signal "1", the index signal will not fail to be detected by reading it only every eight cycles. FIG. 7 shows an example where the index signal hood is 10100101.
本実施例においてはデユーティ比判別結果をシフトレジ
スタにとりこむようにしたことによって、判別結果を読
み込むソフトウェア処理を少くすることができる。In this embodiment, by loading the duty ratio determination result into the shift register, it is possible to reduce the amount of software processing required to read the determination result.
以上説明したように本発明はパルス信号の周期に応じた
判定タイミングでパルス信号のレベルをラッチすること
によりデユーティ比を判別する。As explained above, the present invention determines the duty ratio by latching the level of the pulse signal at the determination timing according to the cycle of the pulse signal.
従ってパルス信号の周期が変化してもデユーティ比を判
別することができる効果がある。またデユーティ比判別
のためにソフトウェア処理を必要としないという効果も
ある。Therefore, there is an effect that the duty ratio can be determined even if the period of the pulse signal changes. Another advantage is that no software processing is required to determine the duty ratio.
さらにデユーティ比を変更した場合もプログラムで対応
できるため、テープの逆転などのときもデユーティ比を
判別できる効果がある。Furthermore, even if the duty ratio is changed, it can be handled by a program, which has the effect of being able to determine the duty ratio even when the tape is reversed.
第１図は本発明の一実施例のブロック図、第２図は本実
施例のデユーティ比判別原理図、第３図は本実施例の動
作タイミングチャート、第４図は本実施例において入力
パルス信号の周期が変化する場合の動作タイミングチャ
ート、第５図は本実施例において入力パルス信号の周期
が変化する場合のデユーティ比判定を示す図、第６図は
本発明の他の実施例のブロック図、第７図は本発明の第
６図実施例におけるデユーティ比判別結果保持を示す図
、第８図はパルス信号によるデータ列を示す図、第９図
は従来例のブロック図、第１０図は従来例の動作タイミ
ングチャートである。
１・・・・・・ＰＢＣＴＬ信号、２・・・・・・ＣＰＵ
、１２・・・・・・立上りエツジ検出回路、１３・・・
・・・エツジ検出信号、１４・・・・・・デイレイ回路
、１５・・・・・・クリア手段、１６・・・・・・カウ
ンタ、１７・・・・・・クロック信号、１８・・・・・
・キャプチャレジスタ、１９・・・・・・コンペアレジ
スタ、２０・・・・・・コンパレータ、２１・・・・・
・一致信号、２２・・・・・・パスライン、２３・・・
・・・Ｄラッチ、３２・・・・・・シフトレジスタ、４
０・・・・・・カウント値、４１・・・・・・キャプチ
ャ値、４２・・・・・・コンベア値、４３・・・・・・
デユーティ比判別値、４４・・・・・・デユーティ比判
別値、１０２・・・・・・両エツジ検出回路、１０５・
・・・・・カウンタ、１０６・・・・・・クロック信号
、１０７・・・・・・キャプチャレジスタ、１０８・・
・・・・パスライン、１０９・・・・・・ＣＰＵ、１１
０・・・・・・エツジ検出信号、１２０・・・・・・カ
ウント値、１２１・・・・・・キャプチャ値。
代理人 弁理士 内 原 晋
第
囚Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a principle diagram of duty ratio discrimination in this embodiment, Fig. 3 is an operation timing chart of this embodiment, and Fig. 4 is an input pulse diagram in this embodiment. An operation timing chart when the period of the signal changes. FIG. 5 is a diagram showing duty ratio determination when the period of the input pulse signal changes in this embodiment. FIG. 6 is a block diagram of another embodiment of the present invention. 7 is a diagram showing the retention of duty ratio discrimination results in the embodiment shown in FIG. 6 of the present invention, FIG. 8 is a diagram showing a data string based on a pulse signal, FIG. 9 is a block diagram of the conventional example, and FIG. is an operation timing chart of a conventional example. 1...PBCTL signal, 2...CPU
, 12... Rising edge detection circuit, 13...
... Edge detection signal, 14 ... Delay circuit, 15 ... Clear means, 16 ... Counter, 17 ... Clock signal, 18 ...・・・
・Capture register, 19... Compare register, 20... Comparator, 21...
- Match signal, 22...Pass line, 23...
...D latch, 32...Shift register, 4
0...Count value, 41...Capture value, 42...Conveyor value, 43...
Duty ratio discrimination value, 44...Duty ratio discrimination value, 102...Both edge detection circuit, 105.
... Counter, 106 ... Clock signal, 107 ... Capture register, 108 ...
...Pass line, 109...CPU, 11
0...edge detection signal, 120...count value, 121...capture value. Agent Patent Attorney Susumu Uchihara
Claims (1)
のエッジで前記カウンタの値をラッチするキャプチャレ
ジスタと、キャプチャ後に前記カウンタの値をクリアす
るクリア手段と、比較値を記憶するコンペアレジスタと
、前記カウンタと前記コンペアレジスタの値を比較して
一致した時に一致信号を出力するコンパレータと、前記
一致信号が発生した時の前記入力パルスのレベルを記憶
する記憶回路と、前記キャプチャレジスタの値を読み取
り所定の演算を行い前記コンペアレジスタに比較値を設
定する演算回路とを有するデューティ比判別回路。a counter that counts a predetermined clock; a capture register that latches the value of the counter at the edge of an input pulse; a clearing unit that clears the value of the counter after capture; a compare register that stores a comparison value; a comparator that compares the values of the compare register and outputs a match signal when they match; a memory circuit that stores the level of the input pulse when the match signal is generated; and a memory circuit that reads the value of the capture register and performs a predetermined operation. and an arithmetic circuit for setting a comparison value in the compare register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237017A JPH0748647B2 (en) | 1988-09-20 | 1988-09-20 | Duty ratio discrimination circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237017A JPH0748647B2 (en) | 1988-09-20 | 1988-09-20 | Duty ratio discrimination circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284812A true JPH0284812A (en) | 1990-03-26 |
| JPH0748647B2 JPH0748647B2 (en) | 1995-05-24 |
Family
ID=17009154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237017A Expired - Fee Related JPH0748647B2 (en) | 1988-09-20 | 1988-09-20 | Duty ratio discrimination circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748647B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1988
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748647B2 (en) | 1995-05-24 |
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