JP3546013B2

JP3546013B2 - Signal processing device

Info

Publication number: JP3546013B2
Application number: JP2000384016A
Authority: JP
Inventors: 裕史田村
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-12-18
Filing date: 2000-12-18
Publication date: 2004-07-21
Anticipated expiration: 2020-12-18
Also published as: JP2002181857A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の信号を入力し、これら複数の入力信号の各々に含まれる時間情報を読み取るように構成された信号処理装置に関するものである。
【０００２】
【従来の技術】
近年、情報機器等の高機能化や高性能化に伴い、信号処理システムあるいは信号処理ＬＳＩで処理する信号量が増えている。情報機器で処理する信号には、伝送路を通ったデータ信号や、蓄積メディアから読み出したデータそのものを表す信号や、データを読み出すための制御情報、すなわち読み出しタイミングや正常に読み出しを制御するための各種制御情報を表す信号等がある。情報を正しく読み出すには、これら各種信号を用いて制御することが必要である。
【０００３】
多くの信号は時間情報を含んでいる。例えば、あるパルスと次のパルスとの間の時間間隔が情報を表す。また、あるパルスの特定の論理レベル期間の長さ、すなわちパルス幅が情報を担うこともある。これらパルス時間間隔やパルス幅を計測（時間計測）することにより、その長さから各種制御情報を得ることが行われている。
【０００４】
そのために、従来は、複数の入力信号にそれぞれ対応したカウンタと、このカウンタの値を保持するためのラッチとを複数備え、これらで時間計測することが行われていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来構成では、処理が必要な信号毎にカウンタとラッチとを設けていたために、信号処理装置の回路規模が大きくなり、コストが高くなるという問題点があった。
【０００６】
本発明の目的は、共通の手段を用いて入力信号の時間計測を時分割に行うことにより、コストが低い信号処理装置を提供することにある。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、請求項１の発明では、複数の入力信号端子と、各々前記複数の入力信号端子に接続された複数の信号入力とメモリ制御出力とインクリメント手段制御出力とを有する制御手段と、前記制御手段のインクリメント手段制御出力に接続された制御入力とデータ入力とデータ出力とを有するインクリメント手段と、前記制御手段のメモリ制御出力に接続された制御入力と前記インクリメント手段のデータ出力に接続されたデータ入力と前記インクリメント手段のデータ入力に接続されたデータ出力とを有するメモリとを備えた信号処理装置の構成を採用し、前記制御手段により前記インクリメント手段と前記メモリとを時分割に用いて、複数の入力信号の各々に含まれる時間情報を読み取るようにした。この構成により、前記インクリメント手段と前記メモリとを時分割に用いて、複数の入力信号の時間計測を並行して行うことができるので、回路規模が削減され、コストを低くできる。
【０００８】
請求項２の発明では、請求項１の信号処理装置において、前記制御手段は複数のデータ保持制御出力を更に有し、前記メモリのデータ出力に接続されたデータ入力と各々前記制御手段の対応するデータ保持制御出力に接続された制御入力とデータ出力とを有する複数のデータ保持手段と、各々前記複数のデータ保持手段のデータ出力に接続された複数のデータ出力端子とを更に備えることとした。この構成により、前記インクリメント手段による時間計測の結果を前記データ保持手段に格納することにより、この計測結果を自由に取り出して信号処理が行えるので、後段の装置の処理が容易になる。
【０００９】
請求項３の発明では、請求項１の信号処理装置において、前記制御手段は複数のデータリード出力を更に有し、各々前記制御手段の複数のデータリード出力に接続された複数のデータリード出力端子と、前記メモリのデータ出力に接続されたデータ出力端子とを更に備えることとした。この構成により、前記メモリに保持された計測結果を読み出すタイミングを与えるデータリード出力端子を備えたので、コストを低くしたまま後段の装置に計測結果を出力できる。
【００１０】
請求項４の発明では、請求項１の信号処理装置において、前記複数の入力信号端子の少なくとも一部と、前記制御手段の対応する信号入力との間に各々変化点検出手段を更に備えることとした。この構成により、パルス幅を計測すべき変化点検出が必要な信号についても所要の計測結果が得られる。
【００１１】
請求項５の発明では、請求項１の信号処理装置において、前記制御手段はタイミング入力を更に有し、前記制御手段のタイミング入力に接続されたタイミング出力を有するタイミング手段を更に備えることとした。この構成により、各々の入力信号の計測タイミングを柔軟に変更できる。
【００１２】
また、前記課題を解決するために、請求項６の発明では、複数の入力信号端子と、各々前記複数の入力信号端子に接続された複数の信号入力とメモリ制御出力と加算手段制御出力とを有する制御手段と、前記制御手段の加算手段制御出力に接続された制御入力と第１のデータ入力と第２のデータ入力とデータ出力とを有する加算手段と、前記制御手段のメモリ制御出力に接続された制御入力と前記加算手段のデータ出力に接続されたデータ入力と前記加算手段の第１のデータ入力に接続されたデータ出力とを有するメモリと、前記メモリのデータ出力に接続されたデータ入力と前記加算手段の第２のデータ入力に接続されたデータ出力とを有する一時データ保持手段とを備えた信号処理装置の構成を採用し、前記制御手段により前記加算手段と前記メモリとを時分割に用いて、複数の入力信号の各々に含まれる時間情報を読み取り、かつ前記制御手段により前記加算手段と前記メモリと前記一時データ保持手段とを用いて前記読み取った時間情報間の演算を実行できるようにした。この構成により、回路規模が削減されてコストが低減されるだけでなく、異なる信号の時間計測結果を演算でき、したがって制御手法を増やすことができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態に係わる３つの信号処理装置について、添付図面を参照しながら説明する。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１に係わる信号処理装置を示すブロック図である。図１において、１０１〜１０３は第１〜第３の信号を入力する入力端子である。第１信号１０１〜第３信号１０３は、パルスがほぼ定期的に発生する信号である。２０１はコントローラであり、第１信号１０１、第２信号１０２、第３信号１０３を入力するとともに、メモリアドレスＡ２０１、メモリ書き込み信号ＷＭ２０１、インクリメンタクリアＩＣ２０１、第１ラッチ書き込み信号Ｗ１Ｌ２０１、第２ラッチ書き込み信号Ｗ２Ｌ２０１、第３ラッチ書き込み信号Ｗ３Ｌ２０１を出力する。コントローラ２０１は時分割で第１信号１０１〜第３信号１０３を選択する。３０１はインクリメンタであり、インクリメンタクリアＩＣ２０１、メモリ出力Ｍ４０１を入力するとともに、インクリメンタ出力Ｉ３０１を出力する。４０１はメモリであり、メモリアドレスＡ２０１、メモリ書き込み信号ＷＭ２０１、インクリメンタ出力Ｉ３０１を入力するとともに、メモリ出力Ｍ４０１を出力する。メモリ４０１のアドレス１番地は第１信号１０１の計測途中結果を、アドレス２番地は第２信号１０２の計測途中結果を、アドレス３番地は第３信号１０３の計測途中結果をそれぞれ保存するために使われる。本実施の形態１においては、メモリ４０１はクロック立ち上がりの同期式メモリであるとする。
【００１５】
更に図１において、５０１は第１ラッチであり、メモリ出力Ｍ４０１、第１ラッチ書き込み信号Ｗ１Ｌ２０１を入力するとともに第１ラッチ出力を出力する。５０２は第２ラッチであり、メモリ出力Ｍ４０１、第２ラッチ書き込み信号Ｗ２Ｌ２０１を入力するとともに第２ラッチ出力を出力する。５０３は第３ラッチであり、メモリ出力Ｍ４０１、第３ラッチ書き込み信号Ｗ３Ｌ２０１を入力するとともに第３ラッチ出力を出力する。第１ラッチ５０１〜第３ラッチ５０３は、第１信号１０１〜第３信号１０３の計測結果を保持して出力する。６０１は第１計測結果の出力端子であり、第１ラッチ５０１の第１ラッチ出力に接続される。６０２は第３計測結果の出力端子であり、第２ラッチ５０２の第２ラッチ出力に接続される。６０３は第３計測結果の出力端子であり、第３ラッチ５０３の第３ラッチ出力に接続される。１１０１はタイミング回路であり、タイミング出力をコントローラ２０１に与える。
【００１６】
図２は、図１に示す信号処理装置の動作を示すタイミング図である。以下、時系列に沿って動作を説明する。
【００１７】
サイクル０１は第１信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス１番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００１８】
サイクル０２も第１信号処理サイクルであり、前サイクルのアドレス指定で読み出された第１信号処理結果がメモリ４０１からＭ４０１に出力される。ここで、１０１からパルスが入力されていないので、コントローラ２０１はインクリメンタクリアＩＣ２０１をアサ−トせず、インクリメンタ３０１はメモリ出力Ｍ４０１に「１」を加えてＩ３０１に出力する。そして、コントローラ２０１はＷＭ２０１をアサートしてＡ２０１にアドレス１番地を指定し、メモリ４０１にインクリメンタ出力Ｉ３０１を書き込む。
【００１９】
サイクル０３は第２信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス２番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００２０】
サイクル０４も第２信号処理サイクルであり、前サイクルのアドレス指定で読み出された第２信号処理結果がメモリ４０１からＭ４０１に出力される。ここで、１０２からパルスが入力されていないので、コントローラ２０１はインクリメンタクリアＩＣ２０１をアサ−トせず、インクリメンタ３０１はメモリ出力Ｍ４０１に「１」を加えてＩ３０１に出力する。そして、コントローラ２０１はＷＭ２０１をアサートしてＡ２０１にアドレス２番地を指定し、メモリ４０１にインクリメンタ出力Ｉ３０１を書き込む。
【００２１】
サイクル０５は第３信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス３番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００２２】
サイクル０６も第３信号処理サイクルであり、前サイクルのアドレス指定で読み出された第３信号処理結果がメモリ４０１からＭ４０１に出力される。ここで、１０３からパルスが入力されていないので、コントローラ２０１はインクリメンタクリアＩＣ２０１をアサ−トせず、インクリメンタ３０１はメモリ出力Ｍ４０１に「１」を加えてＩ３０１に出力する。そして、コントローラ２０１はＷＭ２０１をアサートしてＡ２０１にアドレス３番地を指定し、メモリ４０１にインクリメンタ出力Ｉ３０１を書き込む。
【００２３】
サイクル０７は第１信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス１番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００２４】
サイクル０８も第１信号処理サイクルであり、前サイクルのアドレス指定で読み出された第１信号処理結果がメモリ４０１からＭ４０１に出力される。ここで、１０１からパルスが入力されているので、コントローラ２０１は第１ラッチ書き込み信号Ｗ１Ｌ２０１をアサートしてメモリ出力Ｍ４０１を第１ラッチ５０１に書き込む。これにより出力端子６０１から結果読み出しができる。また、コントローラ２０１はＷＭ２０１をアサートしてＡ２０１にアドレス１番地を指定し、インクリメンタクリアＩＣ２０１をアサートするのでインクリメンタ出力Ｉ３０１の値「０」をメモリ４０１に書き込むことになる。
【００２５】
すなわち、奇数サイクルではメモリ４０１から計測途中経過を読み出す準備をし、偶数サイクルでは、処理信号にパルスが入っていない場合は、メモリ出力Ｍ４０１に「１」を加えてメモリ４０１に書き戻す。また、処理信号にパルスが入っている場合は、メモリ出力Ｍ４０１をラッチに書き込むとともに、インクリメンタ３０１をクリアしてメモリ４０１に「０」を書き込む。
【００２６】
以上のように、本実施形態によれば、各種信号の時間計測を１つのインクリメンタとメモリとで行って信号処理装置の回路規模を小さくし、コストを低くすることができる。また、結果を各々ラッチに保持するので、後段の信号処理を容易にすることができる。
【００２７】
（実施の形態２）
図３は、本発明の実施の形態２に係わる信号処理装置を示すブロック図である。実施の形態２においては、第１信号１０１〜第３信号１０３はほぼ定期的に反転する信号であり、本信号処理装置は各々の変化点間隔の計測を行う。以下、実施の形態２に係わる信号処理装置を構成する各ブロックについて、実施の形態１における図１に示した回路と異なる部分について説明する。
【００２８】
図３において、７０１は第１信号のエッジを検出する回路であり、１０１の信号を入力してエッジ検出Ｐ７０１をコントローラ２０１に出力する。７０２は第２信号のエッジを検出する回路であり、１０２の信号を入力してエッジ検出Ｐ７０２をコントローラ２０１に出力する。７０３は第３信号のエッジを検出する回路であり、１０３の信号を入力してエッジ検出Ｐ７０３をコントローラ２０１に出力する。これらエッジ検出回路７０１〜７０３を備えたことにより、信号の変化点間隔の計測への対応が可能となっている。エッジ検出された信号は、コントローラ２０１により時分割で選択される。また、第１〜第３信号の計測途中結果はそれぞれメモリ４０１のアドレス１番地〜３番地に格納され、第１〜第３信号の計測結果はそれぞれアドレスａ〜ｃ番地に格納される。
【００２９】
更に図３において、Ｒ１Ｅ２０１は第１計測結果の読み出し許可であり、コントローラ２０１より出力される。Ｒ２Ｅ２０１は第２計測結果の読み出し許可であり、コントローラ２０１より出力される。Ｒ３Ｅ２０１は第３計測結果の読み出し許可であり、コントローラ２０１より出力される。８０１は第１計測結果の読み出し許可出力端子であり、第１計測結果の読み出し許可Ｒ１Ｅ２０１に接続される。８０２は第２計測結果の読み出し許可出力端子であり、第２計測結果の読み出し許可Ｒ２Ｅ２０１に接続される。８０３は第３計測結果の読み出し許可出力端子であり、第３計測結果の読み出し許可Ｒ３Ｅ２０１に接続される。１２０１は計測結果出力端子であり、Ｍ４０１に接続される。
【００３０】
図４は、図３に示す信号処理装置の動作を示すタイミング図である。以下、時系列に沿って動作を説明する。
【００３１】
サイクル０１は第３信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス３番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００３２】
サイクル０２も第３信号処理サイクルであり、前サイクルのアドレス指定で読み出された第３信号計測途中結果がメモリ４０１からＭ４０１に出力される。ここで、１０３の信号に変化点が無いのでエッジ検出Ｐ７０３がアサートされていない。この場合、コントローラ２０１は、アドレスＡ２０１に３番地を出力し、ＷＭ２０１をアサートし、インクリメンタクリアＩＣ２０１をアサートしないので、メモリ出力Ｍ４０１に「１」を加えた値をＩ３０１からメモリ４０１に書き込む。
【００３３】
サイクル０３も第３信号処理サイクルである。エッジ検出Ｐ７０３がアサートされていない場合は、コントローラ２０１はＡ２０１にアドレスｃ番地を指定し、次サイクルでの計測結果の読み出しを準備する。なお、次サイクルでは読み出し許可Ｒ３Ｅ２０１をアサートし、計測結果出力端子１２０１より読み出しが可能であることを、読み出し許可出力端子８０３より出力する。
【００３４】
サイクル０４は第１信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス１番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００３５】
サイクル０５も第１信号処理サイクルであり、前サイクルのアドレス指定で読み出された第３信号計測途中結果がメモリ４０１からＭ４０１に出力される。ここで、１０１の信号が変化しているので、エッジ検出Ｐ７０１がアサートされている。この場合、コントローラ２０１は、Ａ２０１にアドレスａ番地を指定し、ＷＭ２０１をアサートし、インクリメンタクリアＩＣ２０１をアサートしないので、メモリ出力Ｍ４０１に「１」を加えた値をＩ３０１からメモリ４０１に書き込む。なお、次サイクルでは読み出し許可Ｒ１Ｅ２０１をアサートし、計測結果出力端子１２０１より読み出しが可能であることを、読み出し許可出力端子８０１より出力する。
【００３６】
サイクル０６も第１信号処理サイクルである。エッジ検出Ｐ７０１がアサートされている場合は、コントローラ２０１は、Ａ２０１にアドレス１番地を指定し、ＷＭ２０１をアサートし、インクリメンタクリアＩＣ２０１をアサートするので、メモリ４０１に値「０」をＩ３０１から書き込む。
【００３７】
すなわち、時分割処理の対象信号のエッジ検出がアサートされていない場合は、メモリの計測途中結果をインクリメントするとともに、計測結果出力は更新せずに読み出し許可のみをアサートする。時分割処理の対象信号のエッジ検出がアサートされている場合は、メモリの計測結果出力を更新して読み出し許可をアサートするとともに、計測途中結果をクリアする。
【００３８】
以上のように、計測途中結果と計測結果とをメモリ４０１に格納し、計測結果を実施の形態１において図１に示したラッチに格納する構成となっておらず、すなわち、ラッチを設けない分だけ回路規模を削減できる。なお、計測結果がメモリ４０１から出力されるタイミングは、メモリの仕様によってそれぞれ異なるが、計測結果を改めてラッチに格納し、同期的に出力しなくとも、同期式回路の場合、通常、信号処理装置の後段回路の入力部にラッチを備えてデータを同期的に入力するため、後段の回路の１段目のパイプライン処理で入力されたデータの処理が１サイクル以内に完了しないということはない。
【００３９】
（実施の形態３）
図５は、本発明の実施の形態３に係わる信号処理装置を示すブロック図である。主な構成は、実施の形態１において図１に示した回路と同様である。以下、異なるブロックについてそれぞれ説明する。
【００４０】
図５において、９０１は加算器であり、メモリ出力Ｍ４０１とアキュムレータ出力Ａ１００１と加算制御ＡＣ２０１とを入力して加算出力Ａ９０１をメモリ４０１に出力する。１００１はアキュムレータであり、アキュムレータ制御ＡＣＣ２０１とメモリ出力Ｍ４０１とを入力してアキュムレータ出力Ａ１００１を加算器９０１に出力する。
【００４１】
本実施形態によれば、加算器９０１にインクリメンタと同様の動作をさせることにより、図１に示した回路と同様の動作を達成することができる。しかも、アキュムレータ１００１に任意のメモリの値を一時保持し、その値とメモリ出力Ｍ４０１とを加算してメモリ４０１に書き込むことができる。
【００４２】
なお、上記各実施形態において、１１０１はタイミング回路であり、タイミング出力をコントローラ２０１に与える。このコントローラ２０１のタイミング制御により計測周期を調整できるので、様々な周波数の信号の計測を行うことができる。
【００４３】
上記各実施形態中のメモリ４０１を２ポート構成にすることにより、計測サイクルを短くすることも可能である。
【００４４】
【発明の効果】
以上のように、本発明の信号処理装置によれば、インクリメンタ又は加算器と、メモリとを時分割に用いることで、複数の入力信号の時間計測を並行して行うことができるので、回路規模を削減し、コストを低くできるという格別の効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係わる信号処理装置のブロック図である。
【図２】図１に示す信号処理装置のタイミング図である。
【図３】本発明の実施の形態２に係わる信号処理装置のブロック図である。
【図４】図３に示す信号処理装置のタイミング図である。
【図５】本発明の実施の形態３に係わる信号処理装置のブロック図である。
【符号の説明】
１０１〜１０３信号入力端子
２０１コントローラ
３０１インクリメンタ
４０１メモリ
５０１〜５０３ラッチ
６０１〜６０３計測結果出力端子
７０１〜７０３エッジ検出回路
８０１〜８０３読み出し許可出力端子
９０１加算器
１００１アキュムレータ
１１０１タイミング回路
１２０１計測結果出力端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a signal processing device configured to input a plurality of signals and read time information included in each of the plurality of input signals.
[0002]
[Prior art]
2. Description of the Related Art In recent years, with the advancement of functions and performance of information devices and the like, the amount of signals processed by a signal processing system or a signal processing LSI has increased. The signals processed by the information device include a data signal passing through a transmission path, a signal representing the data itself read from the storage medium, and control information for reading the data, that is, a read timing and a signal for normally controlling the read. There are signals indicating various types of control information. In order to correctly read information, it is necessary to perform control using these various signals.
[0003]
Many signals contain time information. For example, the time interval between one pulse and the next pulse represents the information. Also, the length of a particular logic level period of a pulse, ie, the pulse width, may carry information. By measuring these pulse time intervals and pulse widths (time measurement), various types of control information are obtained from their lengths.
[0004]
Therefore, conventionally, a plurality of counters respectively corresponding to a plurality of input signals and a plurality of latches for holding the values of the counters are provided, and time measurement is performed by these.
[0005]
[Problems to be solved by the invention]
However, in the above-described conventional configuration, since a counter and a latch are provided for each signal requiring processing, there has been a problem that the circuit scale of the signal processing device is increased and the cost is increased.
[0006]
An object of the present invention is to provide a low-cost signal processing device by performing time measurement of an input signal in a time-division manner using a common means.
[0007]
[Means for Solving the Problems]
In order to solve the above problem, according to the present invention, a control having a plurality of input signal terminals, a plurality of signal inputs respectively connected to the plurality of input signal terminals, a memory control output, and an increment means control output. Means, increment means having a control input, a data input, and a data output connected to the increment means control output of the control means, and a control input connected to a memory control output of the control means, and a data output of the increment means. And a memory having a memory having a data input connected to the data input and a data output connected to the data input of the incrementing means. The control means time-divides the incrementing means and the memory. To read the time information contained in each of the plurality of input signals. With this configuration, the time measurement of a plurality of input signals can be performed in parallel using the incrementing means and the memory in a time-sharing manner, so that the circuit scale can be reduced and the cost can be reduced.
[0008]
According to a second aspect of the present invention, in the signal processing device of the first aspect, the control means further has a plurality of data holding control outputs, and a data input connected to a data output of the memory corresponds to each of the control means. A plurality of data holding means having a control input and a data output connected to the data holding control output, and a plurality of data output terminals respectively connected to the data outputs of the plurality of data holding means are provided. With this configuration, by storing the result of the time measurement by the incrementing means in the data holding means, the measurement result can be freely taken out and signal processing can be performed, so that the processing of the subsequent device becomes easy.
[0009]
According to a third aspect of the present invention, in the signal processing device of the first aspect, the control means further has a plurality of data read outputs, and a plurality of data read output terminals respectively connected to the plurality of data read outputs of the control means. And a data output terminal connected to a data output of the memory. According to this configuration, since the data read output terminal for providing the timing for reading the measurement result held in the memory is provided, the measurement result can be output to the subsequent device while keeping the cost low.
[0010]
According to a fourth aspect of the present invention, in the signal processing device of the first aspect, further comprising a change point detecting means between at least a part of the plurality of input signal terminals and a corresponding signal input of the control means. did. With this configuration, a required measurement result can be obtained for a signal that needs to detect a change point for which a pulse width is to be measured.
[0011]
According to a fifth aspect of the present invention, in the signal processing device of the first aspect, the control means further includes a timing input, and further includes a timing means having a timing output connected to the timing input of the control means. With this configuration, the measurement timing of each input signal can be flexibly changed.
[0012]
In order to solve the above problem, according to the invention of claim 6, a plurality of input signal terminals, a plurality of signal inputs respectively connected to the plurality of input signal terminals, a memory control output, and an addition means control output. Control means having a control input connected to a control output of the control means, a first data input, a second data input, and a data output; and a memory control output of the control means. A memory having a controlled input, a data input connected to a data output of the adder, and a data output connected to a first data input of the adder; and a data input connected to a data output of the memory. And a temporary data holding means having a data output connected to a second data input of the addition means, and the control means controls the addition means. Using the memory in a time-division manner, read the time information contained in each of the plurality of input signals, and read the time information read by the control means using the adding means, the memory, and the temporary data holding means. The calculation between them can be executed. With this configuration, not only the circuit scale is reduced and the cost is reduced, but also the time measurement results of different signals can be calculated, and thus the number of control methods can be increased.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, three signal processing devices according to an embodiment of the present invention will be described with reference to the accompanying drawings.
[0014]
(Embodiment 1)
FIG. 1 is a block diagram showing a signal processing device according to Embodiment 1 of the present invention. In FIG. 1, reference numerals 101 to 103 denote input terminals for inputting first to third signals. The first signal 101 to the third signal 103 are signals in which pulses are generated almost regularly. Reference numeral 201 denotes a controller, which receives the first signal 101, the second signal 102, and the third signal 103, as well as a memory address A201, a memory write signal WM201, an incrementer clear IC 201, a first latch write signal W1L201, and a second latch write. A signal W2L201 and a third latch write signal W3L201 are output. The controller 201 selects the first signal 101 to the third signal 103 by time division. Reference numeral 301 denotes an incrementer, which inputs the incrementer clear IC 201 and the memory output M401, and outputs an incrementer output I301. Reference numeral 401 denotes a memory, which inputs a memory address A201, a memory write signal WM201, and an incrementer output I301, and outputs a memory output M401. The address 1 of the memory 401 is used to store the measurement result of the first signal 101, the address 2 is used to store the measurement result of the second signal 102, and the address 3 is used to store the measurement result of the third signal 103. Is In the first embodiment, it is assumed that the memory 401 is a synchronous memory with a rising clock.
[0015]
Further, in FIG. 1, reference numeral 501 denotes a first latch, which inputs a memory output M401 and a first latch write signal W1L201 and outputs a first latch output. Reference numeral 502 denotes a second latch, which inputs a memory output M401 and a second latch write signal W2L201 and outputs a second latch output. A third latch 503 receives the memory output M401 and the third latch write signal W3L201, and outputs a third latch output. The first to third latches 501 to 503 hold and output the measurement results of the first to third signals 101 to 103, respectively. An output terminal 601 of the first measurement result is connected to the first latch output of the first latch 501. An output terminal 602 of the third measurement result is connected to the second latch output of the second latch 502. An output terminal 603 of the third measurement result is connected to the third latch output of the third latch 503. A timing circuit 1101 supplies a timing output to the controller 201.
[0016]
FIG. 2 is a timing chart showing the operation of the signal processing device shown in FIG. Hereinafter, the operation will be described in chronological order.
[0017]
Cycle 01 is a first signal processing cycle, in which the controller 201 outputs the address 1 to A201, and prepares to read out the measurement result from the memory 401.
[0018]
Cycle 02 is also a first signal processing cycle, and the first signal processing result read out by addressing in the previous cycle is output from the memory 401 to M401. Here, since no pulse is input from 101, the controller 201 does not assert the incrementer clear IC 201, and the incrementer 301 adds "1" to the memory output M401 and outputs it to I301. Then, the controller 201 asserts the WM 201, designates the address 1 to A201, and writes the incrementer output I301 to the memory 401.
[0019]
Cycle 03 is a second signal processing cycle, in which the controller 201 outputs the address 2 to A201 and prepares to read out the measurement result from the memory 401.
[0020]
Cycle 04 is also a second signal processing cycle, and the second signal processing result read out by addressing in the previous cycle is output from the memory 401 to M401. Here, since no pulse is input from 102, the controller 201 does not assert the incrementer clear IC 201, and the incrementer 301 adds "1" to the memory output M401 and outputs it to I301. Then, the controller 201 asserts the WM 201, designates the address 2 as A201, and writes the incrementer output I301 into the memory 401.
[0021]
Cycle 05 is a third signal processing cycle, in which the controller 201 outputs the address 3 to A201 and prepares to read out the measurement result from the memory 401.
[0022]
Cycle 06 is also a third signal processing cycle, and the third signal processing result read out by addressing in the previous cycle is output from memory 401 to M401. Here, since no pulse is input from 103, the controller 201 does not assert the incrementer clear IC 201, and the incrementer 301 adds "1" to the memory output M401 and outputs it to I301. Then, the controller 201 asserts the WM 201, designates the address 3 as A201, and writes the incrementer output I301 into the memory 401.
[0023]
Cycle 07 is a first signal processing cycle, in which the controller 201 outputs the address 1 to A201 and prepares to read out the measurement result from the memory 401.
[0024]
Cycle 08 is also a first signal processing cycle, and the first signal processing result read out by addressing in the previous cycle is output from memory 401 to M401. Here, since the pulse is input from 101, the controller 201 asserts the first latch write signal W1L201 and writes the memory output M401 to the first latch 501. As a result, the result can be read from the output terminal 601. Further, the controller 201 asserts the WM 201, designates the address 1 in A 201, and asserts the incrementer clear IC 201, so that the value “0” of the incrementer output I 301 is written in the memory 401.
[0025]
That is, in the odd-numbered cycle, preparations are made to read the progress of the measurement from the memory 401, and in the even-numbered cycle, if no pulse is included in the processing signal, “1” is added to the memory output M401 and the data is written back to the memory 401. If a pulse is included in the processing signal, the memory output M401 is written into the latch, and the incrementer 301 is cleared to write "0" into the memory 401.
[0026]
As described above, according to the present embodiment, the time measurement of various signals is performed by one incrementer and a memory, so that the circuit scale of the signal processing device can be reduced and the cost can be reduced. Further, since the results are held in the respective latches, the subsequent signal processing can be facilitated.
[0027]
(Embodiment 2)
FIG. 3 is a block diagram showing a signal processing device according to Embodiment 2 of the present invention. In the second embodiment, the first signal 101 to the third signal 103 are signals that are inverted almost regularly, and the present signal processing device measures each change point interval. Hereinafter, with respect to each block constituting the signal processing device according to the second embodiment, a portion different from the circuit shown in FIG. 1 in the first embodiment will be described.
[0028]
In FIG. 3, reference numeral 701 denotes a circuit for detecting the edge of the first signal, which inputs the signal 101 and outputs an edge detection signal P 701 to the controller 201. Reference numeral 702 denotes a circuit for detecting an edge of the second signal, which inputs the signal of 102 and outputs an edge detection signal P702 to the controller 201. Reference numeral 703 denotes a circuit for detecting an edge of the third signal, which inputs the signal of 103 and outputs an edge detection signal P703 to the controller 201. The provision of the edge detection circuits 701 to 703 makes it possible to cope with the measurement of the signal change point interval. The signal whose edge is detected is selected by the controller 201 in a time division manner. The measurement results of the first to third signals are stored at addresses 1 to 3 of the memory 401, and the measurement results of the first to third signals are stored at addresses a to c, respectively.
[0029]
Further, in FIG. 3, R1E201 is a reading permission of the first measurement result, and is output from the controller 201. R2E201 is a reading permission of the second measurement result, and is output from the controller 201. R3E201 is a permission to read the third measurement result, and is output from the controller 201. Reference numeral 801 denotes a first measurement result read permission output terminal, which is connected to the first measurement result read permission R1E201. Reference numeral 802 denotes a second measurement result read permission output terminal, which is connected to the second measurement result read permission R2E201. Reference numeral 803 denotes a third measurement result read permission output terminal, which is connected to the third measurement result read permission R3E201. Reference numeral 1201 denotes a measurement result output terminal, which is connected to M401.
[0030]
FIG. 4 is a timing chart showing the operation of the signal processing device shown in FIG. Hereinafter, the operation will be described in chronological order.
[0031]
Cycle 01 is a third signal processing cycle, in which the controller 201 outputs the address 3 to A201, and prepares to read out the measurement result from the memory 401.
[0032]
Cycle 02 is also a third signal processing cycle, and the third signal measurement intermediate result read out by address designation in the previous cycle is output from the memory 401 to M401. Here, since there is no change point in the signal 103, the edge detection P703 is not asserted. In this case, the controller 201 outputs the address 3 to the address A201, asserts the WM 201, and does not assert the incrementer clear IC 201. Therefore, the controller 201 writes a value obtained by adding “1” to the memory output M401 from the I301 to the memory 401.
[0033]
Cycle 03 is also a third signal processing cycle. If the edge detection P703 has not been asserted, the controller 201 designates the address c in A201, and prepares to read the measurement result in the next cycle. In the next cycle, the read permission R3E201 is asserted, and the fact that reading is possible from the measurement result output terminal 1201 is output from the read permission output terminal 803.
[0034]
Cycle 04 is a first signal processing cycle, in which the controller 201 outputs the address 1 to A201, and prepares to read out the measurement result from the memory 401.
[0035]
Cycle 05 is also the first signal processing cycle, and the third signal measurement intermediate result read out by address designation in the previous cycle is output from the memory 401 to M401. Here, since the signal of 101 changes, the edge detection P701 is asserted. In this case, the controller 201 specifies the address “a” in A 201, asserts the WM 201, and does not assert the incrementer clear IC 201. Therefore, the controller 201 writes a value obtained by adding “1” to the memory output M 401 from the I 301 to the memory 401. In the next cycle, the read permission R1E201 is asserted, and the fact that reading is possible from the measurement result output terminal 1201 is output from the read permission output terminal 801.
[0036]
Cycle 06 is also the first signal processing cycle. When the edge detection P701 is asserted, the controller 201 specifies the address 1 in A201, asserts the WM 201, and asserts the incrementer clear IC 201. Therefore, the value “0” is written to the memory 401 from I301.
[0037]
That is, when the edge detection of the signal to be subjected to the time division processing is not asserted, the measurement halfway result of the memory is incremented, and only the read permission is asserted without updating the measurement result output. When the edge detection of the target signal of the time division processing is asserted, the measurement result output of the memory is updated to assert the read permission, and the measurement halfway result is cleared.
[0038]
As described above, the intermediate measurement result and the measurement result are stored in the memory 401, and the measurement result is not stored in the latch shown in FIG. 1 in the first embodiment. Only the circuit scale can be reduced. Note that the timing at which the measurement result is output from the memory 401 differs depending on the specifications of the memory. However, in the case of a synchronous circuit, the measurement result is usually stored in a latch and not output synchronously. Since data is input synchronously by providing a latch in the input section of the subsequent circuit, the processing of the data input in the first-stage pipeline processing of the subsequent circuit does not have to be completed within one cycle.
[0039]
(Embodiment 3)
FIG. 5 is a block diagram showing a signal processing device according to Embodiment 3 of the present invention. The main configuration is the same as that of the circuit shown in FIG. Hereinafter, different blocks will be described.
[0040]
In FIG. 5, reference numeral 901 denotes an adder, which inputs a memory output M401, an accumulator output A1001, and an addition control AC201, and outputs an addition output A901 to the memory 401. An accumulator 1001 inputs the accumulator control ACC201 and the memory output M401, and outputs an accumulator output A1001 to the adder 901.
[0041]
According to the present embodiment, the same operation as the circuit shown in FIG. 1 can be achieved by causing the adder 901 to perform the same operation as the incrementer. Moreover, the value of an arbitrary memory can be temporarily stored in the accumulator 1001, and the value can be added to the memory output M401 and written to the memory 401.
[0042]
In each of the above embodiments, reference numeral 1101 denotes a timing circuit which provides a timing output to the controller 201. Since the measurement cycle can be adjusted by the timing control of the controller 201, signals of various frequencies can be measured.
[0043]
By making the memory 401 in each of the above embodiments a two-port configuration, the measurement cycle can be shortened.
[0044]
【The invention's effect】
As described above, according to the signal processing device of the present invention, the time measurement of a plurality of input signals can be performed in parallel by using the incrementer or the adder and the memory in a time-division manner. There is a special effect that the size can be reduced and the cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram of a signal processing device according to a first embodiment of the present invention.
FIG. 2 is a timing chart of the signal processing device shown in FIG. 1;
FIG. 3 is a block diagram of a signal processing device according to a second embodiment of the present invention.
FIG. 4 is a timing chart of the signal processing device shown in FIG. 3;
FIG. 5 is a block diagram of a signal processing device according to a third embodiment of the present invention.
[Explanation of symbols]
101 to 103 Signal input terminal 201 Controller 301 Incrementer 401 Memory 501 to 503 Latch 601 to 603 Measurement result output terminal 701 to 703 Edge detection circuit 801 to 803 Read permission output terminal 901 Adder 1001 Accumulator 1101 Timing circuit 1201 Measurement result output terminal

Claims

複数の入力信号端子と、
各々前記複数の入力信号端子に接続された複数の信号入力と、メモリ制御出力と、インクリメント手段制御出力とを有する制御手段と、
前記制御手段のインクリメント手段制御出力に接続された制御入力と、データ入力と、データ出力とを有するインクリメント手段と、
前記制御手段のメモリ制御出力に接続された制御入力と、前記インクリメント手段のデータ出力に接続されたデータ入力と、前記インクリメント手段のデータ入力に接続されたデータ出力とを有するメモリとを備え、
前記制御手段により前記インクリメント手段と前記メモリとを時分割に用いて、複数の入力信号の各々に含まれる時間情報を読み取るように構成されたことを特徴とする信号処理装置。A plurality of input signal terminals,
Control means having a plurality of signal inputs each connected to the plurality of input signal terminals, a memory control output, and an increment means control output,
A control input connected to an increment means control output of the control means, a data input, and an increment means having a data output;
A memory having a control input connected to a memory control output of the control means, a data input connected to a data output of the increment means, and a data output connected to a data input of the increment means;
A signal processing device, wherein the control means uses the increment means and the memory in a time-division manner to read time information contained in each of a plurality of input signals.

請求項１記載の信号処理装置において、
前記制御手段は、複数のデータ保持制御出力を更に有し、
前記メモリのデータ出力に接続されたデータ入力と、各々前記制御手段の対応するデータ保持制御出力に接続された制御入力と、データ出力とを有する複数のデータ保持手段と、
各々前記複数のデータ保持手段のデータ出力に接続された複数のデータ出力端子とを更に備えたことを特徴とする信号処理装置。The signal processing device according to claim 1,
The control means further includes a plurality of data holding control outputs,
A plurality of data holding means having a data input connected to a data output of the memory, a control input each connected to a corresponding data holding control output of the control means, and a data output;
A plurality of data output terminals respectively connected to data outputs of the plurality of data holding means.

請求項１記載の信号処理装置において、
前記制御手段は、複数のデータリード出力を更に有し、
各々前記制御手段の複数のデータリード出力に接続された複数のデータリード出力端子と、
前記メモリのデータ出力に接続されたデータ出力端子とを更に備えたことを特徴とする信号処理装置。The signal processing device according to claim 1,
The control means further has a plurality of data read outputs,
A plurality of data read output terminals each connected to a plurality of data read outputs of the control means,
A signal output terminal connected to a data output of the memory.

請求項１記載の信号処理装置において、
前記複数の入力信号端子の少なくとも一部と、前記制御手段の対応する信号入力との間に各々変化点検出手段を更に備えたことを特徴とする信号処理装置。The signal processing device according to claim 1,
A signal processing apparatus further comprising a change point detecting means between at least a part of the plurality of input signal terminals and a corresponding signal input of the control means.

請求項１記載の信号処理装置において、
前記制御手段は、タイミング入力を更に有し、
前記制御手段のタイミング入力に接続されたタイミング出力を有するタイミング手段を更に備えたことを特徴とする信号処理装置。The signal processing device according to claim 1,
The control means further has a timing input,
A signal processing device, further comprising timing means having a timing output connected to a timing input of said control means.

複数の入力信号端子と、
各々前記複数の入力信号端子に接続された複数の信号入力と、メモリ制御出力と、加算手段制御出力とを有する制御手段と、
前記制御手段の加算手段制御出力に接続された制御入力と、第１のデータ入力と、第２のデータ入力と、データ出力とを有する加算手段と、
前記制御手段のメモリ制御出力に接続された制御入力と、前記加算手段のデータ出力に接続されたデータ入力と、前記加算手段の第１のデータ入力に接続されたデータ出力とを有するメモリと、
前記メモリのデータ出力に接続されたデータ入力と、前記加算手段の第２のデータ入力に接続されたデータ出力とを有する一時データ保持手段とを備え、
前記制御手段により前記加算手段と前記メモリとを時分割に用いて、複数の入力信号の各々に含まれる時間情報を読み取り、かつ前記制御手段により前記加算手段と前記メモリと前記一時データ保持手段とを用いて前記読み取った時間情報間の演算を実行できるように構成されたことを特徴とする信号処理装置。A plurality of input signal terminals,
Control means having a plurality of signal inputs each connected to the plurality of input signal terminals, a memory control output, and an adder control output;
An adder having a control input connected to the adder control output of the control means, a first data input, a second data input, and a data output;
A memory having a control input connected to a memory control output of said control means, a data input connected to a data output of said adding means, and a data output connected to a first data input of said adding means;
A temporary data holding means having a data input connected to a data output of the memory and a data output connected to a second data input of the adding means;
The control means uses the adding means and the memory in a time-division manner, reads time information included in each of a plurality of input signals, and the control means uses the adding means, the memory, and the temporary data holding means. A signal processing device configured to execute an operation between the read time information using