JPH0282622A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体集積回路に関し、特に電源を供給する
電源ラインおよびグランドラインを有効に活用した半導
体集積回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor integrated circuit that effectively utilizes a power supply line and a ground line for supplying power.
（ロ）従来の技術
一般に、特開昭５９−８４５４２号公報の如く、複数個
の回路ブロックを同一の半導体基板に形成する半導体集
積回路（１）は、第５図の構成となっている。(b) Prior Art In general, a semiconductor integrated circuit (1) in which a plurality of circuit blocks are formed on the same semiconductor substrate, as disclosed in Japanese Patent Application Laid-Open No. 59-84542, has the configuration shown in FIG.
第５図は、ａ乃至ｆの回路ブロックがあり、グランドラ
イン（２）は、各ブロックから集積回路の中央部にまと
められ、左側にあるゲランドパ・ンド（ＧＮＤ）に集め
られている。In FIG. 5, there are circuit blocks a to f, and the ground lines (2) are collected from each block to the center of the integrated circuit and to the GND (GND) on the left side.
また電源ライン（３）は、各ブロックからこの半導体集
積回路（１）の外周部および中央部を経由して、右側の
電源パッド（ＶＣＣ）に集められている。Further, the power supply line (3) is collected from each block to the right power supply pad (VCC) via the outer periphery and center of the semiconductor integrated circuit (1).
従って各ブロックａ乃至ｒの側辺には、電源ラインやグ
ランドラインが設けられている。Therefore, a power supply line and a ground line are provided on the sides of each block a to r.
一方、ブロック間の配線（以下ブロック配線という。）
は、このブロック配線（４）と前記電源ライン（３）や
グランドライン（２）との交差や別のブロック配線（４
）との交差−を考慮して、設けていた。On the other hand, wiring between blocks (hereinafter referred to as block wiring)
is the intersection of this block wiring (4) with the power supply line (3) or the ground line (2) or another block wiring (4).
) was established in consideration of the intersection with
（ハ）発明が解決しようとする課題
前述の如き回路ブロックａ乃至ｆは、夫々取り扱う周波
数が異なるため、特に高周波を扱う回路ブロックとその
他の回路ブロックとをつなぐブロック配線（４）に高周
波ノイズが浸入し相互干渉が発生してしまう問題があっ
た。(c) Problems to be Solved by the Invention Since the circuit blocks a to f described above handle different frequencies, high-frequency noise occurs particularly in the block wiring (4) that connects the circuit block handling high frequencies with other circuit blocks. There was a problem that they could penetrate and cause mutual interference.
またブロック配線（４）は、この配線（４）と電源ライ
ン（３）やゲランドラインク２）との交差や別のブロッ
ク配線との交差に考慮を必要とし、設計パターンが非常
に複雑になる問題があった。In addition, the block wiring (4) requires consideration of the intersection of this wiring (4) with the power supply line (3) and the Guerran line (2) and with another block wiring, making the design pattern extremely complicated. There was a problem.
（ニ）課題を解決するための手段
電源ライン（１１）やグランドライン（１２）を、実質
的に同一形状の第１層の電極（２０）と第２層の電極（
２１）とで構成し、ブロック配線（１９〉は第１層の電
極（２０）の除去領域（２２）を介して延在することで
解決するものである。(d) Means for solving the problem The power supply line (11) and the ground line (12) are connected to the first layer electrode (20) and the second layer electrode (20), which have substantially the same shape.
21), and the block wiring (19) extends through the removed region (22) of the first layer electrode (20).
また電源ライン（３２）やグランドライン〈３３）を、
実質的に同一形状の第１層の電極（３４）、第２層の電
極（３５）および第３層の電極（３６）で構成し、この
第１層の電極（３４）および第２層の電極（３５）の除
去領域（３７）を介してブロック配線を延在し、更にこ
の２Ｍ構造の除去領域（３７）に、前記ブロック配線（
３８）をクロスオーバーが可能な２層の構成とすること
で解決するものである。Also, connect the power line (32) and ground line (33),
Consisting of a first layer electrode (34), a second layer electrode (35), and a third layer electrode (36) that have substantially the same shape, the first layer electrode (34) and the second layer electrode (34) have substantially the same shape. A block wiring is extended through the removed area (37) of the electrode (35), and the block wiring (
38) can be solved by creating a two-layer configuration that allows crossover.
（ホ）作用
前記除去領域（２２）にブロック配線を設けると、除去
領域（２２）以外の第１層の電極（２０）および第２層
の電極（２１）はシールド電極としての機能を示すため
、回路ブロック間の相互干渉を防止できる。(E) Effect When a block wiring is provided in the removal area (22), the first layer electrode (20) and the second layer electrode (21) other than the removal area (22) function as a shield electrode. , mutual interference between circuit blocks can be prevented.
しかもブロック配線によっては、前記′：ｊＬｓライン
やグランドラインと同一方向に設け、この配線の両側辺
に設けられた第１層の電極と、この配線の上方に設けら
れた第２層の電極によって、遠方同士のブロックをつな
ぐブロック配線は、相互干渉を防止して設けることがで
きる。Moreover, depending on the block wiring, the first layer of electrodes provided in the same direction as the ':jLs line and the ground line, and the second layer of electrodes provided above this wiring, are provided on both sides of this wiring. , block wiring connecting distant blocks can be provided to prevent mutual interference.
また前記電源ライン（３２）とグランドライン（３３）
を、第１層、第２層および第３層の？５極（３４） 、
（３５） 、 （３６）の３層構造で構成し、この第
１層および第２層の電極（３４） 、 （３５）の−領
域を除去し、この除去領域（３７）にブロック配線（３
８）を設けることで、前述と同様に除去領域（３７）以
外の電極がシールド電極としての機能を果す。In addition, the power line (32) and the ground line (33)
, the first layer, the second layer and the third layer? 5 poles (34),
The structure has a three-layer structure of (35) and (36), and the minus regions of the first and second layer electrodes (34) and (35) are removed, and block wiring (3) is placed in the removed region (37).
By providing 8), the electrodes other than the removed region (37) function as shield electrodes in the same manner as described above.
しかも除去領域（３７）は、第１層および第２層の電極
領域であるので、前記ブロック配線（３８）はクロスオ
ーバー構成ができる。従ってブロック配線のクロス防止
を考慮しないで、ブロックパターンを設計できる。Moreover, since the removed region (37) is the electrode region of the first layer and the second layer, the block wiring (38) can have a crossover configuration. Therefore, a block pattern can be designed without considering prevention of block wiring crosses.
（へ）実施例
以下に本発明の実施例を図面を参照しながら詳述してゆ
く。(f) Examples Examples of the present invention will be described in detail below with reference to the drawings.
本発明は特願昭６３−１５３１２２号に記載されている
マット分割構造で説明してゆく。The present invention will be explained using the mat dividing structure described in Japanese Patent Application No. 153122/1982.
このマット分割構造とは、電源ライン（１１）とグラン
ドライン（１２）を−組として隣接させて延在した区画
ライン（１３）を、複数本同一方向に配列して、半導体
チップ（１４〉を実質的に同一サイズの複数個の領域に
形成したマット（１５）を有し、そして半導体チップ（
１４）に組み込まれる複数の機能の異なる電子回路ブロ
ックが、整数個の前記マット（１５）に形成されるもの
である。This mat division structure is a structure in which a plurality of division lines (13) are arranged in the same direction, each extending as a pair of power supply lines (11) and ground lines (12), and semiconductor chips (14) are arranged in the same direction. It has a mat (15) formed in a plurality of regions of substantially the same size, and a semiconductor chip (
14), a plurality of electronic circuit blocks having different functions are formed on an integral number of the mats (15).
従ってこのマット分割構造は、電子回路ブロック毎に並
行して設計ができるので、設計期間を大幅に短縮でき、
また電子回路ブロックを一定の素子数で分割してマット
に形成するため、マット毎の設計が行え、マット毎の並
行設計ができるメリットを有している。Therefore, with this mat division structure, each electronic circuit block can be designed in parallel, so the design period can be significantly shortened.
Furthermore, since the electronic circuit block is divided into mats with a fixed number of elements, each mat can be designed, and each mat can be designed in parallel.
第１図は、半導体チップ（１４）の中央に、この半導体
チップク１４）を第１および第２の領域（１６） 、
（１７）に実質的に２分割する分割領域（１８）と、こ
の分割領域（１８）と直交し、その両側に電源ライン（
１１）とグランドライン（１２）を−組として隣接して
延在した区画ライン（１３）を複数本同一方向に配列し
て、前記第１および第２の領域（１６） 、 （１７）
を実質的に同一サイズの複数個の領域に分割して形成し
たものであり、特にここでは第１の領域（１６）を１０
個に分割し、その内の４個を拡大したものである。In FIG. 1, the semiconductor chip (14) is placed in the center of the semiconductor chip (14) in the first and second regions (16),
There is a divided area (18) that is substantially divided into two parts (17), and a power line (
11) and the ground line (12), a plurality of adjacently extending partition lines (13) are arranged in the same direction, and the first and second regions (16) and (17) are arranged in the same direction.
is divided into a plurality of regions of substantially the same size, and in particular, here, the first region (16) is divided into 10
It is divided into four parts, and four of them are enlarged.
破線で示した四角形がマットＥ、Ｆ、Ｇ、Ｈに相当し、
このマットの左側に電源ライン（１１）が、右側にグラ
ンドライン（１２）が設けられている。またマットの下
端は、分割領域（１８）に相当する。前記グランドライ
ン（１２）は、半導体チップ（１４）周辺に設けられた
グランドパッドより延在きれ、前記分割領域（１８）上
を介してマツ） （１５）の右側に延在されている。The rectangles indicated by broken lines correspond to mats E, F, G, and H,
A power line (11) is provided on the left side of this mat, and a ground line (12) is provided on the right side. Further, the lower end of the mat corresponds to the divided area (18). The ground line (12) extends beyond the ground pad provided around the semiconductor chip (14), and extends to the right side of the pine tree (15) via the divided region (18).
一方、電源ライン（１１）は、半導体チップ（１４）の
周辺に設けられた電源パッドより延在され、図面のマッ
トの上端（半導体チップ（１４）の周辺）を介して、マ
ット（１５）の左側に延在されている。On the other hand, the power line (11) extends from the power supply pad provided around the semiconductor chip (14), and connects the mat (15) through the upper end of the mat (around the semiconductor chip (14)) in the drawing. Extended to the left.
本発明の特徴とする点は、前記電源ライン（１１）、グ
ランドライン（１２）およびマット間をつなぐ斜線でハ
ツチングした配線（１９）にある。ここで前記電源ライ
ン（１１）およびグランドライン（１２）は、第２図に
示すように第１層の電極（２０）と第２層の電極（２１
）より成り、上面は実質的に同一形状となっている。こ
の第１Ｂの電極（２０）は任意の領域で除去されており
、この除去領域（２２）を介してマット間をつなぐ配線
り１９）が設けられている。A feature of the present invention is the diagonally hatched wiring (19) connecting the power supply line (11), the ground line (12), and the mats. Here, the power supply line (11) and the ground line (12) are connected to the first layer electrode (20) and the second layer electrode (21) as shown in FIG.
), and the upper surface has substantially the same shape. This 1B electrode (20) is removed in an arbitrary region, and a wiring 19) connecting the mats is provided via this removed region (22).
従ってマット（１５）をつなぐ配線（１９〉の両側には
、電源ラインおよびグランドラインの第１層の電極（２
０）が配置され、配線（１９）の上には電源ラインおよ
びグランドラインの第２層の電極（２１）が設けられる
ので、マットからの不要輻射の浸入を防止できる。Therefore, on both sides of the wiring (19) connecting the mat (15), the first layer electrodes (2
0) is arranged, and the second layer electrode (21) of the power supply line and ground line is provided on the wiring (19), so that it is possible to prevent unnecessary radiation from entering from the mat.
特にマットＨの下端より延在される配線は、第２の領域
（１７）に形成されるマットへ延在されるの・で、分割
領域（１８）上に設けられているグランドライン（２３
）の下を通している。そのため長い距離をシールドして
いるので、マットからの不要輻射の浸入を防止できる。In particular, the wiring extending from the lower end of the mat H is extended to the mat formed in the second region (17), so the ground line (23) provided on the divided region (18)
). Therefore, since it is shielded over a long distance, it is possible to prevent unnecessary radiation from entering from the mat.
このグランドライン（２３）は、第３図に示しているよ
うに電源ラインク２４）との交差を防止するために、第
１図、の×印のハツチング領域で第３層目にクロスオー
バーしている。また斜線で示した配線は、第１層に形成
されており、Ｘ印で示したコンタクト領域で、マット内
に集積されているトランジスタ、ダイオード、抵抗およ
びコンデンサとオーミックコンタクトしている。In order to prevent the ground line (23) from intersecting with the power supply line 24) as shown in Figure 3, it crosses over to the third layer in the cross-hatched area in Figure 1. There is. Further, the wiring indicated by diagonal lines is formed in the first layer, and is in ohmic contact with the transistor, diode, resistor, and capacitor integrated within the mat in the contact region indicated by the X mark.
次に本発明の第２の実施例を第４図を参照しながら説明
する。第１図と同様に、破線で示した四角形がマット（
３１）を示し、ここではマットＦ。Next, a second embodiment of the present invention will be described with reference to FIG. As in Figure 1, the rectangle indicated by the dashed line is matte (
31), here matte F.
Ｇ、Ｈで示している。このマット（３１）の左側には、
実線で示す電源ライン（３２）が、マットの右側には、
実線で示すグランドライン（３３）が設けられている。Indicated by G and H. On the left side of this mat (31),
The power line (32) shown as a solid line is on the right side of the mat.
A ground line (33) indicated by a solid line is provided.
本発明の特徴とする点は、前記電源ライン（３２）およ
びグランドライン（３３）を第１層、第２層および第３
層の電極（３４） 、 （３５） 、 （３６）で構成
することにある。第３層の電極（３６）は実線で示して
あり、第１層および第２層の電極（３４） 、 （３５
）は点でハツチングした領域であり、実質的に同一形状
である。A feature of the present invention is that the power supply line (32) and the ground line (33) are connected to the first layer, the second layer and the third layer.
It consists of layered electrodes (34), (35), and (36). The third layer electrode (36) is shown as a solid line, and the first and second layer electrodes (34), (35
) are hatched areas with substantially the same shape.
この第１層および第２層の電極（３４） 、 （３５）
の除去領域（３７）にマット間の配線（３８）が設けら
れている。この配線の第１層の電極（３９）は、−点鎖
線で示されたマット内のトランジスタ、ダイオード、抵
抗およびコンデンサ等とコンタクトしており、このコン
タクト領域はＸ印で示した領域である。The first and second layer electrodes (34), (35)
Inter-mat wiring (38) is provided in the removal area (37). The first layer electrode (39) of this wiring is in contact with the transistor, diode, resistor, capacitor, etc. in the mat indicated by the dashed line, and this contact region is the region indicated by the X mark.
またこの第１層の電極（３９）は、前記電源ライン（３
２）やグランドライン（３３）と直交しており、この電
源ライン（３２）やグランドライン（３３）と平行に設
けである２点鎖線で示す前記配線の第２層の電極（４ｏ
）とＸ印でコンタクトしている。Further, the first layer electrode (39) is connected to the power supply line (39).
The second layer electrode (4o
) and is in contact with the X mark.
一般に前記電源ライン（３２）やグランドライン（３３
）は、一番太い幅で形成されているために、細い幅の配
線（３８〉はこの電源ライン（３２）やグランドライン
（３３）の下に数本設けられる。またこの電源ライン（
３２）とグランドライン（３３）が隣接して設けである
ので、両方の領域に実際は４本〜１０本ぐらいは設けら
れる。Generally, the power line (32) and the ground line (33)
) is formed with the widest width, several narrow width wires (38) are provided below this power supply line (32) and ground line (33).
32) and the ground line (33) are provided adjacent to each other, so in reality, about 4 to 10 lines are provided in both areas.
従って例えばマツｌ−Ｇのパターン配置を変更しても、
従来のようにマット間の配線のクロスを考えずにパター
ン設計が可能であり、このクロスをマットＧの両側にあ
る電源ラインやグランドライン下に設けであるクロスオ
ーバー構造の第１層および第２層の電極（３９） 、
（４０）で回避している。Therefore, for example, even if you change the pattern arrangement of Pine l-G,
It is possible to design a pattern without considering the wiring cross between mats as in the past, and this cross can be used for the first and second layers of the crossover structure, which is provided under the power supply line and ground line on both sides of mat G. layer electrode (39),
(40) avoids this.
以上述べた実施例は、マット分割構造で説明したが、第
１図および第４図で示した破線を、従来例の如き回路ブ
ロックに置き換えても良い。従って回路ブロック間に設
けられるブロック配線は、マット間の配線と該当する。Although the above-described embodiments have been described using a mat-divided structure, the broken lines shown in FIGS. 1 and 4 may be replaced with circuit blocks as in the conventional example. Therefore, block wiring provided between circuit blocks corresponds to wiring between mats.
（ト）発明の効果
以上の説明からも明らかな如く、本発明は電源ラインお
よびグランドラインを有効に活用することによって以下
の効果を有するものである。(G) Effects of the Invention As is clear from the above explanation, the present invention has the following effects by effectively utilizing the power supply line and the ground line.
第１に、電源ラインおよびグランドラインを２層構造と
し、第１層の電極（２０）の一部を除去し、この除去領
域（２２）に配線を延在させることで、この配線のシー
ルドを可能とするものである。First, the power supply line and the ground line have a two-layer structure, and by removing a part of the electrode (20) from the first layer and extending the wiring into this removed area (22), the shielding of this wiring can be done. It is possible.
第２に、電子回路ブロックまたはマットの一側辺に電源
ラインを、他側辺にグランドラインを設けることで、こ
の電子回路ブロックまたはマットの間には前記を源ライ
ンとグランドラインが設けられるので、この電子回路ブ
ロックまたはマット間のシールドができる。Second, by providing a power line on one side of the electronic circuit block or mat and a ground line on the other side, the source line and ground line are provided between the electronic circuit blocks or mats. , this allows shielding between electronic circuit blocks or mats.
第３に、前記配線を電源ラインやグランドラインと同一
方向に設ける事で、隣接していない電子回路ブロックや
マット間の配線のシールドが長い距離で有効となる。Thirdly, by providing the wiring in the same direction as the power supply line and the ground line, shielding of the wiring between non-adjacent electronic circuit blocks or mats becomes effective over a long distance.
第４に、電源ラインおよびグランドラインを３層構造と
し、第１層と第２層の電極（３４） 、 （３５）の一
部を除去し、この除去領域（３７）に電子回路ブロック
またはマット間の配線を設けることで、第１と同じよう
にこの配線のシールドが可能となる。Fourth, the power supply line and the ground line have a three-layer structure, and part of the electrodes (34) and (35) of the first and second layers are removed, and this removed area (37) is filled with an electronic circuit block or mat. By providing a wiring between them, it is possible to shield this wiring in the same way as in the first case.
更に第１Ｍと第２層の電極（３９） 、 （４０）で配
線が形成できるので、配線同士のクロスオーバー構成が
可能となる。Furthermore, since wiring can be formed using the first M and second layer electrodes (39) and (40), a cross-over configuration between the wirings is possible.
第５に、電源ラインやグランドラインと同一方向には、
第２層の電極（４０）を設け、この第２層の電極＜４０
）と直角方向に第り層の電極（３９）を設けることで、
マット間のクロスを防止でき、しかもこの電源ラインや
グランドラインの下層が全てクロスオーバー領域として
活用できる。従って複雑な配置の電子回路ブロックやマ
ットの修正に於いて、配線のクロス防止を考慮して設計
をする必要が無く、単にこのクロスオーバー領域を有効
に活用すれば良く、マット設計が簡単になる。Fifth, in the same direction as the power line and ground line,
A second layer electrode (40) is provided, and this second layer electrode <40
) by providing the second layer electrode (39) in the direction perpendicular to
Crossing between mats can be prevented, and the entire lower layer of the power supply line and ground line can be used as a crossover area. Therefore, when modifying electronic circuit blocks or mats with complex layouts, there is no need to take into account the prevention of wiring cross-overs, and you can simply make effective use of this crossover area, which simplifies mat design. .
第１図は本発明の実施例を示す半導体集積回路の平面図
、第２図は第１図のＡ−Ａ’線における断面図、第３図
は第１図のＢ−Ｂ’線における断面図、第４図は本発明
の他の実施例を示す半導体集積回路の平面図、第５図は
従来の半導体集積回路の平面図である。FIG. 1 is a plan view of a semiconductor integrated circuit showing an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line AA' in FIG. 1, and FIG. 3 is a cross-sectional view taken along line BB' in FIG. 4 is a plan view of a semiconductor integrated circuit showing another embodiment of the present invention, and FIG. 5 is a plan view of a conventional semiconductor integrated circuit.
Claims (5)
子回路ブロックに電源を供給する電源ラインおよびグラ
ンドラインとを備え、 前記電源ラインおよびグランドラインは実質的に同一形
状の第１層の電極と第２層の電極より成り、 前記電子回路ブロック間をつなぐブロック配線は、前記
第１層の電極の除去領域を介してこの電子回路ブロック
へ延在されることを特徴とした半導体集積回路。(1) Comprising a plurality of electronic circuit blocks with different functions, and a power line and a ground line that supply power to the electronic circuit blocks, the power line and the ground line are connected to electrodes of a first layer having substantially the same shape. A semiconductor integrated circuit comprising a second layer of electrodes, wherein a block wiring connecting the electronic circuit blocks is extended to the electronic circuit blocks through a region where the first layer electrodes are removed.
が延在され、 前記電子回路ブロックの他側辺に前記グランドラインが
延在される請求項第１項記載の半導体集積回路。(2) The semiconductor integrated circuit according to claim 1, wherein the power supply line extends to one side of the electronic circuit block, and the ground line extends to the other side of the electronic circuit block.
る前記ブロック配線は、前記電源ラインおよびグランド
ラインが設けられる領域に於いて、前記電源ラインおよ
びグランドラインと同一方向に延在される請求項第１項
記載の半導体集積回路。(3) The block wiring that crosses the power supply line and the ground line extends in the same direction as the power supply line and the ground line in a region where the power supply line and the ground line are provided. The semiconductor integrated circuit described.
子回路ブロックに電源を供給する電源ラインおよびグラ
ンドラインとを備え、 前記電源ラインおよびグランドラインは実質的に同一形
状の第１層、第２層および第３層の電極より成り、 前記電子回路ブロック間をつなぐブロック配線は、前記
第１層および第２層の電極の除去領域を介して、この電
子回路ブロックへ延在されることを特徴とした半導体集
積回路。(4) Comprising a plurality of electronic circuit blocks with different functions, and a power line and a ground line that supply power to the electronic circuit blocks, the power line and the ground line are arranged in a first layer and a second layer having substantially the same shape. layer and a third layer of electrodes, and the block wiring connecting the electronic circuit blocks is extended to the electronic circuit block through the removed region of the first and second layer electrodes. Semiconductor integrated circuit.
ら第１層の電極を介して隣接する前記電源ラインまたは
グランドラインの領域に延在された後、一端第２層の電
極を介して、前記電源ラインまたはグランドラインと同
一方向に延在され、再度第１層の電極を介して、他方の
電子回路ブロックへ延在される請求項第４項記載の半導
体集積回路。(5) The block wiring extends from one electronic circuit block to the adjacent power line or ground line area via the first layer electrode, and then extends from one end to the area of the adjacent power line or ground line via the second layer electrode. 5. The semiconductor integrated circuit according to claim 4, wherein the semiconductor integrated circuit extends in the same direction as the power supply line or the ground line, and extends again to the other electronic circuit block via the first layer electrode.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235829A JP2752098B2 (en) | 1988-09-20 | 1988-09-20 | Semiconductor integrated circuit |
| KR1019890011249A KR920005863B1 (en) | 1988-08-12 | 1989-08-05 | Semiconductor intergrated circuit |
| EP89114561A EP0354512B1 (en) | 1988-08-12 | 1989-08-07 | Semiconductor integrated circuit |
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