JPH0281460A - Ｉｃチップ - Google Patents
ＩｃチップInfo
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- JPH0281460A JPH0281460A JP23317988A JP23317988A JPH0281460A JP H0281460 A JPH0281460 A JP H0281460A JP 23317988 A JP23317988 A JP 23317988A JP 23317988 A JP23317988 A JP 23317988A JP H0281460 A JPH0281460 A JP H0281460A
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- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000007789 sealing Methods 0.000 claims abstract description 35
- 239000011347 resin Substances 0.000 claims abstract description 31
- 229920005989 resin Polymers 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 238000000465 moulding Methods 0.000 claims description 5
- -1 respectively Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000003822 epoxy resin Substances 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 229920000647 polyepoxide Polymers 0.000 abstract description 3
- 239000011256 inorganic filler Substances 0.000 abstract description 2
- 229910003475 inorganic filler Inorganic materials 0.000 abstract description 2
- 239000007788 liquid Substances 0.000 abstract description 2
- 238000007639 printing Methods 0.000 abstract description 2
- 230000001939 inductive effect Effects 0.000 abstract 2
- 150000008064 anhydrides Chemical class 0.000 abstract 1
- 229910010293 ceramic material Inorganic materials 0.000 abstract 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 13
- 239000000463 material Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 239000004840 adhesive resin Substances 0.000 description 2
- 229920006223 adhesive resin Polymers 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 150000008065 acid anhydrides Chemical class 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＩＣチップに関し、特に高周波特性の良好な
リードレス型のＩＣチップに係るものである。
リードレス型のＩＣチップに係るものである。
従来のクロスパッケージ型のＩＣは、第３図に示すよう
な構造を有している。すなわち、アルミナ（Ａ（ｈ０３
）基板ｌの下面に金属リード線１１の端部をろう材１４
等によって接合してあり、基板１の上面に半導体素子４
を搭載し、リード線１１と導通した基板１上面の上面電
極（図示せず）と半導体素子４の間をワイヤーボンディ
ングしである。さらに、基板１の上面にアルミナ製のキ
ャップ１２を被せて半導体素子４を覆い、接着樹脂やは
んだなどの接合手段１３によってキャップ１２の下面を
基板１の上面に接合して半導体素子４を気密的に封止し
ている。また、ＩＧ）Ｉｚ程度以上の周波数で使用され
る高周波回路部品では、寄生容量の影響を避けるため、
封止された半導体素子４の周囲に比較的大きな空洞１５
が形成されている。
な構造を有している。すなわち、アルミナ（Ａ（ｈ０３
）基板ｌの下面に金属リード線１１の端部をろう材１４
等によって接合してあり、基板１の上面に半導体素子４
を搭載し、リード線１１と導通した基板１上面の上面電
極（図示せず）と半導体素子４の間をワイヤーボンディ
ングしである。さらに、基板１の上面にアルミナ製のキ
ャップ１２を被せて半導体素子４を覆い、接着樹脂やは
んだなどの接合手段１３によってキャップ１２の下面を
基板１の上面に接合して半導体素子４を気密的に封止し
ている。また、ＩＧ）Ｉｚ程度以上の周波数で使用され
る高周波回路部品では、寄生容量の影響を避けるため、
封止された半導体素子４の周囲に比較的大きな空洞１５
が形成されている。
高周波回路では、回路部品や部品間の接続要素などを分
布定数としてとらえ、回路設計を進める必要がある０例
えば、部品間の配線は使用する周波数帯を考慮し、その
材質や寸法を決定しなければならない、また、基板の材
質も低誘電率かつ低損失のものを使用する必要がある。
布定数としてとらえ、回路設計を進める必要がある０例
えば、部品間の配線は使用する周波数帯を考慮し、その
材質や寸法を決定しなければならない、また、基板の材
質も低誘電率かつ低損失のものを使用する必要がある。
したがって、このような回路においては、配線パターン
の寸法精度、部品の位置精度、部品と配線の接合方法な
どの要素が、設計した回路の性能を決定する重要な要因
となっている。
の寸法精度、部品の位置精度、部品と配線の接合方法な
どの要素が、設計した回路の性能を決定する重要な要因
となっている。
しかるに、従来のＩＣ部品１６にあっては、上記のごと
くアルミナ基板１の下面にリード線１１が設けられてい
るため、この基板１とリード線１１間に接合部分が存在
し、ここに寄生インピーダンスが生じる。そして、この
寄生インピーダンスのために回路の高周波特性が劣化す
るという問題がある。さらに、プリント基板９に実装し
てリード線１１の端部を配線導体１０にはんだ付けした
場合、第４図に示すようにリード線１１により配線長が
長くなるので、リードインダクタンスが大きくなり、こ
のためリード線１１をはんだ付けする際の位置ずれやは
んだ１７の付着の仕方のバラツキが回路特性に大きく影
響し、高周波特性が不安定になるという問題がある。
くアルミナ基板１の下面にリード線１１が設けられてい
るため、この基板１とリード線１１間に接合部分が存在
し、ここに寄生インピーダンスが生じる。そして、この
寄生インピーダンスのために回路の高周波特性が劣化す
るという問題がある。さらに、プリント基板９に実装し
てリード線１１の端部を配線導体１０にはんだ付けした
場合、第４図に示すようにリード線１１により配線長が
長くなるので、リードインダクタンスが大きくなり、こ
のためリード線１１をはんだ付けする際の位置ずれやは
んだ１７の付着の仕方のバラツキが回路特性に大きく影
響し、高周波特性が不安定になるという問題がある。
また、従来のキャップ式の封止方法では、内部の空洞１
５のために封止部分の接触面積（キャップ１２の下面の
面積）を大きくできず、封止状態の不良が生じ易くて確
実な気密封止を期待しえなかった。
５のために封止部分の接触面積（キャップ１２の下面の
面積）を大きくできず、封止状態の不良が生じ易くて確
実な気密封止を期待しえなかった。
また、上記のような構造では、リード線１１やキャップ
１２等の部品が必要であり、材料費（部品コスト）が高
くついていた。加えて、複数本のリード線１１を基板１
の下面にろう材１４等で接合し、ＩＣ部品１６をプリン
ト基板９に実装する前にリード線１１の不要部分をカッ
トしなければならないので、製造段階及び実装段階での
工程数が多くなり、各工程の作業も複雑となっていた。
１２等の部品が必要であり、材料費（部品コスト）が高
くついていた。加えて、複数本のリード線１１を基板１
の下面にろう材１４等で接合し、ＩＣ部品１６をプリン
ト基板９に実装する前にリード線１１の不要部分をカッ
トしなければならないので、製造段階及び実装段階での
工程数が多くなり、各工程の作業も複雑となっていた。
また、キャップ１２で半導体素子４を封止するためには
、キャップ１２を基板１の上に供給し、キャップ１２を
接着樹脂やはんだなどによって基板１に接合する作業が
必要であり、工程が複雑で工程数も多かった。
、キャップ１２を基板１の上に供給し、キャップ１２を
接着樹脂やはんだなどによって基板１に接合する作業が
必要であり、工程が複雑で工程数も多かった。
また、ＩＣ部品から複数本のリード線１１が突出してい
るので、自動実装を行いにくい形状をしていた。
るので、自動実装を行いにくい形状をしていた。
しかして、本発明の目的は、高周波特性が良好で半導体
素子の気密封止性にも優れたＩＣチップを提供すると共
にそのコストダウンを図ることにある。
素子の気密封止性にも優れたＩＣチップを提供すると共
にそのコストダウンを図ることにある。
本発明のＩＣチップは、基板の側面にリードレスタイプ
の側面電極を形成すると共に基板の上面及び下面にそれ
ぞれ前記側面電極と導通した上面電極及び下面電極を形
成し、この基板の上面に半導体素子を搭載して前記上面
電極と半導体素子との間を結線し、前記基板の上面に封
止樹脂をモールドすることによって前記半導体素子を気
密的に封止したことを特徴としている。
の側面電極を形成すると共に基板の上面及び下面にそれ
ぞれ前記側面電極と導通した上面電極及び下面電極を形
成し、この基板の上面に半導体素子を搭載して前記上面
電極と半導体素子との間を結線し、前記基板の上面に封
止樹脂をモールドすることによって前記半導体素子を気
密的に封止したことを特徴としている。
本発明にあっては、基板の側面にリードレスタイプの側
面電極を設けたので、従来のようなリード線が不要にな
って基板とリード線との間の接合部分がなくなり、この
ため接合部分での寄生インピーダンスがなくなってＩＣ
チップの高周波特性が良好になる。更に、リード線を用
いることなく、基板の側面に形成された側面電極を直接
プリント基板等にはんだ付けすることによって配線長を
短くできるので、配線インピーダンスが小さくなり、こ
のためはんだ付は時の位置ずれやはんだの付着の仕方に
よる回路特性への影響を小さくでき、安定した高周波特
性を得ることができる。
面電極を設けたので、従来のようなリード線が不要にな
って基板とリード線との間の接合部分がなくなり、この
ため接合部分での寄生インピーダンスがなくなってＩＣ
チップの高周波特性が良好になる。更に、リード線を用
いることなく、基板の側面に形成された側面電極を直接
プリント基板等にはんだ付けすることによって配線長を
短くできるので、配線インピーダンスが小さくなり、こ
のためはんだ付は時の位置ずれやはんだの付着の仕方に
よる回路特性への影響を小さくでき、安定した高周波特
性を得ることができる。
また、封止樹脂をモールドすることによって半導体素子
を封止しているので、封止部分の接触面積が大きくて確
実に気密封止を行え、不良品の発生率を小さくすること
ができる。
を封止しているので、封止部分の接触面積が大きくて確
実に気密封止を行え、不良品の発生率を小さくすること
ができる。
しかも、リードレスタイプの側面電極を設けて側面電極
を直接にはんだ付けするようにしたので、リード線が不
要になると共にリード線を基板に接合する作業やリード
線の不要部分を切断する作業等も不要になる。また、基
板上面の半導体素子を封止樹脂のモールドによって封止
しているので、例えば封止樹脂をボッティング等によっ
て基板上面に供給して簡単に封止を行うことができ、従
来のようなキャップが不要になると共にキャップを基板
の上に供給する作業やキャップを基板に接合する作業等
もなくすことができる。したがって、製造工程数及び実
装工程数を大幅に削減できると共に各工程の作業も簡単
になり、材料費も削減でき、ＩＣチップのコストダウン
を図ることができるものである。
を直接にはんだ付けするようにしたので、リード線が不
要になると共にリード線を基板に接合する作業やリード
線の不要部分を切断する作業等も不要になる。また、基
板上面の半導体素子を封止樹脂のモールドによって封止
しているので、例えば封止樹脂をボッティング等によっ
て基板上面に供給して簡単に封止を行うことができ、従
来のようなキャップが不要になると共にキャップを基板
の上に供給する作業やキャップを基板に接合する作業等
もなくすことができる。したがって、製造工程数及び実
装工程数を大幅に削減できると共に各工程の作業も簡単
になり、材料費も削減でき、ＩＣチップのコストダウン
を図ることができるものである。
また、リード線を無くしたことによってＩＣチップの形
状が単純になり、また小形化されるので、ＩＣチップを
テープに保持させてテーピングすることができ、自動実
装にも対応できる。そして、自動実装機によって自動実
装することによってチップの実装位置精度が向上し、回
路全体の特性バラツキを小さくでき、量産も可能になる
。
状が単純になり、また小形化されるので、ＩＣチップを
テープに保持させてテーピングすることができ、自動実
装にも対応できる。そして、自動実装機によって自動実
装することによってチップの実装位置精度が向上し、回
路全体の特性バラツキを小さくでき、量産も可能になる
。
以下、本発明の実施例を添付図に基づいて詳述する。
基板１は、ＡＱ２０３やＳ＋０２−Ｂａ０−ＡＱ２０．
等のセラミック材料を焼成したものであり、第１図に示
すように、基板１には導電ペーストの印刷及び焼き付け
によって複数個の金属電極が形成されている。各電極は
、上面電極３と側面電極２と下面電極６とを一体に形成
されたものである。この基板１の上面には、半導体素子
４が搭載されており、半導体素子４の電極と上面電極３
との間はワイヤー７によりボンディングされている。さ
らに、基板１の上面にボッティング等の方法によって液
体状の封止樹脂５を付着させ、この封止樹脂５を硬化さ
せて半導体素子４を気密的に封止しである。
等のセラミック材料を焼成したものであり、第１図に示
すように、基板１には導電ペーストの印刷及び焼き付け
によって複数個の金属電極が形成されている。各電極は
、上面電極３と側面電極２と下面電極６とを一体に形成
されたものである。この基板１の上面には、半導体素子
４が搭載されており、半導体素子４の電極と上面電極３
との間はワイヤー７によりボンディングされている。さ
らに、基板１の上面にボッティング等の方法によって液
体状の封止樹脂５を付着させ、この封止樹脂５を硬化さ
せて半導体素子４を気密的に封止しである。
ここで用いられている封止樹脂５は低誘電率のものであ
り、これにより高周波特性の劣化を極力抑制している６
例えばＩＭＩ（ｚの周波数で３．５以下の比誘電率を持
つものが最適である。また、ボッティング成形時におけ
る封止樹脂５の垂れを防止するため、高粘度（５０ｃｐ
ｓ以上）の樹脂が用いられている。具体的には、エポキ
シ樹脂と酸無水物系硬化樹脂、無機質充填材を主成分と
する樹脂を封止樹脂５として用いている。
り、これにより高周波特性の劣化を極力抑制している６
例えばＩＭＩ（ｚの周波数で３．５以下の比誘電率を持
つものが最適である。また、ボッティング成形時におけ
る封止樹脂５の垂れを防止するため、高粘度（５０ｃｐ
ｓ以上）の樹脂が用いられている。具体的には、エポキ
シ樹脂と酸無水物系硬化樹脂、無機質充填材を主成分と
する樹脂を封止樹脂５として用いている。
しかして、上記のＩＣチップ８は、リード線がないので
、第１図に示すように単純な形状を有しており、外形寸
法も小さくなっている。したがって、例えばテープ（図
示せず）の間に挟むようにして保持させ、連続的にテー
ピングされた表面実装用チップとすることができる。よ
って、実装時にはテーピングされたＩＣチップ８を自動
実装機に連続的に供給し、自動実装することができる。
、第１図に示すように単純な形状を有しており、外形寸
法も小さくなっている。したがって、例えばテープ（図
示せず）の間に挟むようにして保持させ、連続的にテー
ピングされた表面実装用チップとすることができる。よ
って、実装時にはテーピングされたＩＣチップ８を自動
実装機に連続的に供給し、自動実装することができる。
こうして自動実装すれば、部品の実装位置精度が向上し
、回路全体の特性バラツキを抑えることができる。さら
に、自動実装すれば、量産が可能となり、量産の効果と
してコストダウンを図ることができる。
、回路全体の特性バラツキを抑えることができる。さら
に、自動実装すれば、量産が可能となり、量産の効果と
してコストダウンを図ることができる。
また、実装時には、ＩＣチップ８は、配線導体１０の上
に下面電極６を重ねるようにしてプリント基板９の上に
実装され、第４図に示すように側面電極２を直接配線導
体１０にはんだ１７により接合される。したがって、配
線長を最も短くでき、配線インピーダンスを小さくして
安定した高周波特性を得られるのである。なお、基板１
には、下面電極６も設けであるので、側面電極２だけで
なく下面電極６も配線導体１０にはんだ付けされ、はん
だ付けが確実になる。
に下面電極６を重ねるようにしてプリント基板９の上に
実装され、第４図に示すように側面電極２を直接配線導
体１０にはんだ１７により接合される。したがって、配
線長を最も短くでき、配線インピーダンスを小さくして
安定した高周波特性を得られるのである。なお、基板１
には、下面電極６も設けであるので、側面電極２だけで
なく下面電極６も配線導体１０にはんだ付けされ、はん
だ付けが確実になる。
従来にあっては、封止樹脂を用いて封止した場合には高
周波特性の劣化が問題となり、実用性がないとされてい
たが、本発明にあっては、封止樹脂とリードレスタイプ
の側面電極とを組み合わせることにより封止樹脂を用い
ることが実用上可能になった。すなわち、封止樹脂によ
り高周波特性の劣化が見られても、リードレスタイプの
側面電極による高周波特性の改善効果のほうが大きいの
で、全体としては高周波特性が良好となっており、実用
化が可能になったものである。このため、封止樹脂を使
用することによる効果を実用化することも可能になった
のである。
周波特性の劣化が問題となり、実用性がないとされてい
たが、本発明にあっては、封止樹脂とリードレスタイプ
の側面電極とを組み合わせることにより封止樹脂を用い
ることが実用上可能になった。すなわち、封止樹脂によ
り高周波特性の劣化が見られても、リードレスタイプの
側面電極による高周波特性の改善効果のほうが大きいの
で、全体としては高周波特性が良好となっており、実用
化が可能になったものである。このため、封止樹脂を使
用することによる効果を実用化することも可能になった
のである。
上記実施例においては、エポキシ樹脂系材料の封止樹脂
について説明したが、封止樹脂としてはポリイミド樹脂
系材料のものを用いてもよい、また、基板材質と封止樹
脂との熱膨張係数の差により、ワイヤーの断線や封止樹
脂のクラックが発生する場合には、これらの封止樹脂を
多重に塗布して、この影響を防ぐことも可能である。
について説明したが、封止樹脂としてはポリイミド樹脂
系材料のものを用いてもよい、また、基板材質と封止樹
脂との熱膨張係数の差により、ワイヤーの断線や封止樹
脂のクラックが発生する場合には、これらの封止樹脂を
多重に塗布して、この影響を防ぐことも可能である。
本発明によれば、リード線を不要にすることによって基
板との接合部分における寄生インピーダンスをなくすこ
とができ、ＩＣチップの高周波特性を良好にすることが
できる。さらに、リードレスタイプの側面電極をプリン
ト基板等に直接はんだ付けすることによって配線インピ
ーダンスを小さくでき、−層ＩＣチップの高周波特性が
向上する。また、封止樹脂のモールドによって半導体素
子を確実に気密封止することができ、不良品の発生を減
らすことができる。しかも、リード線やキャップが不要
で製造工程数及び実装工程数を大幅に低減することがで
きると共に材料費を削減でき、ＩＣチップのコストダウ
ンを図ることができる。また、ＩＣチップが小形化され
、形状も単純にできるので、テーピングが可能になり、
自動実装機による自動実装にも適した表面実装用の部品
となる。
板との接合部分における寄生インピーダンスをなくすこ
とができ、ＩＣチップの高周波特性を良好にすることが
できる。さらに、リードレスタイプの側面電極をプリン
ト基板等に直接はんだ付けすることによって配線インピ
ーダンスを小さくでき、−層ＩＣチップの高周波特性が
向上する。また、封止樹脂のモールドによって半導体素
子を確実に気密封止することができ、不良品の発生を減
らすことができる。しかも、リード線やキャップが不要
で製造工程数及び実装工程数を大幅に低減することがで
きると共に材料費を削減でき、ＩＣチップのコストダウ
ンを図ることができる。また、ＩＣチップが小形化され
、形状も単純にできるので、テーピングが可能になり、
自動実装機による自動実装にも適した表面実装用の部品
となる。
第１図は本発明の一実施例を示す断面図、第２図は同上
の実装状態を示す説明図、第３図は従来例の部分断面図
、第４図は同上の実装状態を示す説明図である。 １・・・基板 ３・・・上面電極 ５・・・封止樹脂 ２・・・側面電極 ４・・・半導体素子 ６・・・下面電極 特許出願人 株式会社 村田製作所 代理人 弁理士 中 野 雅 房 真 ワ
の実装状態を示す説明図、第３図は従来例の部分断面図
、第４図は同上の実装状態を示す説明図である。 １・・・基板 ３・・・上面電極 ５・・・封止樹脂 ２・・・側面電極 ４・・・半導体素子 ６・・・下面電極 特許出願人 株式会社 村田製作所 代理人 弁理士 中 野 雅 房 真 ワ
Claims (1)
- （１）基板の側面にリードレスタイプの側面電極を形成
すると共に基板の上面及び下面にそれぞれ前記側面電極
と導通した上面電極及び下面電極を形成し、この基板の
上面に半導体素子を搭載して前記上面電極と半導体素子
との間を結線し、前記基板の上面に封止樹脂をモールド
することによって前記半導体素子を気密的に封止したこ
とを特徴とするＩＣチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23317988A JPH0281460A (ja) | 1988-09-18 | 1988-09-18 | Ｉｃチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23317988A JPH0281460A (ja) | 1988-09-18 | 1988-09-18 | Ｉｃチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281460A true JPH0281460A (ja) | 1990-03-22 |
Family
ID=16950969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23317988A Pending JPH0281460A (ja) | 1988-09-18 | 1988-09-18 | Ｉｃチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281460A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668406A (en) * | 1994-05-31 | 1997-09-16 | Nec Corporation | Semiconductor device having shielding structure made of electrically conductive paste |
| US5729437A (en) * | 1994-06-22 | 1998-03-17 | Seiko Epson Corporation | Electronic part including a thin body of molding resin |
-
1988
- 1988-09-18 JP JP23317988A patent/JPH0281460A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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