JPH0278266A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0278266A JPH0278266A JP63228791A JP22879188A JPH0278266A JP H0278266 A JPH0278266 A JP H0278266A JP 63228791 A JP63228791 A JP 63228791A JP 22879188 A JP22879188 A JP 22879188A JP H0278266 A JPH0278266 A JP H0278266A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、抵抗素子及び容量素子を有する半導体集積回
路装置に関し、特に、前記抵抗素子及び容量素子でタイ
マー周期が規定されるタイマー回路を内蔵する半導体集
積回路装置に適用して有効な技術に関するものである。
路装置に関し、特に、前記抵抗素子及び容量素子でタイ
マー周期が規定されるタイマー回路を内蔵する半導体集
積回路装置に適用して有効な技術に関するものである。
本発明者が開発中の擬似Ｓ ＲＡＭ（Ｐｓｅｕｄｏ ５
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）を有する半導体集積回路装置はセルフリフレッシュ
タイマー回路を内蔵している。このセルフリフレッシュ
タイマー回路は、ダイナミック型メモリセルの記憶情報
を自律的にリフレッシュ（再書込み）する周期を規定す
るように構成されている。
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）を有する半導体集積回路装置はセルフリフレッシュ
タイマー回路を内蔵している。このセルフリフレッシュ
タイマー回路は、ダイナミック型メモリセルの記憶情報
を自律的にリフレッシュ（再書込み）する周期を規定す
るように構成されている。
セルフリフレッシュタイマー回路は特願昭６２−３３６
０００号に記載されるようにリフレッシュ回路を動作さ
せるタイミング信号の周期を容量素子に蓄積された電荷
の放電時間で規定している。
０００号に記載されるようにリフレッシュ回路を動作さ
せるタイミング信号の周期を容量素子に蓄積された電荷
の放電時間で規定している。
この電荷の放電は分圧回路から供給される定電圧で動作
するＭＩＳＦＥＴを介して行われている。
するＭＩＳＦＥＴを介して行われている。
セルフリフレッシュタイマー回路は長周期及び低消費電
力が要求されているので、前記分圧回路の抵抗素子は例
えば数［ＭΩコ程度の高抵抗値のものが使用されている
。
力が要求されているので、前記分圧回路の抵抗素子は例
えば数［ＭΩコ程度の高抵抗値のものが使用されている
。
前記セルフリフレッシュタイマー回路の分圧回路で使用
される抵抗素子はｐチャネルＭＯ８ＦＥＴで構成されて
いる。つまり、抵抗素子はｐチャ、ネルＭＯ８ＦＥＴの
チャネル形成領域である低不純物濃度のｎ型ウェル領域
すなわちウェル抵抗で構成されている。ところが、この
ウェル抵抗は、特に電圧の変動により空乏領域の伸びが
大きく変動し、抵抗長が変化するので、抵抗値にばらつ
きを生じる。このウェル抵抗の抵抗値のばらつきは容量
素子の電荷の放電時間を変化させてタイミング信号の周
期を変動させるので、セルフリフレッシュタイマー回路
の精度が低下する。
される抵抗素子はｐチャネルＭＯ８ＦＥＴで構成されて
いる。つまり、抵抗素子はｐチャ、ネルＭＯ８ＦＥＴの
チャネル形成領域である低不純物濃度のｎ型ウェル領域
すなわちウェル抵抗で構成されている。ところが、この
ウェル抵抗は、特に電圧の変動により空乏領域の伸びが
大きく変動し、抵抗長が変化するので、抵抗値にばらつ
きを生じる。このウェル抵抗の抵抗値のばらつきは容量
素子の電荷の放電時間を変化させてタイミング信号の周
期を変動させるので、セルフリフレッシュタイマー回路
の精度が低下する。
そこで、本発明者は、前述の電圧による抵抗値の変動を
低減するために、多結晶珪素膜で抵抗素子を形成する（
所謂ｐｏｌｙ−Ｓ ｉ抵抗）ことについて検討した。抵
抗素子は高抵抗値が必要なので抵抗値が高い（不純物の
導入量が低い）多結晶珪素膜を使用することが考えられ
るが、この抵抗値の高い多結晶珪素膜は、温度による抵
抗値の変化があり、高温度で抵抗値が高くなる特性を有
している。したがって、抵抗素子は抵抗値の低い（不純
物の導入量が多い）多結晶珪素膜で形成した。しかしな
がら、抵抗値の低い多結晶珪素膜は、高抵抗値を得るた
めに細長い平面形状で広範囲に引き伸す必要があるので
、製造プロセスにおいて加工寸法にばらつきが生じる。
低減するために、多結晶珪素膜で抵抗素子を形成する（
所謂ｐｏｌｙ−Ｓ ｉ抵抗）ことについて検討した。抵
抗素子は高抵抗値が必要なので抵抗値が高い（不純物の
導入量が低い）多結晶珪素膜を使用することが考えられ
るが、この抵抗値の高い多結晶珪素膜は、温度による抵
抗値の変化があり、高温度で抵抗値が高くなる特性を有
している。したがって、抵抗素子は抵抗値の低い（不純
物の導入量が多い）多結晶珪素膜で形成した。しかしな
がら、抵抗値の低い多結晶珪素膜は、高抵抗値を得るた
めに細長い平面形状で広範囲に引き伸す必要があるので
、製造プロセスにおいて加工寸法にばらつきが生じる。
この多結晶珪素膜の加工寸法のばらつきは、前述のよう
に抵抗素子の抵抗値を変動させるので、セルフリフレッ
シュタイマー回路の周期が変動してその精度が低下する
という問題点を生じる。
に抵抗素子の抵抗値を変動させるので、セルフリフレッ
シュタイマー回路の周期が変動してその精度が低下する
という問題点を生じる。
本発明の目的は、タイマー回路を有する半導体集積回路
装置において、前記タイマー回路の精度を向上すること
が可能な技術を提供することにある。
装置において、前記タイマー回路の精度を向上すること
が可能な技術を提供することにある。
本発明の他の目的は、前記タイマー回路の精度の製造プ
ロセスによる依存性を低減することが可能な技術を提供
することにある。
ロセスによる依存性を低減することが可能な技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
抵抗素子及び容量素子を有する半導体集積回路装置にお
いて、前記抵抗素子、容量素子の容量値を決定する一方
の電極の夫々を同一層の珪素膜で構成し、この抵抗素子
を形成する珪素膜の幅寸法と前記容量素子の一方の電極
を形成する珪素膜の幅寸法とを実質的に同一寸法で構成
する。この抵抗素子及び容量素子はタイマー回路のタイ
マー周期を決定する素子として形成する。
いて、前記抵抗素子、容量素子の容量値を決定する一方
の電極の夫々を同一層の珪素膜で構成し、この抵抗素子
を形成する珪素膜の幅寸法と前記容量素子の一方の電極
を形成する珪素膜の幅寸法とを実質的に同一寸法で構成
する。この抵抗素子及び容量素子はタイマー回路のタイ
マー周期を決定する素子として形成する。
上述した手段によれば、前記抵抗素子を形成する珪素膜
の幅寸法、容量素子の一方の電極を形成する珪素膜の幅
寸法の夫々は製造プロセスにおける変化量を等しくする
ことができるので、抵抗素子、容量素子の夫々の加工ば
らつきを低減することができる（加工寸法の製造プロセ
スによる依存性を低減することができる）。この結果、
前記抵抗素子の抵抗値、容量素子の容量値の夫々が相対
的に変化量を相殺するように変化するので、タイマー回
路においてはタイマー周期のばらつきを低減し、タイマ
ー回路の精度を向上することができる。
の幅寸法、容量素子の一方の電極を形成する珪素膜の幅
寸法の夫々は製造プロセスにおける変化量を等しくする
ことができるので、抵抗素子、容量素子の夫々の加工ば
らつきを低減することができる（加工寸法の製造プロセ
スによる依存性を低減することができる）。この結果、
前記抵抗素子の抵抗値、容量素子の容量値の夫々が相対
的に変化量を相殺するように変化するので、タイマー回
路においてはタイマー周期のばらつきを低減し、タイマ
ー回路の精度を向上することができる。
以下１本発明の構成について、擬似ＳＲＡＭを有する半
導体集積回路装置に内蔵されたセルフリフレッシュタイ
マー回路に本発明を適用した一実施例とともに説明する
。
導体集積回路装置に内蔵されたセルフリフレッシュタイ
マー回路に本発明を適用した一実施例とともに説明する
。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
本発明の一実施例である擬似ＳＲＡＭを有する半導体集
積回路装置に内蔵されたセルフリフレッシュタイマー回
路を第３図（等価回路図）で示す。
積回路装置に内蔵されたセルフリフレッシュタイマー回
路を第３図（等価回路図）で示す。
第３図に示すように、セルフリフレッシュタイマー回路
は容量素子（静電容量）Ｃを有している。
は容量素子（静電容量）Ｃを有している。
容量素子Ｃの一方の電極は、ｐチャネルＭＩＳＦＥＴＱ
４のゲート電極及びドレイン領域に接続されると共に、
ｎチャネルＭＩＳＦＥＴＱ７のゲート電極に接続されて
いる。容量素子Ｃの他方の電極は回路の接地電位Ｖｓｓ
に接続されている。
４のゲート電極及びドレイン領域に接続されると共に、
ｎチャネルＭＩＳＦＥＴＱ７のゲート電極に接続されて
いる。容量素子Ｃの他方の電極は回路の接地電位Ｖｓｓ
に接続されている。
前記ｐチャネルＭＩＳＦＥＴＱ４のソース領域と回路の
電源電圧Ｖｃｃとの間にはｐチャネルＭＩＳＦＥＴＱ３
が設けられている。ｐチャネルＭＩＳＦＥＴＱ３及びＱ
４は容量素子Ｃに対するリセット回路を構成している。
電源電圧Ｖｃｃとの間にはｐチャネルＭＩＳＦＥＴＱ３
が設けられている。ｐチャネルＭＩＳＦＥＴＱ３及びＱ
４は容量素子Ｃに対するリセット回路を構成している。
ｐチャネルＭＩＳＦＥＴＱ４のゲート電極及びドレイン
領域と回路の接地電位Ｖｓｓとの間にはｎチャネルＭ−
ＩＳＦＥＴＱ５が設けられている。ｎチャネルＭＩＳＦ
ＥＴＱ５のゲート電極はｎチャネルＭＩＳＦＥＴＱ２の
ゲート電極及びドレイン領域に接続されている。
領域と回路の接地電位Ｖｓｓとの間にはｎチャネルＭ−
ＩＳＦＥＴＱ５が設けられている。ｎチャネルＭＩＳＦ
ＥＴＱ５のゲート電極はｎチャネルＭＩＳＦＥＴＱ２の
ゲート電極及びドレイン領域に接続されている。
ｎチャネルＭＩＳＦＥＴＱ２のソース領域は回路の接地
電位Ｖｓｓに接続されている。ｎチャネルＭＩＳＦＥＴ
Ｑ２のゲート電極及びドレイン領域と回路の電源電圧Ｖ
ｃｃとの間には抵抗素子Ｒ及びＰチャネルＭＩＳＦＥＴ
ＱＩが直列形態に接続されている。ｎチャネルＭＩＳＦ
ＥＴＱＩのゲート電極はそのドレイン領域に接続される
と共にｐチャネルＭＩＳＦＥＴＱ６のゲート電極に接続
されている。
電位Ｖｓｓに接続されている。ｎチャネルＭＩＳＦＥＴ
Ｑ２のゲート電極及びドレイン領域と回路の電源電圧Ｖ
ｃｃとの間には抵抗素子Ｒ及びＰチャネルＭＩＳＦＥＴ
ＱＩが直列形態に接続されている。ｎチャネルＭＩＳＦ
ＥＴＱＩのゲート電極はそのドレイン領域に接続される
と共にｐチャネルＭＩＳＦＥＴＱ６のゲート電極に接続
されている。
ＰチャネルＭＩ ５ＦＥＴＱ６のソース領域は回路の電
源電圧Ｖｃｃに接続され、そのドレイン領域はｎチャネ
ルＭＩＳＦＥＴＱ７のドレイン領域に接続されている。
源電圧Ｖｃｃに接続され、そのドレイン領域はｎチャネ
ルＭＩＳＦＥＴＱ７のドレイン領域に接続されている。
ｐチャネルＭＩＳＦＥＴＱ６、ｎチャネルＭＩＳＦＥＴ
Ｑ７の夫々のドレイン領域には遅延回路ＤＬを介在させ
てインバータ回路ＩＮの入力端子に接続されている。
Ｑ７の夫々のドレイン領域には遅延回路ＤＬを介在させ
てインバータ回路ＩＮの入力端子に接続されている。
インバータ回路ＩＮの出力端子は１図示しない次段のイ
ンバータ回路の入力端子に接続されると共に、前記ｐチ
ャネルＭＩＳＦＥＴＱ３のゲート電極に接続されている
。インバータ回路ＩＮの出力信号はタイミング信号φｔ
ｍとされ、図示しないリフレッシュ回路のタイミング発
生回路に入力されるように構成されている。
ンバータ回路の入力端子に接続されると共に、前記ｐチ
ャネルＭＩＳＦＥＴＱ３のゲート電極に接続されている
。インバータ回路ＩＮの出力信号はタイミング信号φｔ
ｍとされ、図示しないリフレッシュ回路のタイミング発
生回路に入力されるように構成されている。
次に、このセルフリフレッシュタイマー回路の動作を簡
単に説明する。
単に説明する。
まず、インバータ回路ＩＮの出力信号がハイレベルにさ
れ、ｐチャネルＭＩＳＦＥＴＱ３がオフ状態のとき、容
量素子Ｃに蓄積された電荷はｎチャネルＭＩ ５ＦＥＴ
Ｑ５を通して放電される。このｎチャネルＭＩＳＦＥＴ
Ｑ５を流れる放電電流量は電流ミラー形態にされたｎチ
ャネルＭＩＳＦＥＴＱ２を流れる電流量に等しい。
れ、ｐチャネルＭＩＳＦＥＴＱ３がオフ状態のとき、容
量素子Ｃに蓄積された電荷はｎチャネルＭＩ ５ＦＥＴ
Ｑ５を通して放電される。このｎチャネルＭＩＳＦＥＴ
Ｑ５を流れる放電電流量は電流ミラー形態にされたｎチ
ャネルＭＩＳＦＥＴＱ２を流れる電流量に等しい。
次に、容量素子Ｃに蓄積された電荷が放電され。
容量素子Ｃの一方の電極側が所定の電位になると、ｎチ
ャネルＭＩＳＦＥＴＱ７がオフ状態となる。
ャネルＭＩＳＦＥＴＱ７がオフ状態となる。
このｎチャネルＭＩＳＦＥＴＱ７がオフ状態になると、
ｐチャネルＭＩＳＦＥＴＱ６を通して電源電圧Ｖｃｃか
ら電流が供給され、遅延回路ＤＬの入力端子側のノード
がハイレベルにされる。この遅延回路ＤＬは入力端子側
のノードの立ち下がり変化のみを遅延して伝達する作用
を有している。このため、遅延回路ＤＬの出力信号でイ
ンバータ回路ＩＮの出力信号は即座にロウレベルにされ
、ｐチャネルＭＩＳＦＥＴＱ３はオン状態とされる。
ｐチャネルＭＩＳＦＥＴＱ６を通して電源電圧Ｖｃｃか
ら電流が供給され、遅延回路ＤＬの入力端子側のノード
がハイレベルにされる。この遅延回路ＤＬは入力端子側
のノードの立ち下がり変化のみを遅延して伝達する作用
を有している。このため、遅延回路ＤＬの出力信号でイ
ンバータ回路ＩＮの出力信号は即座にロウレベルにされ
、ｐチャネルＭＩＳＦＥＴＱ３はオン状態とされる。
これにより、ｐチャネルＭＩＳＦＥＴＱ３、Ｑ４の夫々
を介在させて容量素子Ｃに電荷が蓄積される。
を介在させて容量素子Ｃに電荷が蓄積される。
次に、容量素子Ｃに電荷が蓄積されると、ｎチャネルＭ
ＩＳＦＥＴＱ７がオン状態とされ、遅延回路ＤＬの入力
端子側がロウレベルになる。遅延回路ＤＬは前述のよう
に立ち下がり変化の場合はインバータ回路ＩＮへの出力
信号を遅延させる作用を有している。これにより、所定
時間遅延させてインバータ回路ＩＮによりｐチャネルＭ
ＩＳＦＥＴＱ３をオフ状態にし、容量素子Ｃに蓄積され
た電荷の放電が再開する。
ＩＳＦＥＴＱ７がオン状態とされ、遅延回路ＤＬの入力
端子側がロウレベルになる。遅延回路ＤＬは前述のよう
に立ち下がり変化の場合はインバータ回路ＩＮへの出力
信号を遅延させる作用を有している。これにより、所定
時間遅延させてインバータ回路ＩＮによりｐチャネルＭ
ＩＳＦＥＴＱ３をオフ状態にし、容量素子Ｃに蓄積され
た電荷の放電が再開する。
このように、セルフリフレッシュタイマー回路のタイミ
ング信号φｔｍは、容量素子Ｃに蓄積された電荷の放電
時間でタイマー周期が規定され、このタイマー周期は容
量素子Ｃの容量値と抵抗素子Ｒの抵抗値との関数だけで
規定されている。つまリ、容量素子Ｃの容量値をＣｃ、
抵抗素子Ｒの抵抗値をＲｒの夫々とする場合、タイマー
周期Ｔは次式〈１〉により表わされる。
ング信号φｔｍは、容量素子Ｃに蓄積された電荷の放電
時間でタイマー周期が規定され、このタイマー周期は容
量素子Ｃの容量値と抵抗素子Ｒの抵抗値との関数だけで
規定されている。つまリ、容量素子Ｃの容量値をＣｃ、
抵抗素子Ｒの抵抗値をＲｒの夫々とする場合、タイマー
周期Ｔは次式〈１〉により表わされる。
Ｔ ｏｅ Ｃｃ−Ｒｒ −＜１
）このセルフリフレッシュタイマー回路の容量素子Ｃ１
抵抗素子Ｒの夫々は、第１図（平面図）及び第２図（第
１図の■−■切断線で切った断面図）に示すように構成
されている。
）このセルフリフレッシュタイマー回路の容量素子Ｃ１
抵抗素子Ｒの夫々は、第１図（平面図）及び第２図（第
１図の■−■切断線で切った断面図）に示すように構成
されている。
第１図及び第２図に示すように、セルフリフレッシュタ
イマー回路が内蔵された半導体集積回路装置は単結晶珪
素からなるｐ−型半導体基板１で構成されている。半導
体素子形成領域間において、半導体基板１の主面にはフ
ィールド絶縁膜２が設けられている。
イマー回路が内蔵された半導体集積回路装置は単結晶珪
素からなるｐ−型半導体基板１で構成されている。半導
体素子形成領域間において、半導体基板１の主面にはフ
ィールド絶縁膜２が設けられている。
前記抵抗素子Ｒはフ、・−ルド絶縁膜２上に設けられた
導電膜４で構成されている。この導電膜４は例えばＣＶ
Ｄ法で堆積させた多結晶珪素膜で形成されている。多結
晶珪素膜は、例えば数［ＭΩ］程度の高抵抗値を有する
ように、例えば数［Ωコル数十［ＫΩ］程度の比抵抗値
で構成されている。
導電膜４で構成されている。この導電膜４は例えばＣＶ
Ｄ法で堆積させた多結晶珪素膜で形成されている。多結
晶珪素膜は、例えば数［ＭΩ］程度の高抵抗値を有する
ように、例えば数［Ωコル数十［ＫΩ］程度の比抵抗値
で構成されている。
前記容量素子Ｃは、半導体基板１上に絶縁膜３、導電膜
４の夫々を順次積層した所謂ＭＩＳ容量で構成されてい
る。つまり、導電膜４を一方の電極、絶縁膜３を誘電体
膜、半導体基板１を他方の電極とし、容量素子Ｃを構成
している。この容量素子Ｃは、導電膜４の側壁において
半導体基板１の主面部にｎ゛型半導体領域５が設けられ
ており、ｎチャネルＭＩＳＦＥＴＱと実質的に同一構造
で構成されている。つまり、絶縁膜３はｎチャネルＭＩ
ＳＦＥＴＱのゲート絶縁膜と同一製造工程で形成され、
導電膜４はゲート電極と同一製造工程で形成されている
。絶縁膜３は、ゲート絶縁膜として使用されるので１０
０〜２００［人コ程度の薄い酸化珪素膜で形成されてい
る。導電膜４は前記抵抗素子Ｒの導電膜４と同一製造工
程（同一導電層）で形成されている。ｎ゛型半導体領域
５はｎ型不純物をイオン打込法で半導体基板１の主面部
に導入することによって形成され、このｎ゛型半導体領
域５の夫々には回路の接地電位Ｖｓｓが接続されている
。
４の夫々を順次積層した所謂ＭＩＳ容量で構成されてい
る。つまり、導電膜４を一方の電極、絶縁膜３を誘電体
膜、半導体基板１を他方の電極とし、容量素子Ｃを構成
している。この容量素子Ｃは、導電膜４の側壁において
半導体基板１の主面部にｎ゛型半導体領域５が設けられ
ており、ｎチャネルＭＩＳＦＥＴＱと実質的に同一構造
で構成されている。つまり、絶縁膜３はｎチャネルＭＩ
ＳＦＥＴＱのゲート絶縁膜と同一製造工程で形成され、
導電膜４はゲート電極と同一製造工程で形成されている
。絶縁膜３は、ゲート絶縁膜として使用されるので１０
０〜２００［人コ程度の薄い酸化珪素膜で形成されてい
る。導電膜４は前記抵抗素子Ｒの導電膜４と同一製造工
程（同一導電層）で形成されている。ｎ゛型半導体領域
５はｎ型不純物をイオン打込法で半導体基板１の主面部
に導入することによって形成され、このｎ゛型半導体領
域５の夫々には回路の接地電位Ｖｓｓが接続されている
。
このように構成される容量素子Ｃは絶縁膜３が薄膜で形
成されているのでフリンジング容量が小さい特徴がある
。
成されているのでフリンジング容量が小さい特徴がある
。
なお、図示していないが、ｎチャネルＭＩＳＦＥＴＱは
前記容量素子Ｃの断面構造と実質的に同一構造で構成さ
れている。また、図示していないが、同一の半導体基板
１にはｎ型ウェル領域が設けられており、このｎ型ウェ
ル領域にはｐチャネルＭＩＳＦＥＴＱが設けられている
。
前記容量素子Ｃの断面構造と実質的に同一構造で構成さ
れている。また、図示していないが、同一の半導体基板
１にはｎ型ウェル領域が設けられており、このｎ型ウェ
ル領域にはｐチャネルＭＩＳＦＥＴＱが設けられている
。
前記抵抗素子Ｒを形成する導電膜４は抵抗幅寸法Ｗ、抵
抗長寸法りの夫々で構成されている。この導電膜４はフ
ォトリソグラフィ技術を用いた異方性エツチングによっ
て加工されている。抵抗幅寸法Ｗは抵抗長寸法りに比べ
て充分に小さい寸法で構成されている。この抵抗素子Ｒ
の製造プロセスにおける加工ばらつきは、次式く２〉に
より表わすことができる。
抗長寸法りの夫々で構成されている。この導電膜４はフ
ォトリソグラフィ技術を用いた異方性エツチングによっ
て加工されている。抵抗幅寸法Ｗは抵抗長寸法りに比べ
て充分に小さい寸法で構成されている。この抵抗素子Ｒ
の製造プロセスにおける加工ばらつきは、次式く２〉に
より表わすことができる。
Ｒｃｃｌ／（Ｗ±ΔＷ） ・ ＜２＞ΔＷ
は幅寸法の加工ばらつきによる変化量一方、容量素子Ｃ
の一方の電極（この面積が実質的な容量値を規定する）
を形成する導電膜４は。
は幅寸法の加工ばらつきによる変化量一方、容量素子Ｃ
の一方の電極（この面積が実質的な容量値を規定する）
を形成する導電膜４は。
前述のように抵抗素子Ｒを形成する導電膜４と同一製造
工程で形成され、抵抗素子Ｒを形成する導電膜４と同様
の幅寸法Ｗで形成されている。この容量素子Ｃの製造プ
ロセスにおける加工ばらつきは１幅寸法Ｗに比べて長さ
寸法りが充分に小さい場合（Ｗ＜＜Ｌ）、次式く３〉に
より表わすことができる。
工程で形成され、抵抗素子Ｒを形成する導電膜４と同様
の幅寸法Ｗで形成されている。この容量素子Ｃの製造プ
ロセスにおける加工ばらつきは１幅寸法Ｗに比べて長さ
寸法りが充分に小さい場合（Ｗ＜＜Ｌ）、次式く３〉に
より表わすことができる。
ｃ ｃｃ （ｗ±ΔＷ）
−（３）つまり、抵抗素子Ｒ１容量素子Ｃの夫々は同
一導電層でかつ同一幅寸法で形成することにより、抵抗
素子Ｒの加工ばらつきは容量素子Ｃの加工ばらつきに反
比例するように構成されている。すなわち、前記〈１〉
式に前記く２〉式及びく３〉式を代入することによって
、タイマー周期Ｔは次式く４〉として表わされ、加工ば
らつきによるタイマー周期の変動がなくなる。
−（３）つまり、抵抗素子Ｒ１容量素子Ｃの夫々は同
一導電層でかつ同一幅寸法で形成することにより、抵抗
素子Ｒの加工ばらつきは容量素子Ｃの加工ばらつきに反
比例するように構成されている。すなわち、前記〈１〉
式に前記く２〉式及びく３〉式を代入することによって
、タイマー周期Ｔは次式く４〉として表わされ、加工ば
らつきによるタイマー周期の変動がなくなる。
Ｔ 伏 １ ・・・
く４〉このように、抵抗素子Ｒ及び容量素子Ｃを有する
セルフリフレッシュタイマー回路において、前記抵抗素
子Ｒ１容量素子Ｃの容量値を決定する−方の電極の夫々
を同一層の導電膜４で構成し、この抵抗素子Ｒを形成す
る導電膜４の幅寸法Ｗと前記容量素子Ｃの一方の電極を
形成する導電膜４の幅寸法Ｗとを実質的に同一寸法で構
成することにより、前記抵抗素子Ｒを形成する導電膜４
の幅寸法Ｗ、容量素子Ｃの一方の電極を形成する導電膜
４の幅寸法Ｗの夫々は製造プロセスにおける変化量を等
しくすることができるので、抵抗素子Ｒ１容量素子Ｃの
夫々の加工ばらつきを低減することができる（加工寸法
の製造プロセスによる依存性を低減することができる）
。この結果、前記抵抗素子Ｒの抵抗値、容量素子Ｃの容
量値の夫々が相対的に変化量を相殺するように変化する
ので、セルフリフレッシュタイマー回路においてはタイ
マー周期Ｔのばらつきを低減し、精度を向上することが
できる。
く４〉このように、抵抗素子Ｒ及び容量素子Ｃを有する
セルフリフレッシュタイマー回路において、前記抵抗素
子Ｒ１容量素子Ｃの容量値を決定する−方の電極の夫々
を同一層の導電膜４で構成し、この抵抗素子Ｒを形成す
る導電膜４の幅寸法Ｗと前記容量素子Ｃの一方の電極を
形成する導電膜４の幅寸法Ｗとを実質的に同一寸法で構
成することにより、前記抵抗素子Ｒを形成する導電膜４
の幅寸法Ｗ、容量素子Ｃの一方の電極を形成する導電膜
４の幅寸法Ｗの夫々は製造プロセスにおける変化量を等
しくすることができるので、抵抗素子Ｒ１容量素子Ｃの
夫々の加工ばらつきを低減することができる（加工寸法
の製造プロセスによる依存性を低減することができる）
。この結果、前記抵抗素子Ｒの抵抗値、容量素子Ｃの容
量値の夫々が相対的に変化量を相殺するように変化する
ので、セルフリフレッシュタイマー回路においてはタイ
マー周期Ｔのばらつきを低減し、精度を向上することが
できる。
また、抵抗素子Ｒ１容量素子Ｃの一方の電極の夫々を形
成する導電膜４はｎチャネルＭＩＳＦＥＴＱ、ｐチャネ
ルＭＩＳＦＥＴＱの夫々のゲート電極と同一製造工程で
形成することができる。
成する導電膜４はｎチャネルＭＩＳＦＥＴＱ、ｐチャネ
ルＭＩＳＦＥＴＱの夫々のゲート電極と同一製造工程で
形成することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、本発明は、擬似ＳＲＡＭ以外のタイマー回路が
内蔵された半導体集積回路装置、又タイマー回路に限定
されず抵抗素子及び容量素子を有する半導体集積回路装
置に広く適用することができる。
内蔵された半導体集積回路装置、又タイマー回路に限定
されず抵抗素子及び容量素子を有する半導体集積回路装
置に広く適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
半導体集積回路装置に内蔵されたタイマー回路の精度を
向上することができる。
向上することができる。
第１図は、本発明の一実施例である擬似ＳＲＡＭを有す
る半導体集積回路装置に内蔵されたセルフリフレッシュ
タイマー回路の要部を示す平面図、第２図は、前記第１
図の■−■切断線で切った断面図、 第３図は、前記セルフリフレッシュタイマー回路の等価
回路図である。 図中、１・・・半導体基板、３・・・絶縁膜、４・・・
導電膜、Ｒ・・・抵抗素子、Ｃ・・・容量素子、Ｑ・・
・ＭＩＳＦＥＴ、ＩＮ・・・インバータ回路、ＤＬ・・
・遅延回路である。
る半導体集積回路装置に内蔵されたセルフリフレッシュ
タイマー回路の要部を示す平面図、第２図は、前記第１
図の■−■切断線で切った断面図、 第３図は、前記セルフリフレッシュタイマー回路の等価
回路図である。 図中、１・・・半導体基板、３・・・絶縁膜、４・・・
導電膜、Ｒ・・・抵抗素子、Ｃ・・・容量素子、Ｑ・・
・ＭＩＳＦＥＴ、ＩＮ・・・インバータ回路、ＤＬ・・
・遅延回路である。
Claims (1)
- 【特許請求の範囲】 １、抵抗素子及び容量素子を有する半導体集積回路装置
において、前記抵抗素子、容量素子の容量値を決定する
一方の電極の夫々を同一層の珪素膜で構成し、該抵抗素
子を形成する珪素膜の幅寸法と前記容量素子の一方の電
極を形成する珪素膜の幅寸法とを実質的に同一寸法で構
成したことを特徴とする半導体集積回路装置。 ２、前記抵抗素子を形成する珪素膜の長さ寸法、前記容
量素子を形成する一方の電極を形成する珪素膜の長さ寸
法の夫々は、夫々の幅寸法に比べて充分に長く構成され
ていることを特徴とする特許請求の範囲第１項に記載の
半導体集積回路装置。 ３、前記抵抗素子及び容量素子はタイマー回路を構成し
ていることを特徴とする特許請求の範囲第１項又は第２
項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228791A JPH0278266A (ja) | 1988-09-14 | 1988-09-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228791A JPH0278266A (ja) | 1988-09-14 | 1988-09-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0278266A true JPH0278266A (ja) | 1990-03-19 |
Family
ID=16881909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63228791A Pending JPH0278266A (ja) | 1988-09-14 | 1988-09-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0278266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418385A (en) * | 1992-11-11 | 1995-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor devices using potential wells or resistive elements as delay elements and apparatus for forming such devices |
-
1988
- 1988-09-14 JP JP63228791A patent/JPH0278266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418385A (en) * | 1992-11-11 | 1995-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor devices using potential wells or resistive elements as delay elements and apparatus for forming such devices |
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