JPH027718A - 高速位相同期電流低下及びクランプ回路を具備する位相同期ループ回路 - Google Patents
高速位相同期電流低下及びクランプ回路を具備する位相同期ループ回路Info
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- JPH027718A JPH027718A JP1025615A JP2561589A JPH027718A JP H027718 A JPH027718 A JP H027718A JP 1025615 A JP1025615 A JP 1025615A JP 2561589 A JP2561589 A JP 2561589A JP H027718 A JPH027718 A JP H027718A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、位相ロックループ(PLL)回路に関するも
のであり、さらに具体的には、PLLの電圧制御発振器
(V C O)のロックアツプ範囲(fock up
range)をPLLがはずれる時に、高速ロック
アツプ条件の期間に電流を減少させるための手段に関係
している。
のであり、さらに具体的には、PLLの電圧制御発振器
(V C O)のロックアツプ範囲(fock up
range)をPLLがはずれる時に、高速ロック
アツプ条件の期間に電流を減少させるための手段に関係
している。
PLLシステムにおいては、入力信号を取得するために
ロックアツプ(fock up)・時間をスピードア
ップすることがしばしば望まれるでいる。高速ロックア
ツプを与えることのもっとも共通の方法の1つはP L
Lが位相同期状態からはずれている時にループフィル
タ充電電流を増加させることである。しかしながら、も
しも入力信号がVCO (電圧制御発振器)のロックア
ツプ範囲をはずれる場合には、すべてではないがいくつ
かの通常のPLLの位相検出器(phase det
e c t o r)は制御電圧をすべての方法でその
位相同期範囲の1つの端部へ引き込み、かつ高い充電電
流がループフィルタを入力信号とVCO出力との間の周
波数差を有するビート音周波数で充電しつつづけること
であろう。
ロックアツプ(fock up)・時間をスピードア
ップすることがしばしば望まれるでいる。高速ロックア
ツプを与えることのもっとも共通の方法の1つはP L
Lが位相同期状態からはずれている時にループフィル
タ充電電流を増加させることである。しかしながら、も
しも入力信号がVCO (電圧制御発振器)のロックア
ツプ範囲をはずれる場合には、すべてではないがいくつ
かの通常のPLLの位相検出器(phase det
e c t o r)は制御電圧をすべての方法でその
位相同期範囲の1つの端部へ引き込み、かつ高い充電電
流がループフィルタを入力信号とVCO出力との間の周
波数差を有するビート音周波数で充電しつつづけること
であろう。
バッテリー動作する装置においては、このことは望まし
くない電流ドレイン(drain)を示し、かつ無線受
信器においては、パルス的な(puffsating)
電流は望ましくない共通のインピーダンスを通してオー
ディオ(音声)回路へ結合されうる。
くない電流ドレイン(drain)を示し、かつ無線受
信器においては、パルス的な(puffsating)
電流は望ましくない共通のインピーダンスを通してオー
ディオ(音声)回路へ結合されうる。
ここで、PLLがロックアツプ(I!ock up)
範囲のどちらの端にいる時にも高速位相同期(42 o
c k)電流ドレイン(d r a i n)を減少
させるための手段に対する必要性が存在している。
範囲のどちらの端にいる時にも高速位相同期(42 o
c k)電流ドレイン(d r a i n)を減少
させるための手段に対する必要性が存在している。
発明の要約
従って改良されたPLLを提供することを本発明の目的
の一つである。
の一つである。
本発明の別の目的の1つは、PLLが同期保持の範囲(
j!ock range)からはずれている時に充電
電流を減少させるための手段を提供することである。
j!ock range)からはずれている時に充電
電流を減少させるための手段を提供することである。
上述の目的及び他の目的に従って、回路の出力へ所定の
大きさの電流を発生源とするための制御信号の選択的な
ものに対して応答する第1の制御された電流源を含み、
回路の出力から所定の大きさの電流を吸収源とするため
の制御信号の他の選択的なものに対して応答する第2の
制御された電流源を含み、かつ回路の出力における電圧
ポテンシャルが各々、所定の値よりも大きいか或いは小
さくなる時には必ずいつでも前記第1及び、第2の電流
源を各々不可能回路化するための不可能化回路を含み、
そこに印加される交番制御電流に応答し、出力において
、交互に電流を発生及び吸収する回路を具えるPLLが
提供されている。
大きさの電流を発生源とするための制御信号の選択的な
ものに対して応答する第1の制御された電流源を含み、
回路の出力から所定の大きさの電流を吸収源とするため
の制御信号の他の選択的なものに対して応答する第2の
制御された電流源を含み、かつ回路の出力における電圧
ポテンシャルが各々、所定の値よりも大きいか或いは小
さくなる時には必ずいつでも前記第1及び、第2の電流
源を各々不可能回路化するための不可能化回路を含み、
そこに印加される交番制御電流に応答し、出力において
、交互に電流を発生及び吸収する回路を具えるPLLが
提供されている。
発明の概要
回路の出力へ所定の大きさの電流を発生するために、制
御信号の選択的なものへ応答する第1の制御された電流
源を含み、回路の出力から所定の大きさの電流を吸収す
るために,制御信号の他の選択的なものへ応答する第2
の制御された電流源を含み、かつ回路の出力における電
圧ポテンシャルがそれぞれ、所定の値よりも大きいか、
小さくなる時にはいつでも、前記第1及び第2制御され
た電流源をそれぞれ不可能回路化するための不可能回路
を含み、それに印加される制御電流に応答して交互に電
流を発生し、かつ吸収する回路が開示されている。
御信号の選択的なものへ応答する第1の制御された電流
源を含み、回路の出力から所定の大きさの電流を吸収す
るために,制御信号の他の選択的なものへ応答する第2
の制御された電流源を含み、かつ回路の出力における電
圧ポテンシャルがそれぞれ、所定の値よりも大きいか、
小さくなる時にはいつでも、前記第1及び第2制御され
た電流源をそれぞれ不可能回路化するための不可能回路
を含み、それに印加される制御電流に応答して交互に電
流を発生し、かつ吸収する回路が開示されている。
望ましい実施例の詳細説明
第1図に目を向けると、従来技術としてのPLLシステ
ム10の簡単化された概要図が示されている。PLLl
0は米国特許筒4,377.728号において詳しく述
べられている。PLLl0は、端子14において信号入
力を受信し、かつ電圧制御発振器(VCO)16の出力
周波数が信号入力の周波数と異なる場合にはいつでも、
エラー(誤差)ビート音信号を発生する位相検出器12
を含んでいる。
ム10の簡単化された概要図が示されている。PLLl
0は米国特許筒4,377.728号において詳しく述
べられている。PLLl0は、端子14において信号入
力を受信し、かつ電圧制御発振器(VCO)16の出力
周波数が信号入力の周波数と異なる場合にはいつでも、
エラー(誤差)ビート音信号を発生する位相検出器12
を含んでいる。
エラー(誤差)信号はゲート18を通して直列に結合さ
れた抵抗20及びキャパシタ22からなる低域通過(ロ
ーパス)フィルタに結合されている。直流(dc)制御
電圧は、誤差(e r r o r)信号から差引かれ
かつ出力24において与えられる発振器の出力周波数r
outを変化させる■C016の入力へ印加されている
。Nが任意の正の数であってもよい、1/N割り算回路
26は位相検出器12の第2の入力へ印加される以前に
■C016の出力周波数を分割するように含まれるであ
ろう。位相(I)及び直角関連位相・(Q)において、
入力信号から導き出された信号は、その出力がゲート1
8の動作を制御するベースバンド周波数弁別器32の入
力28及び30へ印加されている。
れた抵抗20及びキャパシタ22からなる低域通過(ロ
ーパス)フィルタに結合されている。直流(dc)制御
電圧は、誤差(e r r o r)信号から差引かれ
かつ出力24において与えられる発振器の出力周波数r
outを変化させる■C016の入力へ印加されている
。Nが任意の正の数であってもよい、1/N割り算回路
26は位相検出器12の第2の入力へ印加される以前に
■C016の出力周波数を分割するように含まれるであ
ろう。位相(I)及び直角関連位相・(Q)において、
入力信号から導き出された信号は、その出力がゲート1
8の動作を制御するベースバンド周波数弁別器32の入
力28及び30へ印加されている。
PLLl0が、信号入力、即ち、AMステレオ受信器の
IFステレオ複合信号の周波数に(位相同期ロック)さ
れるときにはいつでも、ゲート回路18はベースバンド
周波数弁別器32によって専用回路化されている。この
ことは、位相検出器12の出力が、抵抗20及びキャパ
シタ22からなる低域通3A(ローパス)フィルタへ直
接的に結合されるということを可能にする。ここで直流
(dc)制御電圧は、よく理解されるように、PLL1
0を入力信号へ位相同期化(phase 1hcke
d)することを維持するためにVCOI6の入力へ供給
されている。VCOの周波数が入力する(incomi
ng)ステレオ入力信号に充分に近づいて同調されてい
ない時には、PLL10は周期保持範囲からはずれるこ
とになるであろう。ごの条件において、同相及び直角位
相のビート音が発生され、かつVCo 16の高速な周
波数引き込み(pupil−in)過程を与えるべくゲ
ート18への制御信号を供給するベースバンド周波数弁
別器32へ供給されることになる。高速な周波数引込み
過程(p u E l i n)及び位相同期過程(
10cking)は単一の極性の電流によって生ずる。
IFステレオ複合信号の周波数に(位相同期ロック)さ
れるときにはいつでも、ゲート回路18はベースバンド
周波数弁別器32によって専用回路化されている。この
ことは、位相検出器12の出力が、抵抗20及びキャパ
シタ22からなる低域通3A(ローパス)フィルタへ直
接的に結合されるということを可能にする。ここで直流
(dc)制御電圧は、よく理解されるように、PLL1
0を入力信号へ位相同期化(phase 1hcke
d)することを維持するためにVCOI6の入力へ供給
されている。VCOの周波数が入力する(incomi
ng)ステレオ入力信号に充分に近づいて同調されてい
ない時には、PLL10は周期保持範囲からはずれるこ
とになるであろう。ごの条件において、同相及び直角位
相のビート音が発生され、かつVCo 16の高速な周
波数引き込み(pupil−in)過程を与えるべくゲ
ート18への制御信号を供給するベースバンド周波数弁
別器32へ供給されることになる。高速な周波数引込み
過程(p u E l i n)及び位相同期過程(
10cking)は単一の極性の電流によって生ずる。
ここでこの電流は高速な各位相同期(jl! o c
k)の期間中にキャパシタ22を充電するか或いは放電
するためにゲートから供給されている。従って、ベース
バンド周波数弁別器32は正しい出力信号を発生しかつ
ゲート18を介して同じ信号を適用することによって、
位相同期過程(phase Aock)を獲得するた
めにどちらの方向にVCO周波数を引き込むかを決定す
ることになる。このゆえに、高速の位相間!tII(6
ock)条件の期間中、位相検出器における電流は適当
なる半サイクルの期間にわたって増加されている。いっ
たんVCO<電圧制御発振器)がロックアツプが生ずる
周波数に到達したならば、ビート音は消滅し、かつゲー
ト18は再び専用回路化されることになる。上述の動作
の詳細な説明に対しては、前述の米国特許筒4,377
.728号が参考文献となされるべきであり、その教示
する所のものは、ここにおいて参考 のために組入れら
れている。
k)の期間中にキャパシタ22を充電するか或いは放電
するためにゲートから供給されている。従って、ベース
バンド周波数弁別器32は正しい出力信号を発生しかつ
ゲート18を介して同じ信号を適用することによって、
位相同期過程(phase Aock)を獲得するた
めにどちらの方向にVCO周波数を引き込むかを決定す
ることになる。このゆえに、高速の位相間!tII(6
ock)条件の期間中、位相検出器における電流は適当
なる半サイクルの期間にわたって増加されている。いっ
たんVCO<電圧制御発振器)がロックアツプが生ずる
周波数に到達したならば、ビート音は消滅し、かつゲー
ト18は再び専用回路化されることになる。上述の動作
の詳細な説明に対しては、前述の米国特許筒4,377
.728号が参考文献となされるべきであり、その教示
する所のものは、ここにおいて参考 のために組入れら
れている。
ここで残りの図面を参照するに、第2図においては、高
速な位相同期(jl! o c k)電流、を与えるた
めの改良されたPLL40が示されている。
速な位相同期(jl! o c k)電流、を与えるた
めの改良されたPLL40が示されている。
第1図の各部分(components)に同様に対応
する第2図及び第3図の各部分は同一の参照番号によっ
て表示されている。図示されたように、PLL40の位
相検出器12の出力は直接的に低域通過(ローパス)フ
ィルタへ結合され、かつVCO16の制御人力へ結合さ
れている。PLL40は、位相検出器12と並列に、高
速な位相同期過程(#ock−in)のための電流を供
給することになる。この実施例において、電流供給源(
s o u r c e) 48或いは電流吸収源(s
ink)50は、いずれも、ベースバンド弁別器32の
出力に結合され、同期(ff o c k)を取得する
ために電圧制御発振器(VCO)を適当な方向に引き込
むゲート回路46によりターン・オンされるであろう。
する第2図及び第3図の各部分は同一の参照番号によっ
て表示されている。図示されたように、PLL40の位
相検出器12の出力は直接的に低域通過(ローパス)フ
ィルタへ結合され、かつVCO16の制御人力へ結合さ
れている。PLL40は、位相検出器12と並列に、高
速な位相同期過程(#ock−in)のための電流を供
給することになる。この実施例において、電流供給源(
s o u r c e) 48或いは電流吸収源(s
ink)50は、いずれも、ベースバンド弁別器32の
出力に結合され、同期(ff o c k)を取得する
ために電圧制御発振器(VCO)を適当な方向に引き込
むゲート回路46によりターン・オンされるであろう。
直列に接続された電流源48及び50の間の相互接続は
、後で説明されるように、キャパシタ22の高速充放電
を与えるように端子Aにおいて低域通過フィルタに接続
される。
、後で説明されるように、キャパシタ22の高速充放電
を与えるように端子Aにおいて低域通過フィルタに接続
される。
クランプ用トランジスタ42及び44は、VCOの作範
囲内においてVCO16への供給される制御電圧を保持
するためにPLLが位相同期状態からはずれる時、端子
Aにおいて制御電圧が変動すること(excursio
n)を制御するために用いられている。このことはキャ
パシタ22が有用なる制御範囲の外へ充放電されること
を防止している。このゆえに、キャパシタ22及び抵抗
20を隔てた端子間に発生された電圧が、■□のV[l
Eよりも低く降下するやいなやすぐに、トランジスタ4
2はターン・オンし、VCO16の入力への電圧を■□
−■、へ制限することになる。さらにまた、端子Aにお
ける電圧がVH2よりも高く、■、たけ増加する時、ト
ランジスタ44は・ターン・オンされて、端子Aをこの
電位(ポテンシャル)にクランプすることになる。従っ
て、VCOI6はその制御可能な範囲内に維持されるこ
とになる。
囲内においてVCO16への供給される制御電圧を保持
するためにPLLが位相同期状態からはずれる時、端子
Aにおいて制御電圧が変動すること(excursio
n)を制御するために用いられている。このことはキャ
パシタ22が有用なる制御範囲の外へ充放電されること
を防止している。このゆえに、キャパシタ22及び抵抗
20を隔てた端子間に発生された電圧が、■□のV[l
Eよりも低く降下するやいなやすぐに、トランジスタ4
2はターン・オンし、VCO16の入力への電圧を■□
−■、へ制限することになる。さらにまた、端子Aにお
ける電圧がVH2よりも高く、■、たけ増加する時、ト
ランジスタ44は・ターン・オンされて、端子Aをこの
電位(ポテンシャル)にクランプすることになる。従っ
て、VCOI6はその制御可能な範囲内に維持されるこ
とになる。
高速位相同期(J o c k)電流はベースバンド周
波数弁別器32によって制御されている。ゲート回路4
6を介したベースバンド周波数弁別器32は、プルアッ
プ電流源48或いはまたプルダウン電流源50のいずれ
もビート音パルスレートでターン・オンし、直角位相信
号と同相(in phase)の或いは非同相(ou
t of phase)のいずれもの矩形波の電流
を発生している。
波数弁別器32によって制御されている。ゲート回路4
6を介したベースバンド周波数弁別器32は、プルアッ
プ電流源48或いはまたプルダウン電流源50のいずれ
もビート音パルスレートでターン・オンし、直角位相信
号と同相(in phase)の或いは非同相(ou
t of phase)のいずれもの矩形波の電流
を発生している。
位相検出器への入力(incoming)信号がVCO
16の制御範囲外の周波数をもつものである場合には、
望ましくない効果が生ずることになる。クランプ用トラ
ンジスタのうちの1つがターン・オンされる点まで電圧
は駆動されるであろう。特定のクランプ用トランジスタ
は、同期保持範囲(ロックレンジ)外の条件が存在する
限りの間は、高速な位相間w1(2ock)回路によっ
て供給されるほとんどすべての電流を導通するであろう
。この消費された電流は、もしも回路がバ、7テリーを
電源としている場合には非常に望ましくないものである
。そしてまた、(電流が振動するという性質から)共通
のインピーダンスを通して他の回路へ結合するという可
能性も持っている。
16の制御範囲外の周波数をもつものである場合には、
望ましくない効果が生ずることになる。クランプ用トラ
ンジスタのうちの1つがターン・オンされる点まで電圧
は駆動されるであろう。特定のクランプ用トランジスタ
は、同期保持範囲(ロックレンジ)外の条件が存在する
限りの間は、高速な位相間w1(2ock)回路によっ
て供給されるほとんどすべての電流を導通するであろう
。この消費された電流は、もしも回路がバ、7テリーを
電源としている場合には非常に望ましくないものである
。そしてまた、(電流が振動するという性質から)共通
のインピーダンスを通して他の回路へ結合するという可
能性も持っている。
無線装置においては、このことは音声出力において聞こ
える可聴(オーディオ)音を結果として生ずることにな
りうるであろう。
える可聴(オーディオ)音を結果として生ずることにな
りうるであろう。
本発明の第3図の回路において示されるように、クラン
プ用トランジスタ42及び44は、VC016への制御
電圧がクランプ用トランジスタのうちの1つをターン・
オンするときにはいつでも、電流源48か或いは電流吸
収源50によって供給された高速位相同期(ff o
c k)電流の振幅を減少するために用いられることに
なる。図示されたように、トランジスタ42のコレクタ
とトランジスタ44のコレクタは電流振幅制御回路47
へ結合されている。制御回路47は、前述の如べ、電流
源48もしくは50のうちの1つをターン・オンするべ
く、ゲート回路46からゲート制御信号を端子B及びC
において受信するための入力を持っている。
プ用トランジスタ42及び44は、VC016への制御
電圧がクランプ用トランジスタのうちの1つをターン・
オンするときにはいつでも、電流源48か或いは電流吸
収源50によって供給された高速位相同期(ff o
c k)電流の振幅を減少するために用いられることに
なる。図示されたように、トランジスタ42のコレクタ
とトランジスタ44のコレクタは電流振幅制御回路47
へ結合されている。制御回路47は、前述の如べ、電流
源48もしくは50のうちの1つをターン・オンするべ
く、ゲート回路46からゲート制御信号を端子B及びC
において受信するための入力を持っている。
動作において、端子Aにおける制御電圧がVRIよりも
低くダイオード電圧だけ降下するにつれて、クランプ用
トランジスタ42は電流吸収源50によって発生された
高速位相同期(/! o c k)電流を減少させるべ
くターン・オンすることになる。
低くダイオード電圧だけ降下するにつれて、クランプ用
トランジスタ42は電流吸収源50によって発生された
高速位相同期(/! o c k)電流を減少させるべ
くターン・オンすることになる。
同様に、端子Aにおいて現われるVC016への制御電
圧がVRZよりも高くダイオード電圧だけ高くなる場合
には、トランジスタ44は電流源48によって供給され
る高速位相同期(4o c k)電流を減少させるべく
ターン・オンされることになる。
圧がVRZよりも高くダイオード電圧だけ高くなる場合
には、トランジスタ44は電流源48によって供給され
る高速位相同期(4o c k)電流を減少させるべく
ターン・オンされることになる。
ここで第4図を参照するに、本発明の高速口・7り電流
及びクランプ回路60が詳細に示されている。クランプ
用トランジスタ42及び44は、それらの各々のエミッ
タをバッファトランジスタ640ヘースへ結合させ、か
つ入力端子62へ結合されている。そして、その入力端
子62は位相検出器12の出力から生し、前述の如く同
様にVCO制御電圧のクランプを与えている。この実施
例において、2つのクランプ用トランジスタのそれぞれ
のベースは、端子45において電気的に共通の参照(基
準)電位(ポテンシャル)に結合されている。エミッタ
・ホロワバッファトランジスタ64はそのエミッタにお
いてVCO16への制御電圧を供給している。それは端
子66において■C016へ結合されていて、一方動作
電位(ポテンシャル)■oが供給されている電源供給導
線68へトランジスタ64のコレクタは結合されている
。そのエミッタを電源供給導線68へ結合させているマ
ルチコレクタトランジスタ70は、そのベース及び1つ
のコレクタがクランプ用トランジスタ42のコレクタに
互いに接続されているカレントミラーとして機能してい
る。回路60の出力は、端子Aにおいて与えられ、抵抗
20の1つの端子に接続され、抵抗20の他の端子は端
子74においてキャパシタ22へ接続されている。
及びクランプ回路60が詳細に示されている。クランプ
用トランジスタ42及び44は、それらの各々のエミッ
タをバッファトランジスタ640ヘースへ結合させ、か
つ入力端子62へ結合されている。そして、その入力端
子62は位相検出器12の出力から生し、前述の如く同
様にVCO制御電圧のクランプを与えている。この実施
例において、2つのクランプ用トランジスタのそれぞれ
のベースは、端子45において電気的に共通の参照(基
準)電位(ポテンシャル)に結合されている。エミッタ
・ホロワバッファトランジスタ64はそのエミッタにお
いてVCO16への制御電圧を供給している。それは端
子66において■C016へ結合されていて、一方動作
電位(ポテンシャル)■oが供給されている電源供給導
線68へトランジスタ64のコレクタは結合されている
。そのエミッタを電源供給導線68へ結合させているマ
ルチコレクタトランジスタ70は、そのベース及び1つ
のコレクタがクランプ用トランジスタ42のコレクタに
互いに接続されているカレントミラーとして機能してい
る。回路60の出力は、端子Aにおいて与えられ、抵抗
20の1つの端子に接続され、抵抗20の他の端子は端
子74においてキャパシタ22へ接続されている。
プルアップ制御された電流源48は、1対のカレントミ
ラー回路76及び78によって実現されていて、一方、
プルダウン制御された電流源50は、カレントミラー回
路76に実質的に同等の単一のカレントミラー回路80
によって実現されている。カレントミラー回路76.7
8及び80は一般的に当業技術者にはよく理解されてい
る。カレントミラー回路76はトランジスタ82及び8
4から構成されていて、その2つのベースは互いに電気
的に共通にトランジスタ90のエミッタに接続されてい
る。トランジスタ82及び84の2つのエミッタはそれ
ぞれ抵抗86及び88を介して、接地参照(基準)電位
(ポテンシャル)へ供給された第2の電源供給導線へ接
続されている。
ラー回路76及び78によって実現されていて、一方、
プルダウン制御された電流源50は、カレントミラー回
路76に実質的に同等の単一のカレントミラー回路80
によって実現されている。カレントミラー回路76.7
8及び80は一般的に当業技術者にはよく理解されてい
る。カレントミラー回路76はトランジスタ82及び8
4から構成されていて、その2つのベースは互いに電気
的に共通にトランジスタ90のエミッタに接続されてい
る。トランジスタ82及び84の2つのエミッタはそれ
ぞれ抵抗86及び88を介して、接地参照(基準)電位
(ポテンシャル)へ供給された第2の電源供給導線へ接
続されている。
トランジスタ82のコレクタはトランジスタ90のベー
スへ接続されていて、トランジスタ90のコレクタばV
ccへ接続されている。容易にわかるように、トラン
ジスタ82のコレクタは直接的にそのベースへダイオー
ドを形成するべく接続されていてもよい。もっとも、ト
ランジスタ90のベース−エミッタを介した現在の接続
方法も同様の機能を与えてはいる。カレントミラー回路
7Gの出力はトランジスタ84のコレクタにおいて与え
られていて、かつトランジスタ92のコレクタにおいて
、カレントミラー回路78の入力へ結合されている。ト
ランジスタ92のベースはトランジスタ94のベースに
接続されていて、これら2つのトランジスタ92.94
のエミッタは電源供給導線68に結合されている。電流
源48の出力はトランジスタ94のコレクタに接続され
ていて、かつ端子Aに結合されている。そのベース・エ
ミッタを、トランジスタ92のベースとコレクタとの間
に結合させ、そのコレクタを接地電位(ポテンシャル)
に結合させているトランジスタ96は、容易に理解され
るように、ベース電流補償(c。
スへ接続されていて、トランジスタ90のコレクタばV
ccへ接続されている。容易にわかるように、トラン
ジスタ82のコレクタは直接的にそのベースへダイオー
ドを形成するべく接続されていてもよい。もっとも、ト
ランジスタ90のベース−エミッタを介した現在の接続
方法も同様の機能を与えてはいる。カレントミラー回路
7Gの出力はトランジスタ84のコレクタにおいて与え
られていて、かつトランジスタ92のコレクタにおいて
、カレントミラー回路78の入力へ結合されている。ト
ランジスタ92のベースはトランジスタ94のベースに
接続されていて、これら2つのトランジスタ92.94
のエミッタは電源供給導線68に結合されている。電流
源48の出力はトランジスタ94のコレクタに接続され
ていて、かつ端子Aに結合されている。そのベース・エ
ミッタを、トランジスタ92のベースとコレクタとの間
に結合させ、そのコレクタを接地電位(ポテンシャル)
に結合させているトランジスタ96は、容易に理解され
るように、ベース電流補償(c。
mpensation)を与えるようにトランジスタ9
0と同様に機能している。カレントミラー回路80はカ
レントミラー回路76にも同等であり、乙かも、抵抗1
02及び104を介してそれぞれ接地参照(基準)電位
及びベース補償斗うンジスタ106に結合された共通に
接続されたベース及びエミッタを有するトランジスタ9
8及び100を含んでいる。カレントミラー回路80の
出力はトランジスタ100のコレクタにおいて取り出さ
れており、かつ端子Aへ結合されている。カレントミラ
ー回路76及び80の入力(トランジスタ82及び98
のコレクタ)は制御ライン110及び114を介して端
子108及び112へ結合されている。第3図において
図示されているように、これらの入力参照電流はゲート
回路46から供給されている。
0と同様に機能している。カレントミラー回路80はカ
レントミラー回路76にも同等であり、乙かも、抵抗1
02及び104を介してそれぞれ接地参照(基準)電位
及びベース補償斗うンジスタ106に結合された共通に
接続されたベース及びエミッタを有するトランジスタ9
8及び100を含んでいる。カレントミラー回路80の
出力はトランジスタ100のコレクタにおいて取り出さ
れており、かつ端子Aへ結合されている。カレントミラ
ー回路76及び80の入力(トランジスタ82及び98
のコレクタ)は制御ライン110及び114を介して端
子108及び112へ結合されている。第3図において
図示されているように、これらの入力参照電流はゲート
回路46から供給されている。
電流ミラー回路76及び80は各々制御トランジスタ1
16及び120の導通状態によって可能化されるか或い
は使用禁止されている。そのベースをクランプ用トラン
ジスタ44のコレクタへ結合させ、そのコレクターエミ
・ツク導電通路を制御゛ライン110と接地(grou
nd)ラインとの間に結合させたトランジスタ116は
、抵抗118を介して適宜にバイアスされたトランジス
タ44の動作によって制御されている。同様にトランジ
スタ120は、トランジスタのベースと、抵抗122を
介して接地参照電位に結合されるトランジスタ70の第
2コレクタを経てトランジスタ42の導通に従ってバイ
アスされる。トランジスタ120のコレクターエミッタ
導電通路(バス)は制御ライン114と接地参照電位(
ポテンシャル)との間に結合されている。
16及び120の導通状態によって可能化されるか或い
は使用禁止されている。そのベースをクランプ用トラン
ジスタ44のコレクタへ結合させ、そのコレクターエミ
・ツク導電通路を制御゛ライン110と接地(grou
nd)ラインとの間に結合させたトランジスタ116は
、抵抗118を介して適宜にバイアスされたトランジス
タ44の動作によって制御されている。同様にトランジ
スタ120は、トランジスタのベースと、抵抗122を
介して接地参照電位に結合されるトランジスタ70の第
2コレクタを経てトランジスタ42の導通に従ってバイ
アスされる。トランジスタ120のコレクターエミッタ
導電通路(バス)は制御ライン114と接地参照電位(
ポテンシャル)との間に結合されている。
回路60は、ベースバンド周波数弁別器32及びゲート
回路46によって、PLL40が位相同期(l o c
k)過程からはずれる場合にはいっでも、高速位相同
期(f o c k)電流を与えるように制御されてい
る。後述されるように、位相同期(f o c k)か
らはずれる場合にはプルアップ電流源48も或いはプル
ダウン電流源50もいずれもビート音パルスレートで、
ベースバンド周波数弁別器32によって、直角位相信号
に対して同相か或いは非同相(out of)のいず
れも矩形波の電流を発生するためにターン・オンされて
いる。高速位相同期H! o c k)回路60が可能
回路となる場合には、ゲート回路46を介したベースバ
ンド周波数弁別器32は参照(reference)電
流パルスを2つの制御ライン110或いは114のうち
の1つの上において、電流源48或いは50の一方或い
は他方を順番に可能化するために供給している。
回路46によって、PLL40が位相同期(l o c
k)過程からはずれる場合にはいっでも、高速位相同
期(f o c k)電流を与えるように制御されてい
る。後述されるように、位相同期(f o c k)か
らはずれる場合にはプルアップ電流源48も或いはプル
ダウン電流源50もいずれもビート音パルスレートで、
ベースバンド周波数弁別器32によって、直角位相信号
に対して同相か或いは非同相(out of)のいず
れも矩形波の電流を発生するためにターン・オンされて
いる。高速位相同期H! o c k)回路60が可能
回路となる場合には、ゲート回路46を介したベースバ
ンド周波数弁別器32は参照(reference)電
流パルスを2つの制御ライン110或いは114のうち
の1つの上において、電流源48或いは50の一方或い
は他方を順番に可能化するために供給している。
例えば、もしも、制御ライン110がハイレベルになる
場合には、カレントミラー回路76は、トランジスタ或
いはダイオード手段82がターン・オンされ、またトラ
ンジスタ84をターン・オンさせるように、動作状態に
なされることになる。
場合には、カレントミラー回路76は、トランジスタ或
いはダイオード手段82がターン・オンされ、またトラ
ンジスタ84をターン・オンさせるように、動作状態に
なされることになる。
トランジスタ84がターン・オンされる時、トランジス
タ94をターン・オンさせるトランジスタ92から電流
は引出される。かくしてプルアップ高速位相同期電流は
、トランジスタ94のコレクタから、キャパシタ22を
充電するように端子へまで発生されている。電流利得は
、抵抗86と抵、抗88を比率で示すか及び/又はトラ
ンジスタ92と94のエミッタ領域を比率で示すことに
よって達成されるで、あろう。同様に、もしも制御ライ
ン114がハイレベルにある場合には、トランジスタ或
いはダイオード手段98はターン・オンされ、それによ
りトランジスタ100をターン・オンすることになる。
タ94をターン・オンさせるトランジスタ92から電流
は引出される。かくしてプルアップ高速位相同期電流は
、トランジスタ94のコレクタから、キャパシタ22を
充電するように端子へまで発生されている。電流利得は
、抵抗86と抵、抗88を比率で示すか及び/又はトラ
ンジスタ92と94のエミッタ領域を比率で示すことに
よって達成されるで、あろう。同様に、もしも制御ライ
ン114がハイレベルにある場合には、トランジスタ或
いはダイオード手段98はターン・オンされ、それによ
りトランジスタ100をターン・オンすることになる。
トランジスタ100は、その後端子Aから、キャパシタ
22の高速位相同期電流放電を与えるように電流を吸収
(sink)することになる。さらにまた、抵抗102
を抵抗104よりも大きくすることによって、カレント
ミラー回路80を通した電流利得は充分に大きな高速位
相同期放電電流を与えるように実現されるであろう。
22の高速位相同期電流放電を与えるように電流を吸収
(sink)することになる。さらにまた、抵抗102
を抵抗104よりも大きくすることによって、カレント
ミラー回路80を通した電流利得は充分に大きな高速位
相同期放電電流を与えるように実現されるであろう。
高速位相同期の期間中、その動作範囲の1つの端まで制
御電圧を駆動することからキャパシタ22の充放電を防
止するために、かつ高速位相同期電流ドレイン(dra
in)を減少させるために、クランプ用トランジスタ4
2もしくは44のいずれも、各々の電流源50もしくは
48を使用禁止するようにターン・オンされることにな
る。このゆえに、もしもトランジスタ64のベースにお
ける電圧ポテンシャルが■3よりも高く1つのVIIE
分だけ増加する場合には、トランジスタ44はターン・
オンすることになる。従って、制御電圧はこれ以上さら
に高くなるごとが防止され、一方間時に、カレントミラ
ー回路76及び78の両方をターン・オフし、かつ高速
位相同期プルアップ電流をターン・オフすることで、ト
ランジスタ116はターン・オンされることになる。同
様に、もしもトランジスタ64のベースにおける電圧が
■1よりも低(1つのVIEだけ降下する場合には、ト
ランジスタ42は制御電圧をこの値にクランプするべく
ターン・オンされ、一方トランジスタフ0はまたターン
・オンされ、トランジスタ120をターン・オンするこ
とになる。カレントミラー回路80は、従って使用禁止
にされ、高速位相同期もプルダウン電流をターン・オフ
することになる。
御電圧を駆動することからキャパシタ22の充放電を防
止するために、かつ高速位相同期電流ドレイン(dra
in)を減少させるために、クランプ用トランジスタ4
2もしくは44のいずれも、各々の電流源50もしくは
48を使用禁止するようにターン・オンされることにな
る。このゆえに、もしもトランジスタ64のベースにお
ける電圧ポテンシャルが■3よりも高く1つのVIIE
分だけ増加する場合には、トランジスタ44はターン・
オンすることになる。従って、制御電圧はこれ以上さら
に高くなるごとが防止され、一方間時に、カレントミラ
ー回路76及び78の両方をターン・オフし、かつ高速
位相同期プルアップ電流をターン・オフすることで、ト
ランジスタ116はターン・オンされることになる。同
様に、もしもトランジスタ64のベースにおける電圧が
■1よりも低(1つのVIEだけ降下する場合には、ト
ランジスタ42は制御電圧をこの値にクランプするべく
ターン・オンされ、一方トランジスタフ0はまたターン
・オンされ、トランジスタ120をターン・オンするこ
とになる。カレントミラー回路80は、従って使用禁止
にされ、高速位相同期もプルダウン電流をターン・オフ
することになる。
このゆえに、上記に記述されてきた内容は新しい高速位
相同期電流と、P L Lシステムのループフィルタに
おいてキャパシタの充放電のために高速位相同期プルア
ップ及びプルダウンを与えるためのクランプ回路に関す
るものであって、一方、その制御電圧を防止することは
、その動作範囲の1つの端まで引っばられることを形づ
くることになる。新しい回路は制御電圧がどちらの方向
においても所定の値に到達する時、また高速位相同期電
流を減少する。
相同期電流と、P L Lシステムのループフィルタに
おいてキャパシタの充放電のために高速位相同期プルア
ップ及びプルダウンを与えるためのクランプ回路に関す
るものであって、一方、その制御電圧を防止することは
、その動作範囲の1つの端まで引っばられることを形づ
くることになる。新しい回路は制御電圧がどちらの方向
においても所定の値に到達する時、また高速位相同期電
流を減少する。
第1図は、改良された位相同期引入れ回路を有する従来
形PLLを示す部分的なブロック図及び概要図である。 第2図は、本発明のPLLを示す簡単化された部分的ブ
INツク図及び概要図である。 第3図は、望ましい実施例のPLLを示す簡単化された
部分的ブロック図及び概要図である。 第4図は、本発明の高速位相間!tII(7!ock)
電流制御回路を示す許細な概略構成図を示している。 0・・・従来方式によるP L L回路2・・・位相検
出器 4・・・信号入力受信端子 6・・・電圧制御発J&、器VCO 8・・・ゲート 0.118,122・・・抵抗 2・・・キャパシタ 4・・・出力端子(r、ut) 6・・・÷NI(1/N割り算回路) 8・・・位相(I)入力端子 0・・・・・・直角位相(Q)入力端子2・・・ベース
ハンド周波数弁別器 0・・・改善された本発明のPLL回路2.44・・・
クランプ用トランジスタ46・・・ゲート回路 47・・・電流制御 48.50・・・電流源 52・・・本発明の実施例としてのPLL回路60・・
・本発明の位相同期電流制御回路76.78.80・・
・カレントミラー回路86・・・抵抗XR 88,104・・・抵抗R 82,84,90,92,94,64,98゜100.
106,116.120・・・トランジスタ 62・・・位相検出器12からの入力端子66・・・V
CO16への出力端子 68・・・電源供給導線 102・・・抵抗YR・・・ 108・・・端子B 110.114・・弓till ?卸うイン112端子
C 特許出願人 モトローラ・インコーボレーテツド代理人
弁理士 玉 蟲 久五部
形PLLを示す部分的なブロック図及び概要図である。 第2図は、本発明のPLLを示す簡単化された部分的ブ
INツク図及び概要図である。 第3図は、望ましい実施例のPLLを示す簡単化された
部分的ブロック図及び概要図である。 第4図は、本発明の高速位相間!tII(7!ock)
電流制御回路を示す許細な概略構成図を示している。 0・・・従来方式によるP L L回路2・・・位相検
出器 4・・・信号入力受信端子 6・・・電圧制御発J&、器VCO 8・・・ゲート 0.118,122・・・抵抗 2・・・キャパシタ 4・・・出力端子(r、ut) 6・・・÷NI(1/N割り算回路) 8・・・位相(I)入力端子 0・・・・・・直角位相(Q)入力端子2・・・ベース
ハンド周波数弁別器 0・・・改善された本発明のPLL回路2.44・・・
クランプ用トランジスタ46・・・ゲート回路 47・・・電流制御 48.50・・・電流源 52・・・本発明の実施例としてのPLL回路60・・
・本発明の位相同期電流制御回路76.78.80・・
・カレントミラー回路86・・・抵抗XR 88,104・・・抵抗R 82,84,90,92,94,64,98゜100.
106,116.120・・・トランジスタ 62・・・位相検出器12からの入力端子66・・・V
CO16への出力端子 68・・・電源供給導線 102・・・抵抗YR・・・ 108・・・端子B 110.114・・弓till ?卸うイン112端子
C 特許出願人 モトローラ・インコーボレーテツド代理人
弁理士 玉 蟲 久五部
Claims (3)
- (1)低域通過フィルタと位相同期ループが位相同期状
態をはずれる時にはいつでも直角ビート音を発生するた
めの手段、及び交番する制御信号を発生するための回路
手段を具え、位相同期ループが位相同期状態をはずれる
時には低域通過フィルタへの高速位相同期プルアップ及
びプルダウン電流を与え、低域通過フィルタによつて発
生された制御電圧が所定の値よりも大きいか或いは小さ
くなるかのいずれかの時に、このような電流を減少させ
る回路を具備する位相又は、直角位相同期ループの改良
において、 制御電流のうちの選択的な1つに応答し、所定の大きさ
の電流を回路の出力へ発生する第1の制御された電流源
、 制御電流のうちの他の選択的な1つに応答し、回路の出
力から所定の大きさの電流を吸収する第2の制御された
電流源、 回路の出力における電圧ポテンシャルがそれぞれ所定の
値よりも大きくなるか小さくなる時にはいつずでも前記
第1及び第2の制御された電流源をそれぞれ使用禁止に
するための使用禁止手段、 を具えることを特徴とする位相同期ループ回路。 - (2)前記第1の制御された電流源は、制御信号の前記
選択的な1つが印加される1つの入力と1つの出力を具
える第1のカレントミラー回路、入力を前記第1のカレ
ントミラー回路の前記出力へ結合させ、出力を、電流を
発生する回路の出力へ結合させた第2のカレントミラー
回路、コレクターエミッタ導電通路を前記第1カレント
ミラー回路の入力に並列に接続させ、第1カレントミラ
ー回路は、前記使用禁止手段からそのベースに供給され
る第1使用禁止信号に応答し、前記第1、第2カレント
ミラー回路を使用禁止にする第1トランジスタ、 を具えることを特徴とする前記特許請求の範囲第1項記
載の位相同期ループ回路。 - (3)前記第2の制御された電流源は、前記制御信号の
前記他の選択的な1つが印加される1つの入力を有し、
出力を回路の出力ヘ結合させる第3のカレントミラー回
路、 そのコレクターエミッタ導電通路を前記第3カレントミ
ラー回路の入力に並列に結合させ、該第3カレントミラ
ー回路は前記使用禁止手段からそのベースに供給させれ
る第2使用禁止信号に応答し、前記第3カレントミラー
回路を使用禁止にする第2トランジスタ、 を具える前記特許請求の範囲第2項記載の位相同期ルー
プ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US151,870 | 1980-05-21 | ||
US07/151,870 US4890072A (en) | 1988-02-03 | 1988-02-03 | Phase locked loop having a fast lock current reduction and clamping circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH027718A true JPH027718A (ja) | 1990-01-11 |
Family
ID=22540579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1025615A Pending JPH027718A (ja) | 1988-02-03 | 1989-02-03 | 高速位相同期電流低下及びクランプ回路を具備する位相同期ループ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4890072A (ja) |
EP (1) | EP0326940B1 (ja) |
JP (1) | JPH027718A (ja) |
KR (1) | KR970003096B1 (ja) |
DE (1) | DE68922006T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07265890A (ja) * | 1994-03-29 | 1995-10-17 | Sharp Corp | 有機硫黄化合物を含有する被処理水の処理方法とその装置 |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5057705A (en) * | 1988-10-04 | 1991-10-15 | Nakamichi Corporation | Clock formation circuit with phase locked loop control |
US5208546A (en) * | 1991-08-21 | 1993-05-04 | At&T Bell Laboratories | Adaptive charge pump for phase-locked loops |
US5287231A (en) * | 1992-10-06 | 1994-02-15 | Vtc Inc. | Write circuit having current mirrors between predriver and write driver circuits for maximum head voltage swing |
US5559473A (en) * | 1994-06-23 | 1996-09-24 | At&T Global Information Solutions Company | Multi-range voltage controlled oscillator |
US5477198A (en) * | 1994-06-23 | 1995-12-19 | At&T Global Information Solutions Company | Extendible-range voltage controlled oscillator |
GB9415185D0 (en) * | 1994-07-28 | 1994-09-21 | Thomson Consumer Electronics | Fast acting control system |
US5748050A (en) * | 1996-03-29 | 1998-05-05 | Symbios Logic Inc. | Linearization method and apparatus for voltage controlled oscillator |
US6774685B2 (en) | 1996-05-13 | 2004-08-10 | Micron Technology, Inc. | Radio frequency data communications device |
US6836468B1 (en) | 1996-05-13 | 2004-12-28 | Micron Technology, Inc. | Radio frequency data communications device |
US6696879B1 (en) | 1996-05-13 | 2004-02-24 | Micron Technology, Inc. | Radio frequency data communications device |
US6941124B1 (en) | 1996-05-13 | 2005-09-06 | Micron Technology, Inc. | Method of speeding power-up of an amplifier, and amplifier |
US6130602A (en) | 1996-05-13 | 2000-10-10 | Micron Technology, Inc. | Radio frequency data communications device |
US6466131B1 (en) * | 1996-07-30 | 2002-10-15 | Micron Technology, Inc. | Radio frequency data communications device with adjustable receiver sensitivity and method |
US5970398A (en) * | 1996-07-30 | 1999-10-19 | Micron Communications, Inc. | Radio frequency antenna with current controlled sensitivity |
US5774022A (en) * | 1996-08-29 | 1998-06-30 | Micron Communications, Inc. | Digital clock recovery loop |
US6100765A (en) * | 1998-01-09 | 2000-08-08 | Micron Technology, Inc. | Digital clock recovery loop |
FI102228B1 (fi) * | 1997-01-16 | 1998-10-30 | Nokia Mobile Phones Ltd | Oskillaattorin tehonkulutuksen minimointi |
JP3839117B2 (ja) * | 1997-01-30 | 2006-11-01 | 株式会社ルネサステクノロジ | Pll回路およびそれを用いた無線通信端末機器 |
US6459726B1 (en) * | 1998-04-24 | 2002-10-01 | Micron Technology, Inc. | Backscatter interrogators, communication systems and backscatter communication methods |
GB2342009A (en) | 1998-09-24 | 2000-03-29 | Nokia Mobile Phones Ltd | Disabling a PLL to reduce power consumption in a receiver |
US6806812B1 (en) * | 2000-04-26 | 2004-10-19 | Micron Technology, Inc. | Automated antenna trim for transmitting and receiving semiconductor devices |
DE10064476A1 (de) * | 2000-12-22 | 2002-07-11 | Atmel Germany Gmbh | Verfahren zur Abstimmung einer PLL-Schaltung |
DE60041546D1 (de) * | 2000-12-28 | 2009-03-26 | Renesas Tech Corp | PLL-Schaltung mit reduzierter Einschwingzeit |
US7825867B2 (en) * | 2007-04-26 | 2010-11-02 | Round Rock Research, Llc | Methods and systems of changing antenna polarization |
US7936268B2 (en) * | 2007-08-31 | 2011-05-03 | Round Rock Research, Llc | Selectively coupling to feed points of an antenna system |
US8115637B2 (en) | 2008-06-03 | 2012-02-14 | Micron Technology, Inc. | Systems and methods to selectively connect antennas to receive and backscatter radio frequency signals |
US8704571B2 (en) * | 2011-11-14 | 2014-04-22 | Rockwell Automation Technologies, Inc. | Phase-locked-loop with quadrature tracking filter for synchronizing an electric grid |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4251742A (en) * | 1979-04-09 | 1981-02-17 | Rca Corporation | Current source, as for switching PIN diodes |
US4377728A (en) * | 1981-03-04 | 1983-03-22 | Motorola Inc. | Phase locked loop with improved lock-in |
EP0081598B1 (de) * | 1981-12-10 | 1985-04-24 | Deutsche ITT Industries GmbH | Digitale Phasen/Frequenzregelschaltung |
GB2143385A (en) * | 1983-07-13 | 1985-02-06 | Plessey Co Plc | Phase lock loop circuit |
US4562410A (en) * | 1983-12-29 | 1985-12-31 | Rca Corporation | Phase lock loop prepositioning apparatus with feedback control |
US4739284A (en) * | 1987-05-04 | 1988-04-19 | Motorola, Inc. | Phase locked loop having fast frequency lock steering circuit |
US4791325A (en) * | 1987-12-21 | 1988-12-13 | Motorola, Inc. | Class B clamp circuit |
-
1988
- 1988-02-03 US US07/151,870 patent/US4890072A/en not_active Expired - Lifetime
-
1989
- 1989-01-26 EP EP89101330A patent/EP0326940B1/en not_active Expired - Lifetime
- 1989-01-26 DE DE68922006T patent/DE68922006T2/de not_active Expired - Lifetime
- 1989-01-31 KR KR1019890001077A patent/KR970003096B1/ko not_active IP Right Cessation
- 1989-02-03 JP JP1025615A patent/JPH027718A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07265890A (ja) * | 1994-03-29 | 1995-10-17 | Sharp Corp | 有機硫黄化合物を含有する被処理水の処理方法とその装置 |
Also Published As
Publication number | Publication date |
---|---|
DE68922006T2 (de) | 1995-10-26 |
DE68922006D1 (de) | 1995-05-11 |
KR970003096B1 (ko) | 1997-03-14 |
EP0326940B1 (en) | 1995-04-05 |
EP0326940A2 (en) | 1989-08-09 |
US4890072A (en) | 1989-12-26 |
KR890013897A (ko) | 1989-09-26 |
EP0326940A3 (en) | 1990-06-13 |
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