JPH027670A - 画像読取り装置 - Google Patents
画像読取り装置Info
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- JPH027670A JPH027670A JP62304795A JP30479587A JPH027670A JP H027670 A JPH027670 A JP H027670A JP 62304795 A JP62304795 A JP 62304795A JP 30479587 A JP30479587 A JP 30479587A JP H027670 A JPH027670 A JP H027670A
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- color
- circuit
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Landscapes
- Color Image Communication Systems (AREA)
- Color Television Image Signal Generators (AREA)
- Processing Of Color Television Signals (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く利用分野〉
本発明は、複数のラインセンサの白バランスを調整しな
がら原稿を読取る画像読取りH置に間する。
がら原稿を読取る画像読取りH置に間する。
〈従来技術〉
デジタル複写機、ファクシミリ、画像ファイル装置なと
で用いられる画像読取り装置としては、従来、第11図
に示すものが知られている。
で用いられる画像読取り装置としては、従来、第11図
に示すものが知られている。
この図に示す画像読取り装置は、カラーCCDアレーl
と、アナログ処理部2と、A/D変換部3と、デジタル
処理部4と、インターフェース部5と、タイミング制御
部6とを備えており、原稿が挿入されたとき、この原稿
を1ライン単位で読取ってRGBカラー信号を生成し、
これを出力しする。
と、アナログ処理部2と、A/D変換部3と、デジタル
処理部4と、インターフェース部5と、タイミング制御
部6とを備えており、原稿が挿入されたとき、この原稿
を1ライン単位で読取ってRGBカラー信号を生成し、
これを出力しする。
カラーCCDアレーlは、第12図に示すように千鳥足
状に配置される5つのカラーCCD7a〜7eと、カラ
ーCCD7aの撮像範囲内に配置される白バランス調整
用の基板16とをイーえており、駆動電圧が供給された
とき、各カラーCCD7a〜7eによって、1ライン単
位で画像を読取るとともに、タイミング制御部6から供
給されるラインシフト信号φv1〜φv7に同門させて
撮像結果(ライン画像)をアナログ処理部2に供給する
。なお、これらカラーCCD7a〜7eは、各々千鳥足
4大(こrJI!置されることにより、これらカラーC
CD7a〜7eの各ダミー画素部分(第13図参照)の
画像を他のカラーCCDの有効画素部分によって読取れ
るようになっている。
状に配置される5つのカラーCCD7a〜7eと、カラ
ーCCD7aの撮像範囲内に配置される白バランス調整
用の基板16とをイーえており、駆動電圧が供給された
とき、各カラーCCD7a〜7eによって、1ライン単
位で画像を読取るとともに、タイミング制御部6から供
給されるラインシフト信号φv1〜φv7に同門させて
撮像結果(ライン画像)をアナログ処理部2に供給する
。なお、これらカラーCCD7a〜7eは、各々千鳥足
4大(こrJI!置されることにより、これらカラーC
CD7a〜7eの各ダミー画素部分(第13図参照)の
画像を他のカラーCCDの有効画素部分によって読取れ
るようになっている。
アナログ処理部2は、第14図に示すように第1補正回
路8a〜第5補正回路8e4−備えており、前記カラー
CCDアレー1か45供給される画素信号に対してシェ
ーディング補正、暗電流補正、白レベル補正なとの各種
補正を行ない、これによって得られた画素信号をA、/
D変換部3に供給する。
路8a〜第5補正回路8e4−備えており、前記カラー
CCDアレー1か45供給される画素信号に対してシェ
ーディング補正、暗電流補正、白レベル補正なとの各種
補正を行ない、これによって得られた画素信号をA、/
D変換部3に供給する。
この場合、第1補正回路8aは、画素取込み回路9と、
ACC回路lOと、シェーディング補正回路11と、暗
電流補正回路12と、臼レベル算出・白レベル補正回路
13とを備えており、前記カラーCCD7aから供給さ
れる画素信号に対してシェーディング補正、暗電流補正
、白レベル補正なとの各種油iEを行なうとともに、こ
の画素信号に対する増幅率αを求めたり、白レベル補正
値βを求めたりする。
ACC回路lOと、シェーディング補正回路11と、暗
電流補正回路12と、臼レベル算出・白レベル補正回路
13とを備えており、前記カラーCCD7aから供給さ
れる画素信号に対してシェーディング補正、暗電流補正
、白レベル補正なとの各種油iEを行なうとともに、こ
の画素信号に対する増幅率αを求めたり、白レベル補正
値βを求めたりする。
画素取込み回路9は、前記カラーCCD7aから画素信
号が供給される毎に、これを取込んでAGC回路lOに
供給する。
号が供給される毎に、これを取込んでAGC回路lOに
供給する。
AGC回路IOは、自バランス指示を示す信号WBが供
給されたとき、前記画素取込み回路9から供給される画
素信号の値に対する最適な増幅率αを求めて、これを第
2補正回路8b〜第5補正回V38eに供給するととも
に、前記信号WBが再度、供給されるまでこの増幅率α
で前記画素信号を増幅し、これをシェーディング補正回
路11に供給する。
給されたとき、前記画素取込み回路9から供給される画
素信号の値に対する最適な増幅率αを求めて、これを第
2補正回路8b〜第5補正回V38eに供給するととも
に、前記信号WBが再度、供給されるまでこの増幅率α
で前記画素信号を増幅し、これをシェーディング補正回
路11に供給する。
シェーディング補正回路11は、A/D変換部:3から
供給されるシェーディング補正データ5HDIに基づい
て前記ACC回路10から供給される画素信号の値を補
正し、これを暗電流補正回路I2に供給する。
供給されるシェーディング補正データ5HDIに基づい
て前記ACC回路10から供給される画素信号の値を補
正し、これを暗電流補正回路I2に供給する。
暗電流補正回路12は、信号DSが供給されたとき、前
記シェーディング補正回路11から供給される画素信号
の値に基ついて暗電流補正値γを算出し、前記信号DS
が再度、供給されるまでこの暗電流補正値γで前記画素
信号の値を補正し、これを臼レベル算出・白レベル補正
回路13に供給する。
記シェーディング補正回路11から供給される画素信号
の値に基ついて暗電流補正値γを算出し、前記信号DS
が再度、供給されるまでこの暗電流補正値γで前記画素
信号の値を補正し、これを臼レベル算出・白レベル補正
回路13に供給する。
臼レベル算出・白しヘ・ル補正回路13は、信号Weが
供給されたとき、前記暗電流補正回路12がら供給され
る画素信号に基づいて白レベル補正値βを求めて、これ
を第2補正回路8b〜第5補正回路8eに供給するとと
もに、前記信号−〇が再度、供給されるまてこの白レベ
ル補正値βで前記画素信号の値を補正し、これをA/D
変換部3に供給ずろ。
供給されたとき、前記暗電流補正回路12がら供給され
る画素信号に基づいて白レベル補正値βを求めて、これ
を第2補正回路8b〜第5補正回路8eに供給するとと
もに、前記信号−〇が再度、供給されるまてこの白レベ
ル補正値βで前記画素信号の値を補正し、これをA/D
変換部3に供給ずろ。
また第2補正回路8 bは、画素取込み回路9と、プリ
アンプ回路15と、シェーディング補正回路11と、暗
電流補正回路12と、白レベル補正回路14とを備えて
おり、信号O5が供給されたとき、暗電流補正値γを算
出し、前記信号DSが再度、供給されるまでこの暗電流
補正値γて前記カラーCCD7bから供給され、る画素
1a号の値を補正たり、前記第1補正回路8aから供給
される増幅率αや、白1ノヘル補正値βて前記画素信号
を増幅したり、白レベル補正したり、前記A/D変換部
3から供給されるシェープインク補正データ5HD2に
基づいて前記画素信号の値をシェーディング補正したり
する。そして、これらの各補正処理が終了した画素信号
をA/D変換部3に供給する。
アンプ回路15と、シェーディング補正回路11と、暗
電流補正回路12と、白レベル補正回路14とを備えて
おり、信号O5が供給されたとき、暗電流補正値γを算
出し、前記信号DSが再度、供給されるまでこの暗電流
補正値γて前記カラーCCD7bから供給され、る画素
1a号の値を補正たり、前記第1補正回路8aから供給
される増幅率αや、白1ノヘル補正値βて前記画素信号
を増幅したり、白レベル補正したり、前記A/D変換部
3から供給されるシェープインク補正データ5HD2に
基づいて前記画素信号の値をシェーディング補正したり
する。そして、これらの各補正処理が終了した画素信号
をA/D変換部3に供給する。
また第3補正回路80〜8eも、前記第2補正回路8b
と同様に構成されており、前記カラーccD7c〜7e
から供給される画素信号に対して各補正処理を行なうと
ともに、これによって得られた画素信号をA/1〕変換
部3に供給する。
と同様に構成されており、前記カラーccD7c〜7e
から供給される画素信号に対して各補正処理を行なうと
ともに、これによって得られた画素信号をA/1〕変換
部3に供給する。
A/D変換部3は、前記アナ[コグ処理部2がら供給さ
れる各画素信号をA/D変換する変換器を備えており、
自バランス調整時には前記アナログ処理部2から供給さ
れる各画素信号をA/D変換してシェーディング補正デ
ータ5HDI〜5II05を生成し、次の白バランス調
整時までこれら各シェーディング補正データ51101
〜5HD5をf7持しながら、これらの各位を前記アナ
ログ処理部2に供給する。
れる各画素信号をA/D変換する変換器を備えており、
自バランス調整時には前記アナログ処理部2から供給さ
れる各画素信号をA/D変換してシェーディング補正デ
ータ5HDI〜5II05を生成し、次の白バランス調
整時までこれら各シェーディング補正データ51101
〜5HD5をf7持しながら、これらの各位を前記アナ
ログ処理部2に供給する。
また、画像取込み時には、面記アナログ処理部2から供
給される画素信号をA/D変換して画像データを生成し
、これをデジタル処理部4に供給する。
給される画素信号をA/D変換して画像データを生成し
、これをデジタル処理部4に供給する。
デジタル処理部4は、前記画像データを処理してRGB
カラー信号を生成し、これをインターフェース部5に供
給する。
カラー信号を生成し、これをインターフェース部5に供
給する。
インターフェース部5は、前記デジタル処理部4から供
給されるROBカラー信号から所定形式RGBカラー信
号を生成し、これを次段装置(図示は、省略する)に供
給する。
給されるROBカラー信号から所定形式RGBカラー信
号を生成し、これを次段装置(図示は、省略する)に供
給する。
またタイミング制御部6は、各種タイミング発生回路を
備えており、前記カラーC(1)アレーl〜インターフ
ェース部5を次に述べるように動作させる。
備えており、前記カラーC(1)アレーl〜インターフ
ェース部5を次に述べるように動作させる。
まず、タイミング制御部6は第15図(a)に示す如く
カラーCCDアレー1を構成する各カラー−CCD7a
〜7eにシフトゲート信号SHを供給してこれらカラー
CCD7a〜7eによって撮像された各ライン画像を出
力可能状態にする。
カラーCCDアレー1を構成する各カラー−CCD7a
〜7eにシフトゲート信号SHを供給してこれらカラー
CCD7a〜7eによって撮像された各ライン画像を出
力可能状態にする。
次いて、タイミンク制御部6は第15図(1))に示す
如くこれらカラーCCD7a〜7eに2相りロック信号
φA、φBを供給して、第15図(C)に示すようにこ
れら各カラーCCD7a〜7eからダミー画素部分の画
素を1画素単位で出力させるとともに、このダミー画素
部分の画素を出力させている途中で、第15図(d)に
示す如くアナログ処理部2に信号05を供給して暗電流
補正を行なわせる。
如くこれらカラーCCD7a〜7eに2相りロック信号
φA、φBを供給して、第15図(C)に示すようにこ
れら各カラーCCD7a〜7eからダミー画素部分の画
素を1画素単位で出力させるとともに、このダミー画素
部分の画素を出力させている途中で、第15図(d)に
示す如くアナログ処理部2に信号05を供給して暗電流
補正を行なわせる。
この後、各カラーCCD7a〜7eから有効画素が出力
され始めたとき、タイミング制御部6は第15図(e)
に示す如くアナログ処理部2に信号νBを供給して各カ
ラーCCD7a〜7eから出力される画素信号の自バラ
ンスを補正させながら、これら各カラーCCD7a〜7
eの出力に基づいてRGBカラー信号を生成させる。
され始めたとき、タイミング制御部6は第15図(e)
に示す如くアナログ処理部2に信号νBを供給して各カ
ラーCCD7a〜7eから出力される画素信号の自バラ
ンスを補正させながら、これら各カラーCCD7a〜7
eの出力に基づいてRGBカラー信号を生成させる。
そして、lライン分の画像の処理が終了したとき、タイ
ミング制御部6は第15図(f)に示す如く各カラーC
CD7a〜7eにラインシフト信号φv1〜φv7を供
給して、これらカラーCCD7a〜7eによって撮像さ
れた1ライン分の画像を素子内に記便させるととも、次
の撮像動作を開始させる。
ミング制御部6は第15図(f)に示す如く各カラーC
CD7a〜7eにラインシフト信号φv1〜φv7を供
給して、これらカラーCCD7a〜7eによって撮像さ
れた1ライン分の画像を素子内に記便させるととも、次
の撮像動作を開始させる。
この後、上述した動作を繰り返して、原稿を読取る。
く目的〉
ところでこのような従来の画像読取り装置においては、
カラーCCD7aの視野内に白バランス:A移用の基板
16を配置し、この基板16を撮像して得られた自レベ
ル補正値βに基づいてこのカラーCCD7aや、他のカ
ラーCCD71) 〜7eの自バランス調整を行なフて
いるので、AGC回路10の増幅率αが安定するまで、
第16図に示す如くこれらカラーCCD7a〜7eのつ
なぎ目部分で出力波形歪みが発生する。
カラーCCD7aの視野内に白バランス:A移用の基板
16を配置し、この基板16を撮像して得られた自レベ
ル補正値βに基づいてこのカラーCCD7aや、他のカ
ラーCCD71) 〜7eの自バランス調整を行なフて
いるので、AGC回路10の増幅率αが安定するまで、
第16図に示す如くこれらカラーCCD7a〜7eのつ
なぎ目部分で出力波形歪みが発生する。
本発明は上記の事情に鑑み、白レベル補正値βの値が変
動しても、各カラーCCDのつなぎ目部分において出力
波形が歪まないようにすることができる画像読取り装置
を提供することを目的としている。
動しても、各カラーCCDのつなぎ目部分において出力
波形が歪まないようにすることができる画像読取り装置
を提供することを目的としている。
く構成〉
上記の問題点を解決するために本発明による画像読取り
装置においては、第1ないし第nラインセンサを有する
画像読取り部と、前記第1ラインセンサによって撮像さ
れる白バランス調整用基板と、予め決められた第2のタ
イミングで前記第2ないし第11ラインセンサから撮像
結果を出力させる第2駆動部と、この第2駆動部が前記
第2ないし第+1ラインセンサの駆動を行なっていない
とき、前記第1ラインセンサから撮像結果を出力させる
第1駆動部と、前記第1ラインセンサから撮像結果が出
力されているとき、この撮像結果ζこ基づいて前記第1
ないし第「lラインセンサの白バランス調整を行なう白
バランス調整部とを備えたことを特徴としている。
装置においては、第1ないし第nラインセンサを有する
画像読取り部と、前記第1ラインセンサによって撮像さ
れる白バランス調整用基板と、予め決められた第2のタ
イミングで前記第2ないし第11ラインセンサから撮像
結果を出力させる第2駆動部と、この第2駆動部が前記
第2ないし第+1ラインセンサの駆動を行なっていない
とき、前記第1ラインセンサから撮像結果を出力させる
第1駆動部と、前記第1ラインセンサから撮像結果が出
力されているとき、この撮像結果ζこ基づいて前記第1
ないし第「lラインセンサの白バランス調整を行なう白
バランス調整部とを備えたことを特徴としている。
以下、一実施例に基づいて本発明を具体的に説明する。
第1図は本発明による画像読取り装置の一実施例を示す
ブロック図である。
ブロック図である。
この図に示す画像読取り装置は、カラーCCDアレー2
1と、アナログ処理部22と、A/D変換部23と、デ
ジタル処理部24と、インターフェース部25と、タイ
ミング制御部26とを備えており、原稿が挿入されたと
き、この原稿を1ライン単位で読取ってRGBカラー信
号を生成し、これを次段装置(図示は、省略する)に供
給する。
1と、アナログ処理部22と、A/D変換部23と、デ
ジタル処理部24と、インターフェース部25と、タイ
ミング制御部26とを備えており、原稿が挿入されたと
き、この原稿を1ライン単位で読取ってRGBカラー信
号を生成し、これを次段装置(図示は、省略する)に供
給する。
カラーCCDアレー21は、第2図に示すように主走査
方向の全画素を撮像し得るように、その有効画素部分と
、ダミー画素部分とが各々重なるように配置される5つ
のカラーCCD27a〜27eと、カラーCCD27a
の撮像範囲内に配置される白バランス調整用の基板36
とを備えており、これら各カラーCCD27a〜27e
によって前記基板36や、原稿を撮像し、この撮像動作
によって得られた画素信号をアナログ処理部22に供給
する。
方向の全画素を撮像し得るように、その有効画素部分と
、ダミー画素部分とが各々重なるように配置される5つ
のカラーCCD27a〜27eと、カラーCCD27a
の撮像範囲内に配置される白バランス調整用の基板36
とを備えており、これら各カラーCCD27a〜27e
によって前記基板36や、原稿を撮像し、この撮像動作
によって得られた画素信号をアナログ処理部22に供給
する。
カラー〇CD27aは、第3図に示す如くフォトダイオ
ードアレー40と、障壁電極41と、蓄積電極42と、
複数のラインシフトゲート43a〜43gと、1つのシ
フトゲート44と、水平CCDレジスタ45と、人力ゲ
ート46と、出力ゲート47と、リセットゲート48と
、出力トランジスタ部49とを備えている。そして、第
4図(a)〜(C)に示す如くタイミング制御部26か
らラインシフト信号φv1〜φv7が供給されたとき、
撮像動作によって得られた画素電荷を障壁電極41→蓄
積電極42→複数のラインシフトゲート43a〜43g
→シフトケート44なる経路でシフトゲート44に転送
する。この後、第4図(d)に示す如く前記タイミング
制御部26からシフトゲート信号S旧が供給されたとき
、シフトゲート44に保持されている各画素電荷を水平
CCDレジスタ45に転送する。そして、第4図(e)
に示す如く前記タイミング制御部26から2相りロック
信号φIAI、φ2AI、φ281が供給されたとき、
これらに同期して水平CCDレジスタ45に保持されて
いる各画素電荷を1画素単位で出力トランジスタ部49
に転送し、これを出力端子O5から出力させる。
ードアレー40と、障壁電極41と、蓄積電極42と、
複数のラインシフトゲート43a〜43gと、1つのシ
フトゲート44と、水平CCDレジスタ45と、人力ゲ
ート46と、出力ゲート47と、リセットゲート48と
、出力トランジスタ部49とを備えている。そして、第
4図(a)〜(C)に示す如くタイミング制御部26か
らラインシフト信号φv1〜φv7が供給されたとき、
撮像動作によって得られた画素電荷を障壁電極41→蓄
積電極42→複数のラインシフトゲート43a〜43g
→シフトケート44なる経路でシフトゲート44に転送
する。この後、第4図(d)に示す如く前記タイミング
制御部26からシフトゲート信号S旧が供給されたとき
、シフトゲート44に保持されている各画素電荷を水平
CCDレジスタ45に転送する。そして、第4図(e)
に示す如く前記タイミング制御部26から2相りロック
信号φIAI、φ2AI、φ281が供給されたとき、
これらに同期して水平CCDレジスタ45に保持されて
いる各画素電荷を1画素単位で出力トランジスタ部49
に転送し、これを出力端子O5から出力させる。
またカラーCCD 271)、27dも前記カラーCC
D 27aと同様に構成されている。そして、第5図(
a)〜(g)に示す如くタイミング制御部26からライ
ンシフト信号φVl〜φv7が供給されたとき、ライン
シフトゲート43C〜43gに各々イ呆持されている°
“4゛′〜゛1″動作前の撮像動作によって得られた画
素電荷を順次、ラインシフトさせて“4′′動作前の画
素電荷をシフトゲート44に転送するとともに、今回の
撮像動作によって得られた画素電荷を障壁電極41→蓄
積電極42→ラインシフトゲート43a、431】→ラ
インシフトゲート43Cなる経路てラインシフトゲート
43Cに転送して、保持させる。この後、第5図(11
)に示す如く前記タイミング制御部26からシフトゲー
ト信号SH2が供給されたとき、シフトゲート44に保
持されている各画素電荷を水平CCDレジスタ45に転
送する。そして、第5図(i)に示す如く前記タイミン
グ制御部26から2相りロック信号φtA2、φIA2
、φ2B2が供給されたとき、これらに同期して水平C
CDレジスタ45に保持されている各画素電荷を1画素
単位で出力トランジスタ部49に転送し、これを出力端
子O5から出力させる。この場合、これらカラーCCD
27b、27dは、“4”動作前の撮像動作によって得
られた画素電荷を出力することによって、前記カラーC
CD27aに対する副走査方向のずれが電気的に補償さ
れる。
D 27aと同様に構成されている。そして、第5図(
a)〜(g)に示す如くタイミング制御部26からライ
ンシフト信号φVl〜φv7が供給されたとき、ライン
シフトゲート43C〜43gに各々イ呆持されている°
“4゛′〜゛1″動作前の撮像動作によって得られた画
素電荷を順次、ラインシフトさせて“4′′動作前の画
素電荷をシフトゲート44に転送するとともに、今回の
撮像動作によって得られた画素電荷を障壁電極41→蓄
積電極42→ラインシフトゲート43a、431】→ラ
インシフトゲート43Cなる経路てラインシフトゲート
43Cに転送して、保持させる。この後、第5図(11
)に示す如く前記タイミング制御部26からシフトゲー
ト信号SH2が供給されたとき、シフトゲート44に保
持されている各画素電荷を水平CCDレジスタ45に転
送する。そして、第5図(i)に示す如く前記タイミン
グ制御部26から2相りロック信号φtA2、φIA2
、φ2B2が供給されたとき、これらに同期して水平C
CDレジスタ45に保持されている各画素電荷を1画素
単位で出力トランジスタ部49に転送し、これを出力端
子O5から出力させる。この場合、これらカラーCCD
27b、27dは、“4”動作前の撮像動作によって得
られた画素電荷を出力することによって、前記カラーC
CD27aに対する副走査方向のずれが電気的に補償さ
れる。
またカラーCCD27c、27eも前記カラー〇CD
27aと同様に構成されている。そして、前記カラーC
CD27aのラインシフト間間中において、タイミング
制御部26から供給されるラインシフト信号φVl〜φ
v7、シフトゲート信号5H12相クロツク信号φIA
2、φ2A2、φ2B2に対応して今回の撮像動作によ
って得られた画素電荷を1画素単位で出力端子O5から
出力させる。
27aと同様に構成されている。そして、前記カラーC
CD27aのラインシフト間間中において、タイミング
制御部26から供給されるラインシフト信号φVl〜φ
v7、シフトゲート信号5H12相クロツク信号φIA
2、φ2A2、φ2B2に対応して今回の撮像動作によ
って得られた画素電荷を1画素単位で出力端子O5から
出力させる。
アナログ処理部22は、第6図に示すように第1補正回
路28a〜第5補正回路28eを備えており、前記カラ
ーCCDアレー21から供給される画素信号に対してシ
ェーディング補正、暗電流補正、白レベル補正などの各
種補正を行ない、これによって得られた画素信号をA/
D変換部23に供給する。
路28a〜第5補正回路28eを備えており、前記カラ
ーCCDアレー21から供給される画素信号に対してシ
ェーディング補正、暗電流補正、白レベル補正などの各
種補正を行ない、これによって得られた画素信号をA/
D変換部23に供給する。
この場合、第1補正回路28aは、第7図(a)に示す
ように画素取込み回路29と、AGC回路30と、シェ
ーディング補正回路31と、暗電流補正回路32と、白
レベル補正・白レベル補正回路33とを備えており、前
記カラーCCD27aから供給される画素信号に対して
シェーディング補正、暗電流補正、白レベル補正なとの
各種補正を行なうとともに、この画素信号に対する増幅
率αを求めたり、臼レベル補正値βを求めたりする。
ように画素取込み回路29と、AGC回路30と、シェ
ーディング補正回路31と、暗電流補正回路32と、白
レベル補正・白レベル補正回路33とを備えており、前
記カラーCCD27aから供給される画素信号に対して
シェーディング補正、暗電流補正、白レベル補正なとの
各種補正を行なうとともに、この画素信号に対する増幅
率αを求めたり、臼レベル補正値βを求めたりする。
画素取込み回路29は、2つのFET (電界効果トラ
ンジスタ)50.51と、これらFET50.51のド
レイン、ソース間に介挿される可変抵抗52と、信号C
LPが供給されたときに閉じて前記FET50.51の
ゲートを接地するアナログスイッチ53と、信号5CL
Kが供給されたときに閉じて前記カラーCCD27aか
ら供給される画素信号を前記FET50.51のゲート
に供給するアナログスイッチ54とを備えており、前記
タイミング、1iIIi3I1部2Gから信号CLPと
、信号5CLKとが交互に供給される毎に、前記カラー
CCD27aから供給される画素信号を取込んでAGC
回路30に供給する。
ンジスタ)50.51と、これらFET50.51のド
レイン、ソース間に介挿される可変抵抗52と、信号C
LPが供給されたときに閉じて前記FET50.51の
ゲートを接地するアナログスイッチ53と、信号5CL
Kが供給されたときに閉じて前記カラーCCD27aか
ら供給される画素信号を前記FET50.51のゲート
に供給するアナログスイッチ54とを備えており、前記
タイミング、1iIIi3I1部2Gから信号CLPと
、信号5CLKとが交互に供給される毎に、前記カラー
CCD27aから供給される画素信号を取込んでAGC
回路30に供給する。
AGC回路30は、前記可変抵抗52からの出力を増幅
する演算増幅器55と、この演算増幅器55の利得を制
御する可変帰還回路56と、抵抗57とコンデンサ58
とからなる積分回路59と、信号すBが供給されたとき
閉して前記演算増幅器55の出力を前記積分回路59に
供給するアナログスイッチ60と、前記積分回路59の
出力を緩衝増幅して最適増幅率αを示す信号を生成する
とともに、これを前記帰還回路5Gに供給して帰還貰を
制御したり、第2補正回路281)〜第5補正回128
eに供給したりするバッファアンプ61とを備えている
。そして、前記タイミング制御部26から信号−8が供
給されたとき、前記画素取込み回路29から供給される
画素信号の値に対して最適な増幅率αを求めて、この増
幅率αを示す信号を第2補正回路28I)〜第5補正回
路28eに供給するとともここ、前記信号WBが再度、
供給されるまでこの増幅率αで前記画素信号を増幅し、
これをシェーディング補正回路31に供給する。
する演算増幅器55と、この演算増幅器55の利得を制
御する可変帰還回路56と、抵抗57とコンデンサ58
とからなる積分回路59と、信号すBが供給されたとき
閉して前記演算増幅器55の出力を前記積分回路59に
供給するアナログスイッチ60と、前記積分回路59の
出力を緩衝増幅して最適増幅率αを示す信号を生成する
とともに、これを前記帰還回路5Gに供給して帰還貰を
制御したり、第2補正回路281)〜第5補正回128
eに供給したりするバッファアンプ61とを備えている
。そして、前記タイミング制御部26から信号−8が供
給されたとき、前記画素取込み回路29から供給される
画素信号の値に対して最適な増幅率αを求めて、この増
幅率αを示す信号を第2補正回路28I)〜第5補正回
路28eに供給するとともここ、前記信号WBが再度、
供給されるまでこの増幅率αで前記画素信号を増幅し、
これをシェーディング補正回路31に供給する。
シェーディング補正回路31は、A/D変換部23から
供給されるシェーディング補正データ5■D+と前記A
GC回路30から供給される画素信号とを乗算するデジ
タル・アナログ乗算器62と、このデジタル・アナログ
乗算器62の出力を対数増幅する対数増幅器63と、前
記タイミング制御部26から信号FS)IDが出力され
たときに閉じて前記デジタル・アナログ乗算器62の出
力を暗電流補正回路22に供給するアナログスイッチ6
4と、前記信号FSHOが出力されていないとき“1“
°信号を生成するインバータ65と、このインバータ6
5から゛lパ信号が出力されたときに閉じて前記対数増
幅器63の出力を暗電流補正回路32に供給するアナロ
グスイッチ66とを備えている。
供給されるシェーディング補正データ5■D+と前記A
GC回路30から供給される画素信号とを乗算するデジ
タル・アナログ乗算器62と、このデジタル・アナログ
乗算器62の出力を対数増幅する対数増幅器63と、前
記タイミング制御部26から信号FS)IDが出力され
たときに閉じて前記デジタル・アナログ乗算器62の出
力を暗電流補正回路22に供給するアナログスイッチ6
4と、前記信号FSHOが出力されていないとき“1“
°信号を生成するインバータ65と、このインバータ6
5から゛lパ信号が出力されたときに閉じて前記対数増
幅器63の出力を暗電流補正回路32に供給するアナロ
グスイッチ66とを備えている。
そして、A/D変換部23からシェーディング補正デー
タS旧が供給されれば、このシェープインク補正データ
S旧の値に基づいて前記AGC回路30から供給される
画素信号の値を補正(シェーディング補正)する。 ま
た、信号FSHDが供給されたとき、つまりシェーディ
ング補正データ5llO1を作成するときには、前記デ
ジタル・アナログ乗算器62の出力を選択し、これを暗
電流補正回路32に供給する。また前記信号FS)l[
)が供給されないときには、前記デジタル・アナログ乗
算器62の出力を対数増幅した画素信号を選択して、こ
れを暗電流補正回路32に供給する。
タS旧が供給されれば、このシェープインク補正データ
S旧の値に基づいて前記AGC回路30から供給される
画素信号の値を補正(シェーディング補正)する。 ま
た、信号FSHDが供給されたとき、つまりシェーディ
ング補正データ5llO1を作成するときには、前記デ
ジタル・アナログ乗算器62の出力を選択し、これを暗
電流補正回路32に供給する。また前記信号FS)l[
)が供給されないときには、前記デジタル・アナログ乗
算器62の出力を対数増幅した画素信号を選択して、こ
れを暗電流補正回路32に供給する。
暗電流補正回路22は、前記シェーディング補正回路3
1からの画素信号を増幅する演算増幅器67と、抵抗6
日とコンデンサ69とからなる保持回路70と、前記タ
イミング制御部26から信号DSIが出力されたときに
閉じて前記演算増幅器67の出力を保持回路70に供給
するアナログスイッチ71と、前記演算増幅器67の出
力を緩衝増幅して暗電流補正値γを示す信号を生成し、
これを前記演算増幅器67に帰還して暗電流によるオフ
セット分をキャンセルさせるバッフ7アンブ72とを備
えている。そして、信号DSが供給されたとき、前記シ
ェーディング補正回路11から供給される画素信号の値
に基づいて暗電流補正値γを算出し、前記信号DSIが
再度、供給されるまでこの暗電流補正値γて前記画素信
号の値を補正し、これを白レベル算出・白レベル補正回
路23に供給する。
1からの画素信号を増幅する演算増幅器67と、抵抗6
日とコンデンサ69とからなる保持回路70と、前記タ
イミング制御部26から信号DSIが出力されたときに
閉じて前記演算増幅器67の出力を保持回路70に供給
するアナログスイッチ71と、前記演算増幅器67の出
力を緩衝増幅して暗電流補正値γを示す信号を生成し、
これを前記演算増幅器67に帰還して暗電流によるオフ
セット分をキャンセルさせるバッフ7アンブ72とを備
えている。そして、信号DSが供給されたとき、前記シ
ェーディング補正回路11から供給される画素信号の値
に基づいて暗電流補正値γを算出し、前記信号DSIが
再度、供給されるまでこの暗電流補正値γて前記画素信
号の値を補正し、これを白レベル算出・白レベル補正回
路23に供給する。
白レベル算出・白レベル補正回路23は、補正値17持
部73と、分圧部74とを備えており、信号WBが供給
されたとき、前記暗電流補正回路12から供給される画
素信号に基づいて臼レベル補正値βを求めて、これを第
2補正回路8h〜第5補正回路8eに供給するとともに
、前記信号−Bが再度、供給されるまでこの自レベル補
正値βで前記画素信号の値を補正し、この補正結果をA
/D変換部23に供給する。
部73と、分圧部74とを備えており、信号WBが供給
されたとき、前記暗電流補正回路12から供給される画
素信号に基づいて臼レベル補正値βを求めて、これを第
2補正回路8h〜第5補正回路8eに供給するとともに
、前記信号−Bが再度、供給されるまでこの自レベル補
正値βで前記画素信号の値を補正し、この補正結果をA
/D変換部23に供給する。
補正値保持部73は、抵抗75とコンデンサ76とから
なる保持部77と、前記信号WBが供給されたとき閉じ
て前記暗電流補正回路22から出力される画素信号を前
記保持部77に供給するアナログスイッチ7日と、前記
保持部77に保持されている信号を緩衝増幅するバッフ
7アンブ79とを備えており、前記タイミング制御部2
6から信号WBが供給されたとき前記暗電流補正回路2
2から出力される画素信号の値を保持して、これを分圧
部74に供給する。
なる保持部77と、前記信号WBが供給されたとき閉じ
て前記暗電流補正回路22から出力される画素信号を前
記保持部77に供給するアナログスイッチ7日と、前記
保持部77に保持されている信号を緩衝増幅するバッフ
7アンブ79とを備えており、前記タイミング制御部2
6から信号WBが供給されたとき前記暗電流補正回路2
2から出力される画素信号の値を保持して、これを分圧
部74に供給する。
分圧部74は、前記補正値保持部73の出力を分圧する
4つの可変分圧器80a〜80dと、これらの各可変分
圧器80a〜80dの出力を選択的に取出す4つのアナ
ログスイッチ81a〜81dと、これらアナログスイッ
チ81a〜81dによって選択された信号を緩衝増幅す
るバッファアンプ82とを備えており、前記タイミング
制御部26から信号FSHDが供給されたときには可変
分圧器80dによって前記補正値保持部73の出力を分
圧し、これによって得られた信号を、白レベル補正値β
を示す信号としてA/D変換部23や、第2補正回路2
8b〜第5補正回路28eに供給する。
4つの可変分圧器80a〜80dと、これらの各可変分
圧器80a〜80dの出力を選択的に取出す4つのアナ
ログスイッチ81a〜81dと、これらアナログスイッ
チ81a〜81dによって選択された信号を緩衝増幅す
るバッファアンプ82とを備えており、前記タイミング
制御部26から信号FSHDが供給されたときには可変
分圧器80dによって前記補正値保持部73の出力を分
圧し、これによって得られた信号を、白レベル補正値β
を示す信号としてA/D変換部23や、第2補正回路2
8b〜第5補正回路28eに供給する。
また前記タイミング制御部26から濃度指定信号FD
(または濃度指定信号N、 il1度指定指定上のいず
れか)が供給されたときには、これ(こ対応して可変分
圧器80a(または、可変分圧器80b、80cのいず
れか)の出力を選択し、これを臼レベル補正値βを示す
信号としてA/D変換部23や、第2補正回路28b〜
第5補正回路28eに供給する。
(または濃度指定信号N、 il1度指定指定上のいず
れか)が供給されたときには、これ(こ対応して可変分
圧器80a(または、可変分圧器80b、80cのいず
れか)の出力を選択し、これを臼レベル補正値βを示す
信号としてA/D変換部23や、第2補正回路28b〜
第5補正回路28eに供給する。
また第2補正回路281〕は、第7図(1))に示すよ
うに画素取込み回路29と、プリアンプ回路35と、シ
ェーディング補正回路3】と、暗電流??IiE回路3
2と、白レベル補正回路34とを備えている。
うに画素取込み回路29と、プリアンプ回路35と、シ
ェーディング補正回路3】と、暗電流??IiE回路3
2と、白レベル補正回路34とを備えている。
この場合、プリアンプ回路35は、前記画素取込み回路
29の出力を増幅する演算増幅器83と、この演算増幅
器83の利得をルl1allする可変帰還回路84とを
備えており、前記第1補正回路28aから供給される信
号に基づいた増幅率αて前記画素取込み回路29の出力
を増幅して、これをシェーディング補正回路31に供給
する。
29の出力を増幅する演算増幅器83と、この演算増幅
器83の利得をルl1allする可変帰還回路84とを
備えており、前記第1補正回路28aから供給される信
号に基づいた増幅率αて前記画素取込み回路29の出力
を増幅して、これをシェーディング補正回路31に供給
する。
また自レベル補正回路34は、前記暗電流補正回路32
の出力と、前記第1補正回路28aから出力される信号
(白レベル補正値βを示す信号)と取込んで、これをA
/D変換部23に供給する。
の出力と、前記第1補正回路28aから出力される信号
(白レベル補正値βを示す信号)と取込んで、これをA
/D変換部23に供給する。
そして、第2補正回路281)は、信号DS2が供給さ
れたとき、暗電流補正値γを算出し、前記信号052が
再度、供給されるまでこの暗電流補正値γで前記カラー
CCD27bから供給される画素信号の値を補正たり、
前記第1補正回路28aから供給される増幅率αや、臼
レベル補正値βで前記画素信号を増幅したり、白レベル
補正したり、前記A/D変換部23から供給されるシェ
ーディング補正データ5llD2に基づいて前記画素信
号の値をシェーディング補正したりする。そして、これ
らの各補正処理が終了した画素信号をA/D変換部23
に供給する。
れたとき、暗電流補正値γを算出し、前記信号052が
再度、供給されるまでこの暗電流補正値γで前記カラー
CCD27bから供給される画素信号の値を補正たり、
前記第1補正回路28aから供給される増幅率αや、臼
レベル補正値βで前記画素信号を増幅したり、白レベル
補正したり、前記A/D変換部23から供給されるシェ
ーディング補正データ5llD2に基づいて前記画素信
号の値をシェーディング補正したりする。そして、これ
らの各補正処理が終了した画素信号をA/D変換部23
に供給する。
また第3補正回路28c〜28eも、前記第2補正回路
28bと同様に構成されており、前記カラーCCD27
c〜27eから供給される画素信号に対して各補正処理
を行なうとともに、これによって得られた画素信号をA
/D変換部23に供給する。
28bと同様に構成されており、前記カラーCCD27
c〜27eから供給される画素信号に対して各補正処理
を行なうとともに、これによって得られた画素信号をA
/D変換部23に供給する。
A/D変換部23は、前記アナログ処理部22から供給
される各画素信号を、各々A/D変換する変換器94a
〜94eを備えており、白バランス調整時には前記アナ
ログ処理部22から供給される各画素信号をA/D変換
してシェーディング補正データ5HOI−5t(05を
生成し、次の白バランス調整時までこれらシェーディン
グ補正データ5HDI〜5HD5を保持しながら、これ
らの各位を前記アナログ処理部22に供給する。また、
画像取込み時には、前記アナログ処理部22から供給さ
れる信号をA/D変換して画像データを生成し、これを
デジタル処理部24に供給する。
される各画素信号を、各々A/D変換する変換器94a
〜94eを備えており、白バランス調整時には前記アナ
ログ処理部22から供給される各画素信号をA/D変換
してシェーディング補正データ5HOI−5t(05を
生成し、次の白バランス調整時までこれらシェーディン
グ補正データ5HDI〜5HD5を保持しながら、これ
らの各位を前記アナログ処理部22に供給する。また、
画像取込み時には、前記アナログ処理部22から供給さ
れる信号をA/D変換して画像データを生成し、これを
デジタル処理部24に供給する。
デジタル処理部24は、前記画像データを処理してRG
Bカラー信号を生成し、これをインターフェース部25
に供給する。
Bカラー信号を生成し、これをインターフェース部25
に供給する。
インターフェース部25は、前記デジタル処理部24か
ら供給されるRGBカラー信号から所定形式RGBカラ
ー信号を生成し、これを次段装置に供給する。
ら供給されるRGBカラー信号から所定形式RGBカラ
ー信号を生成し、これを次段装置に供給する。
またタイミング制御部6は、第8図に示すように発振回
路85と、タイミング生成回路86と、制御回路87と
を備えており、所定のタイミングで各種信号を生成して
前記カラーCCDアレ−21〜インターフエース部25
を制御する。
路85と、タイミング生成回路86と、制御回路87と
を備えており、所定のタイミングで各種信号を生成して
前記カラーCCDアレ−21〜インターフエース部25
を制御する。
発振回路85は、クロック信号を発生するクロック発生
器88と、このクロック発生器88によって得られたク
ロック信号からライン同門信号し5VNCI、LSYN
C2や、ビデオクロック信号VCLKすどを生成する信
号生成器89とを備えており、この信号生成器89によ
って得られた各種信号をタイミング生成回路86や、制
御回路87に供給する。
器88と、このクロック発生器88によって得られたク
ロック信号からライン同門信号し5VNCI、LSYN
C2や、ビデオクロック信号VCLKすどを生成する信
号生成器89とを備えており、この信号生成器89によ
って得られた各種信号をタイミング生成回路86や、制
御回路87に供給する。
タイミング生成回路86は、前記ライン同期信号LSY
NCIが供給される毎に、それまでの計数値をクリアす
るとともに、ビデオクロック信号VCLKのカウントを
再開する第1主走査カウンタ90と、この第1主走査カ
ウンタ90のカウント出力に基づいてシフトゲート信号
S旧、2相りロック信号φIAI、φ2AI、<628
1、信号[ISl、Weなどを生成する第10シツク回
路91と、面記うイン同明信号LSYNC2が供給され
る毎に、それまでの計数値をクリアするとともに、ビデ
オクロック信号VCLKのカウントを再開する第2主走
査カウンタ92と、この第2主走査カウンタ92のカウ
ント出力に基づいてシフトゲート信号5t12.2相り
ロック信号φIA2、φ2A2、φ282、信号O52
などを生成する第20シツク回路93とを備えている。
NCIが供給される毎に、それまでの計数値をクリアす
るとともに、ビデオクロック信号VCLKのカウントを
再開する第1主走査カウンタ90と、この第1主走査カ
ウンタ90のカウント出力に基づいてシフトゲート信号
S旧、2相りロック信号φIAI、φ2AI、<628
1、信号[ISl、Weなどを生成する第10シツク回
路91と、面記うイン同明信号LSYNC2が供給され
る毎に、それまでの計数値をクリアするとともに、ビデ
オクロック信号VCLKのカウントを再開する第2主走
査カウンタ92と、この第2主走査カウンタ92のカウ
ント出力に基づいてシフトゲート信号5t12.2相り
ロック信号φIA2、φ2A2、φ282、信号O52
などを生成する第20シツク回路93とを備えている。
そして、第10シツク回路91によって得られたシフト
ゲート信号S旧、2相りロック信号φIAI、φ2A1
、φ2旧、信号O5+、Weや、第2c2シツク回路9
3によって得られたシフトゲート信号SH2,2相りa
ツク信号φ1A21.φ2A2、φ2B2、信号Oc
>2 すどを前記カラー〇CDアレー21〜インターフ
ェース部25に供給して、これらの動作を制御する。
ゲート信号S旧、2相りロック信号φIAI、φ2A1
、φ2旧、信号O5+、Weや、第2c2シツク回路9
3によって得られたシフトゲート信号SH2,2相りa
ツク信号φ1A21.φ2A2、φ2B2、信号Oc
>2 すどを前記カラー〇CDアレー21〜インターフ
ェース部25に供給して、これらの動作を制御する。
また、制御回路87は、前記発振回路85の出力から各
種制御信号を生成し、前記カラーCCDアレ−21〜イ
ンターフエース部25の動作を制御する。
種制御信号を生成し、前記カラーCCDアレ−21〜イ
ンターフエース部25の動作を制御する。
次に、第9図(a)〜(j)に示すタイミングチャート
を参照しながらこの実施例の動作を説明する。
を参照しながらこの実施例の動作を説明する。
まず、1942分の撮像動作が終了すれは、タイミング
制御部26は第9図(a)に示す如くカラーCCDアレ
ー1を構成するカラーCCD27a〜27eにラインシ
フト信号φv1〜φ■7を供給して、このカラーCCD
27a〜27eによって撮像された画像をシフトゲート
44に転送させる。この後、タイミング制御部26は第
9図(b)に示す如くこのカラーCCD27aにシフト
ゲート信号5旧を供給してこのカラーCCD27aに撮
像された各ライン画像を出力可能状態にする。
制御部26は第9図(a)に示す如くカラーCCDアレ
ー1を構成するカラーCCD27a〜27eにラインシ
フト信号φv1〜φ■7を供給して、このカラーCCD
27a〜27eによって撮像された画像をシフトゲート
44に転送させる。この後、タイミング制御部26は第
9図(b)に示す如くこのカラーCCD27aにシフト
ゲート信号5旧を供給してこのカラーCCD27aに撮
像された各ライン画像を出力可能状態にする。
次いで、タイミング制御部26は第9図(C)に不す如
くこのカラーCCD27aに2相りロック信号φIAI
、φ2Al、φ281を供給して、第9図(d)に示す
ようにこれら各カラーCCD27aからダミー画素部分
の画素を1画素単位で出力させるとともに、このダミー
画素部分の画素を出力させている途中で、第9図(e)
に示す如くアナログ処理部2に信号[)Stを供給して
第1補正回路28aに暗電流補正を行なわせる。
くこのカラーCCD27aに2相りロック信号φIAI
、φ2Al、φ281を供給して、第9図(d)に示す
ようにこれら各カラーCCD27aからダミー画素部分
の画素を1画素単位で出力させるとともに、このダミー
画素部分の画素を出力させている途中で、第9図(e)
に示す如くアナログ処理部2に信号[)Stを供給して
第1補正回路28aに暗電流補正を行なわせる。
この後、カラーCCD27aから有効画素が出力され始
めたとき、タイミング制御部26は第9図(f)に示す
如くアナログ処理部22に信号WBを供給して第1補正
回路28a〜第5補正回路28eに自バランスを補正さ
せながら、このカラーC0D27aの出力に基づいてR
GBカラー信号を生成させて、これをデジタル処理部2
4に記憶させる。なおこの場合、カラーCCD27a以
外のカラーCCD27b〜27eから画素信号が出力さ
れていないので、これらカラーCCD27b〜27eの
出力を処理している第2補正回路28b〜第5補正回路
28eの出力は変化しない。
めたとき、タイミング制御部26は第9図(f)に示す
如くアナログ処理部22に信号WBを供給して第1補正
回路28a〜第5補正回路28eに自バランスを補正さ
せながら、このカラーC0D27aの出力に基づいてR
GBカラー信号を生成させて、これをデジタル処理部2
4に記憶させる。なおこの場合、カラーCCD27a以
外のカラーCCD27b〜27eから画素信号が出力さ
れていないので、これらカラーCCD27b〜27eの
出力を処理している第2補正回路28b〜第5補正回路
28eの出力は変化しない。
また、このカラーC0D7aから有効画素が出力されて
いるときにおいて、タイミング制御部26は、第9図(
g)に示す如くこれらカラーCCD27b〜27eにシ
フトゲート信号5)12を供給してこれらカラー〇CD
27b〜27eに撮像された各ライン画像を出力可能状
態にする。
いるときにおいて、タイミング制御部26は、第9図(
g)に示す如くこれらカラーCCD27b〜27eにシ
フトゲート信号5)12を供給してこれらカラー〇CD
27b〜27eに撮像された各ライン画像を出力可能状
態にする。
次いで、タイミング制御部26は第9図(h)に示す如
くこれらカラー〇CD27b〜27eに2相りロック信
号φIA2、φ2A2、φ2B2を供給して、第9図(
i)に示すようにこれら各カラーCCD271)〜27
eからダミー画素部分の画素を1画素単位で出力させる
とともに、このダミー画素部分の画孟を出力させている
途中で、第9図(j)に示す如くアナログ処理部2に信
号DS2を供給して第2補正回路28b〜第2補正回路
28eに暗電流補正を行なわせる。
くこれらカラー〇CD27b〜27eに2相りロック信
号φIA2、φ2A2、φ2B2を供給して、第9図(
i)に示すようにこれら各カラーCCD271)〜27
eからダミー画素部分の画素を1画素単位で出力させる
とともに、このダミー画素部分の画孟を出力させている
途中で、第9図(j)に示す如くアナログ処理部2に信
号DS2を供給して第2補正回路28b〜第2補正回路
28eに暗電流補正を行なわせる。
この後、これら各カラーCCD27b〜27eから有効
画素が出力され始めたとき、タイミング制御部26はこ
れらカラー〇CD27b〜27eの出力に基づいてRG
Bカラー信号を生成させて、これをデジタル処理部24
に記憶させる。
画素が出力され始めたとき、タイミング制御部26はこ
れらカラー〇CD27b〜27eの出力に基づいてRG
Bカラー信号を生成させて、これをデジタル処理部24
に記憶させる。
そして、これらカラーC,CD27a〜27eから1ラ
イン分の画素が全て出力されたとき、デジタル処理部2
4に記憶されている各カラーCCD27a〜27eのR
GBカラー信号に基づいてインターフェース部25から
所定形式のRGBカラー信号を出力させる。
イン分の画素が全て出力されたとき、デジタル処理部2
4に記憶されている各カラーCCD27a〜27eのR
GBカラー信号に基づいてインターフェース部25から
所定形式のRGBカラー信号を出力させる。
この後、原稿を副走査方向に1ライン分、搬送し、上述
した動作を繰り返す。
した動作を繰り返す。
このようにこの実施例においてζよ、カラーCCD27
b〜27eから画素が出力されていないとき、カラーC
CD27aの出力に基づいて、このカラーC0D27a
や、他のカラーCCD27b〜27eの白バランス調整
を行なうようにしたので、第10に示す如くこれらカラ
ーCCD27a〜27eのつなぎ目部分の出力波形をフ
ラットにすることができる。
b〜27eから画素が出力されていないとき、カラーC
CD27aの出力に基づいて、このカラーC0D27a
や、他のカラーCCD27b〜27eの白バランス調整
を行なうようにしたので、第10に示す如くこれらカラ
ーCCD27a〜27eのつなぎ目部分の出力波形をフ
ラットにすることができる。
また上述した実施例においては、カラーCCD27b〜
27eのラインシフト期間中に、信号Weを発生して、
これらカラーC0D27b〜27eや、カラー〇CD2
7aの白バランス調整を行なうようにしているが、カラ
ーCCD27b〜27eからダミー画素が出力されてい
るとき、信号Weを発生させて各カラーCCD27a〜
27eの白バランス調整を行なうようにしても良い。
27eのラインシフト期間中に、信号Weを発生して、
これらカラーC0D27b〜27eや、カラー〇CD2
7aの白バランス調整を行なうようにしているが、カラ
ーCCD27b〜27eからダミー画素が出力されてい
るとき、信号Weを発生させて各カラーCCD27a〜
27eの白バランス調整を行なうようにしても良い。
く効果〉
以上説明したように本発明によれば、臼レベル補正値β
の値が変動しても、各カラーCCDのつなぎ目部分にお
いて出力波形が歪まないようにすることができる。
の値が変動しても、各カラーCCDのつなぎ目部分にお
いて出力波形が歪まないようにすることができる。
第1図は本発明による画像読取り装置の一実施例を示す
ブロック図、第2図は第1図に示すカラーCCDアレー
の構成例を示す模式図、第3図は第2図に示すカラーC
CDの構成例を示す模式図、第4図(a)〜(e)は各
々同実施例におけるカラーCCDの駆動例を示すタイミ
ングチャート、第5図(a)〜(i)は各々同実施例に
おけるカラーCCDの駆動例を示すタイミングチャート
、第6図は第1図に示すアナログ処理部の詳細を示すブ
ロック図、第7図(a)は第6図に示す第1補正回路の
詳細を示す回路図、第7図(1))は第6図に示す第2
補正回路の詳細を示す回路図、第8図は第1図に示すタ
イミング制御部の詳細を示すブロック図、第9図(a)
〜(j)は各々同実施例の動作例を示すタイミングチャ
ート、第10図は同実施例の出力例を示す波形図、第1
1図は従来の画像読取り装置の一例を示すブロック図、
第12図は第11図に示すカラーCCDアレーの構成例
を示す模式図、第13図はカラーCCDアレーの画素構
成例を示す模式図、第14図は第11図に示すアナログ
処理部の詳細を示すブロック図、第15図(a)〜(f
)は各々第11図に示す画像読取り装置の動作例を示す
タイミングチャート、第16図は第11図に示す画像読
取り装置の出力例を示す波形図である。 21・・・画像読取り部(カラーCCDアレー)、22
・・・白バランス調整部(アナログ処理部)、26・・
・第1駆動部、第2駆動部(タイミング制御部)、27
a〜27e・・・第1ないし第nラインセンサ(カラー
CCD) 、36・・・白バランス調整用基板(基板)
。
ブロック図、第2図は第1図に示すカラーCCDアレー
の構成例を示す模式図、第3図は第2図に示すカラーC
CDの構成例を示す模式図、第4図(a)〜(e)は各
々同実施例におけるカラーCCDの駆動例を示すタイミ
ングチャート、第5図(a)〜(i)は各々同実施例に
おけるカラーCCDの駆動例を示すタイミングチャート
、第6図は第1図に示すアナログ処理部の詳細を示すブ
ロック図、第7図(a)は第6図に示す第1補正回路の
詳細を示す回路図、第7図(1))は第6図に示す第2
補正回路の詳細を示す回路図、第8図は第1図に示すタ
イミング制御部の詳細を示すブロック図、第9図(a)
〜(j)は各々同実施例の動作例を示すタイミングチャ
ート、第10図は同実施例の出力例を示す波形図、第1
1図は従来の画像読取り装置の一例を示すブロック図、
第12図は第11図に示すカラーCCDアレーの構成例
を示す模式図、第13図はカラーCCDアレーの画素構
成例を示す模式図、第14図は第11図に示すアナログ
処理部の詳細を示すブロック図、第15図(a)〜(f
)は各々第11図に示す画像読取り装置の動作例を示す
タイミングチャート、第16図は第11図に示す画像読
取り装置の出力例を示す波形図である。 21・・・画像読取り部(カラーCCDアレー)、22
・・・白バランス調整部(アナログ処理部)、26・・
・第1駆動部、第2駆動部(タイミング制御部)、27
a〜27e・・・第1ないし第nラインセンサ(カラー
CCD) 、36・・・白バランス調整用基板(基板)
。
Claims (1)
- 第1ないし第nラインセンサを有する画像読取り部と、
前記第1ラインセンサによって撮像される白バランス調
整用基板と、予め決められた第2のタイミングで前記第
2ないし第nラインセンサから撮像結果を出力させる第
2駆動部と、この第2駆動部が前記第2ないし第nライ
ンセンサの駆動を行なっていないとき、前記第1ライン
センサから撮像結果を出力させる第1駆動部と、前記第
1ラインセンサから撮像結果が出力されているとき、こ
の撮像結果に基づいて前記第1ないし第nラインセンサ
の白バランス調整を行なう白バランス調整部とを備えた
ことを特徴とする画像読取り装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62304795A JPH027670A (ja) | 1987-12-02 | 1987-12-02 | 画像読取り装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62304795A JPH027670A (ja) | 1987-12-02 | 1987-12-02 | 画像読取り装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH027670A true JPH027670A (ja) | 1990-01-11 |
Family
ID=17937328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62304795A Pending JPH027670A (ja) | 1987-12-02 | 1987-12-02 | 画像読取り装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH027670A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10905577B2 (en) | 2017-04-28 | 2021-02-02 | Covidien Lp | Stent delivery system |
-
1987
- 1987-12-02 JP JP62304795A patent/JPH027670A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10905577B2 (en) | 2017-04-28 | 2021-02-02 | Covidien Lp | Stent delivery system |
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