JPH027620A - 集積論理回路 - Google Patents
集積論理回路Info
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- JPH027620A JPH027620A JP1017832A JP1783289A JPH027620A JP H027620 A JPH027620 A JP H027620A JP 1017832 A JP1017832 A JP 1017832A JP 1783289 A JP1783289 A JP 1783289A JP H027620 A JPH027620 A JP H027620A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は高い供給電圧を搬送する第１給電ラインと、論
理回路の出力端子との間の第１電流通路に配置される第
１サブ回路及び前記出力端子と、低い供給電圧を搬送す
る第２給電ラインとの間の第２電流通路に配置される第
２サブ回路とを具え、前記両型流通路の少なくとも一方
の電流通路に少なくとも１個の付加トランジスタの電流
チャネルを配置して、該電流通路におけるサブ回路の他
のトランジスタにおける有害な強い電界を制限するよう
にした集積論理回路に関するのである。
理回路の出力端子との間の第１電流通路に配置される第
１サブ回路及び前記出力端子と、低い供給電圧を搬送す
る第２給電ラインとの間の第２電流通路に配置される第
２サブ回路とを具え、前記両型流通路の少なくとも一方
の電流通路に少なくとも１個の付加トランジスタの電流
チャネルを配置して、該電流通路におけるサブ回路の他
のトランジスタにおける有害な強い電界を制限するよう
にした集積論理回路に関するのである。
斯種の論理回路はオランダ国特許出願第８４００５２３
号から既知である。出力接続点と低い供給電圧を搬送す
る第２給電ラインとの間に配置される第２サブ回路にお
けるＮチャネル電界効果トランジスタを保護するために
、従来の論理回路では斯かるトランジスタに追加のＮチ
ャネル電界効果トランジスタを縦続接続している。この
追加の付加トランジスタの制御電極は高い供給電圧を搬
送する第１給電ラインに接続されている。従って、高い
供給電圧と低い供給電圧との差にせいぜい等しい電圧か
ら付加トランジスタのしきい値電圧を差引いた電圧が保
護すべきトランジスタの両端間に現れることになる。こ
れはトランジスタ間の電圧が高いためにそのトランジス
タの内部に生ずる強い電界強度により起こるいわゆるホ
ットキャリヤのストレス効果及びホットキャリヤの劣化
の恐れを低減させる。トランジスタの寸法が小さくなる
につれて、これらの問題は一層重大となる。論理回路に
おける第１サブ回路のＮチャネル電界効果トランジスタ
を同じようにして保護すると、付加のＮチャネル電界効
果トランジスタの縦続接続によって、第１サブ回路が導
通する場合に、出力端子に接続される消散負荷が十分高
い論理レベルにまで立上れなくなると言う問題が生ずる
。これは出力電圧が増大すると２つのＮチャネルトラン
ジスタがさらに益々ピンチされるからである。これがた
めトランジスタの寸法を大きくすることば意味をなさな
い。
号から既知である。出力接続点と低い供給電圧を搬送す
る第２給電ラインとの間に配置される第２サブ回路にお
けるＮチャネル電界効果トランジスタを保護するために
、従来の論理回路では斯かるトランジスタに追加のＮチ
ャネル電界効果トランジスタを縦続接続している。この
追加の付加トランジスタの制御電極は高い供給電圧を搬
送する第１給電ラインに接続されている。従って、高い
供給電圧と低い供給電圧との差にせいぜい等しい電圧か
ら付加トランジスタのしきい値電圧を差引いた電圧が保
護すべきトランジスタの両端間に現れることになる。こ
れはトランジスタ間の電圧が高いためにそのトランジス
タの内部に生ずる強い電界強度により起こるいわゆるホ
ットキャリヤのストレス効果及びホットキャリヤの劣化
の恐れを低減させる。トランジスタの寸法が小さくなる
につれて、これらの問題は一層重大となる。論理回路に
おける第１サブ回路のＮチャネル電界効果トランジスタ
を同じようにして保護すると、付加のＮチャネル電界効
果トランジスタの縦続接続によって、第１サブ回路が導
通する場合に、出力端子に接続される消散負荷が十分高
い論理レベルにまで立上れなくなると言う問題が生ずる
。これは出力電圧が増大すると２つのＮチャネルトラン
ジスタがさらに益々ピンチされるからである。これがた
めトランジスタの寸法を大きくすることば意味をなさな
い。
本発明の目的は設定すべき論理高レベルを制限しない保
護の付加トランジスタを含む論理回路を提供することに
ある。
護の付加トランジスタを含む論理回路を提供することに
ある。
本発明による論理回路は、前記付加トランジスタを前記
他のトランジスタと直列に接続すると共に、該付加トラ
ンジスタの導電形を前記他のトランジスタの導電形とは
反対とし、これら両トランジスタの直列回路を前記面電
流通路の一方に配置し、論理回路の論理状態の変化に応
じて前記付加トランジスタをダイオードとしてか、又は
電流源のいずれかとして接続するように切り換えるスイ
ッチング手段を設けることを特徴とする。
他のトランジスタと直列に接続すると共に、該付加トラ
ンジスタの導電形を前記他のトランジスタの導電形とは
反対とし、これら両トランジスタの直列回路を前記面電
流通路の一方に配置し、論理回路の論理状態の変化に応
じて前記付加トランジスタをダイオードとしてか、又は
電流源のいずれかとして接続するように切り換えるスイ
ッチング手段を設けることを特徴とする。
一方の電流通路における他のトランジスタを保護するた
めの付加トランジスタは、他方の電流通路が導通状態か
らブロック（非導通）状態に変わる際に電流源として接
続される。トランジスタの導電形を上述したように選定
するために、付加トランジスタはその両端間の電圧が低
下する際にピンチされなくなる。付加トランジスタは他
方の電流通路がブロック状態から導通状態に変わる際に
ダイオードとして接続される。このような付加トランジ
ス・夕の機能状態の変更は他のトランジスタの両端間に
増加電圧を誘起し、ホットキャリヤのストレス効果を起
生せしめる。付加トランジスタをダイオードとして接続
することによって前記他のトランジスタ間に現れる電圧
はしきい値電圧分だけ低下する。
めの付加トランジスタは、他方の電流通路が導通状態か
らブロック（非導通）状態に変わる際に電流源として接
続される。トランジスタの導電形を上述したように選定
するために、付加トランジスタはその両端間の電圧が低
下する際にピンチされなくなる。付加トランジスタは他
方の電流通路がブロック状態から導通状態に変わる際に
ダイオードとして接続される。このような付加トランジ
ス・夕の機能状態の変更は他のトランジスタの両端間に
増加電圧を誘起し、ホットキャリヤのストレス効果を起
生せしめる。付加トランジスタをダイオードとして接続
することによって前記他のトランジスタ間に現れる電圧
はしきい値電圧分だけ低下する。
本発明の好適例では、前記両サブ回路におけるトランジ
スタを同一導電形の電界効果トランジスタとし、これら
のトランジスタを前記出力端子に直接接続し、少なくと
も１個の反対導電形の付加トランジスタの電流チャネル
を該付加トランジスタが属するサブ回路と、該サブ回路
に関連する給電ラインとの間に接続する。導電形が異な
る電界効果トランジスタが接続される論理回路の出力端
子における電圧が前記高い供給電圧以上に高くなるか、
又は斯様な回路の出力電圧が前記低い供給電圧以下に降
下すると、関連する電界効果トランジスタの内の、前記
回路の出力端子に接続される拡散部から電荷がウェル、
即ち基板へと注入される。これによりラフチーアップ（
１ａｔｃｈ−ｕｐ）現象が生じる。このような問題は、
単に同じ導電形の電界効果トランジスタを回路の出力端
子に接続するだけで少なくとも半減される。
スタを同一導電形の電界効果トランジスタとし、これら
のトランジスタを前記出力端子に直接接続し、少なくと
も１個の反対導電形の付加トランジスタの電流チャネル
を該付加トランジスタが属するサブ回路と、該サブ回路
に関連する給電ラインとの間に接続する。導電形が異な
る電界効果トランジスタが接続される論理回路の出力端
子における電圧が前記高い供給電圧以上に高くなるか、
又は斯様な回路の出力電圧が前記低い供給電圧以下に降
下すると、関連する電界効果トランジスタの内の、前記
回路の出力端子に接続される拡散部から電荷がウェル、
即ち基板へと注入される。これによりラフチーアップ（
１ａｔｃｈ−ｕｐ）現象が生じる。このような問題は、
単に同じ導電形の電界効果トランジスタを回路の出力端
子に接続するだけで少なくとも半減される。
本発明による論理回路の他の好適例では、前記付加回路
に関連するサブ−路間の電圧が高くなる際に、前記スイ
ッチング手段が前記付加トランジスタをダイオードとし
て接続し、且つ前記付加トランジスタに関連するサブ回
路における他のトランジスタに流れる電流が該他のトラ
ンジスタ間の電圧にほぼ無関係となるようにする。従っ
て、付加トランジスタの切り換えによって誘起される電
圧変化が、寄生インダクタンスを経て回路の論理状態を
変えるような電流ピークを起生じなくなる。
に関連するサブ−路間の電圧が高くなる際に、前記スイ
ッチング手段が前記付加トランジスタをダイオードとし
て接続し、且つ前記付加トランジスタに関連するサブ回
路における他のトランジスタに流れる電流が該他のトラ
ンジスタ間の電圧にほぼ無関係となるようにする。従っ
て、付加トランジスタの切り換えによって誘起される電
圧変化が、寄生インダクタンスを経て回路の論理状態を
変えるような電流ピークを起生じなくなる。
さらに本発明の他の好適例では、前記付加トランジスタ
に関連するサブ回路間の電圧が低くなる際に、前記スイ
ッチング手段が徐々に前記付加トランジスタを電流源と
して接続し、前記関連するサブ回路における他のトラン
ジスタを経て流れる電流が前記他のトランジスタ間の電
圧に依存するようにする。付加トランジスタは、ホット
キャリヤストレスの恐れがあるから、早まって全出力に
駆動すべきではない。付加トランジスタの駆動は徐々に
行うようにする。その理由は、上述したような状態では
、他のトランジスタ間の電圧が導通電流値を決定するか
らである。前記他のトランジスタ間の電圧が過度に急激
に増大すると、電流ピークが生じ、これが寄生インダク
タンスを経て回路の論理状態を変えることになる。
に関連するサブ回路間の電圧が低くなる際に、前記スイ
ッチング手段が徐々に前記付加トランジスタを電流源と
して接続し、前記関連するサブ回路における他のトラン
ジスタを経て流れる電流が前記他のトランジスタ間の電
圧に依存するようにする。付加トランジスタは、ホット
キャリヤストレスの恐れがあるから、早まって全出力に
駆動すべきではない。付加トランジスタの駆動は徐々に
行うようにする。その理由は、上述したような状態では
、他のトランジスタ間の電圧が導通電流値を決定するか
らである。前記他のトランジスタ間の電圧が過度に急激
に増大すると、電流ピークが生じ、これが寄生インダク
タンスを経て回路の論理状態を変えることになる。
本発明による論理回路のさらに他の好適例では、前記ス
イッチング手段を第１スイッチングトランジスタ、第２
スイッチングトランジスタ及び出力電圧に応じて両スイ
ッチングトランジスタを切り換えるために論理回路の出
力端子と前記両スイッチングトランジスタの制御電極と
の間に配置する帰還回路で構成し、前記付加トランジス
タをダイオードとして接続するために前記第１スイッチ
ングトランジスタの電流チャネルを前記付加トランジス
タの制御電極と前記付加トランジスタの主電極との間に
接続し、前記付加トランジスタを電流源として接続する
ために前記第２スイッチングトランジスタの電流チャネ
ルを前記付加トランジスタの制御電極と、関連する給電
ラインとの間に接続する。従って、出力電圧は関連する
他のトランジスタ間の電圧及びそのトランジスタを流れ
る電流を共に決定する。付加トランジスタの切り換え瞬
時は出力電圧によって決定される。
イッチング手段を第１スイッチングトランジスタ、第２
スイッチングトランジスタ及び出力電圧に応じて両スイ
ッチングトランジスタを切り換えるために論理回路の出
力端子と前記両スイッチングトランジスタの制御電極と
の間に配置する帰還回路で構成し、前記付加トランジス
タをダイオードとして接続するために前記第１スイッチ
ングトランジスタの電流チャネルを前記付加トランジス
タの制御電極と前記付加トランジスタの主電極との間に
接続し、前記付加トランジスタを電流源として接続する
ために前記第２スイッチングトランジスタの電流チャネ
ルを前記付加トランジスタの制御電極と、関連する給電
ラインとの間に接続する。従って、出力電圧は関連する
他のトランジスタ間の電圧及びそのトランジスタを流れ
る電流を共に決定する。付加トランジスタの切り換え瞬
時は出力電圧によって決定される。
本発明の他の好適例では、前記付加トランジスタを第２
導電形のものとする際に、前記第１及び第２スイッチン
グトランジスタをそれぞれ第２及び第１導電形のものと
し、且つ前記付加トランジスタを第１導電形のものとす
る際には前記第１及び第２スイッチングトランジスタを
それぞれ第１及び第２導電形のものとする。上述したよ
うな導電形のスイッチングトランジスタを使用すると、
しきい値電圧の損失がなくなる。
導電形のものとする際に、前記第１及び第２スイッチン
グトランジスタをそれぞれ第２及び第１導電形のものと
し、且つ前記付加トランジスタを第１導電形のものとす
る際には前記第１及び第２スイッチングトランジスタを
それぞれ第１及び第２導電形のものとする。上述したよ
うな導電形のスイッチングトランジスタを使用すると、
しきい値電圧の損失がなくなる。
さらに本発明の好適例では、前記第１スイッチングトラ
ンジスタを前記第２スイッチングトランジスタよりも十
分大きくする。小形の第２スイッチングトランジスタは
、付加トランジスタを上述したように徐々に全出力にま
で駆動させるのに必要な小電流を伝導する。大形の第１
スイッチングトランジスタは付加トランジスタを電流源
としての接続からダイオードとしての接続に高速に切り
換え得るのに必要な大電流を伝導する。前述したように
、これは関連するサブ回路における他のトランジスタを
経る電流が、関連するサブ回路間の電圧が増大する場合
に関連するトランジスタ間の電圧にほぼ無関係となる際
に行う必要がある。例えば、他のトランジスタとして電
界効果トランジスタを用いる場合、このことはダイオー
ド機能への付加トランジスタの切り換えが斯かる電界効
果トランジスタの飽和後であるも、ホットキャリヤスト
レスが生じる限度をそのトランジスタのドレイン−ソー
ス電圧が越える前に行う必要がある。
ンジスタを前記第２スイッチングトランジスタよりも十
分大きくする。小形の第２スイッチングトランジスタは
、付加トランジスタを上述したように徐々に全出力にま
で駆動させるのに必要な小電流を伝導する。大形の第１
スイッチングトランジスタは付加トランジスタを電流源
としての接続からダイオードとしての接続に高速に切り
換え得るのに必要な大電流を伝導する。前述したように
、これは関連するサブ回路における他のトランジスタを
経る電流が、関連するサブ回路間の電圧が増大する場合
に関連するトランジスタ間の電圧にほぼ無関係となる際
に行う必要がある。例えば、他のトランジスタとして電
界効果トランジスタを用いる場合、このことはダイオー
ド機能への付加トランジスタの切り換えが斯かる電界効
果トランジスタの飽和後であるも、ホットキャリヤスト
レスが生じる限度をそのトランジスタのドレイン−ソー
ス電圧が越える前に行う必要がある。
これがため、付加トランジスタの切り換えは十分迅速に
行う必要がある。
行う必要がある。
本発明のさらに他の好適例では、前記帰還回路を論理回
路の出力端子と前記両スイッチングトランジスタの少な
くとも一方のトランジスタの制御電極との間に非反転バ
ッファで構成する。バッファの遷移点を固定させること
によって、少なくとも一方のトランジスタが導通する瞬
時を所定の出力負荷に対する回路の出力電圧に応じて決
定することができる。
路の出力端子と前記両スイッチングトランジスタの少な
くとも一方のトランジスタの制御電極との間に非反転バ
ッファで構成する。バッファの遷移点を固定させること
によって、少なくとも一方のトランジスタが導通する瞬
時を所定の出力負荷に対する回路の出力電圧に応じて決
定することができる。
実施例について図面を参照して説明するに、第１図はＮ
チャネル電界効果トランジスタ間、及びＴ２を具えてい
るプッシュプル役形態の本発明による論理回路の一例を
示し、上記両トランジスタはプッシュプル役のブツシュ
トランジスタ及びプルトランジスタをそれぞれ形成し、
又これらのトランジスタの各制御電極は入力電圧Ｖｌｌ
及びＶｉ２を受電する。プッシュプル役の出力端子にの
出力電圧はり。であり、この出力端子Ｋにおける負荷を
抵抗Ｒ，，Ｒ２及びコンデンサＣ１によって示しである
。このような負荷は、例えばＴＴＬ回路の入力端とする
ことができる。熱い電子（ホットエレクトロン）のスト
レス効果をなくすためにプルトランジスタＴ２にＮチャ
ネル電界効果トランジスタ間Ｂ、を縦続配置する。この
トランジスタＴＢ＋ の制御電極は通常Ｖ。Ｄに等しい
基準電圧ｖｒｅｆ に接続する。この場合にトランジス
タ１２間に発生する最大電圧は（Ｖａｎ−Ｖｓｓ）から
トランジスタＴＯ，のしきい値電圧を差引いた電圧値と
なる。ブツシュトランジスタＴ、もこれに縦続接続され
るＮチャネル電界効果トランジスタにより保護する場合
には、出力電圧Ｖ。
チャネル電界効果トランジスタ間、及びＴ２を具えてい
るプッシュプル役形態の本発明による論理回路の一例を
示し、上記両トランジスタはプッシュプル役のブツシュ
トランジスタ及びプルトランジスタをそれぞれ形成し、
又これらのトランジスタの各制御電極は入力電圧Ｖｌｌ
及びＶｉ２を受電する。プッシュプル役の出力端子にの
出力電圧はり。であり、この出力端子Ｋにおける負荷を
抵抗Ｒ，，Ｒ２及びコンデンサＣ１によって示しである
。このような負荷は、例えばＴＴＬ回路の入力端とする
ことができる。熱い電子（ホットエレクトロン）のスト
レス効果をなくすためにプルトランジスタＴ２にＮチャ
ネル電界効果トランジスタ間Ｂ、を縦続配置する。この
トランジスタＴＢ＋ の制御電極は通常Ｖ。Ｄに等しい
基準電圧ｖｒｅｆ に接続する。この場合にトランジス
タ１２間に発生する最大電圧は（Ｖａｎ−Ｖｓｓ）から
トランジスタＴＯ，のしきい値電圧を差引いた電圧値と
なる。ブツシュトランジスタＴ、もこれに縦続接続され
るＮチャネル電界効果トランジスタにより保護する場合
には、出力電圧Ｖ。
が論理高レベルにまで増大する際に問題が生じる。
この場合にブツシュトランジスタＴ１並びにこれに縦続
接続した保護トランジスタは、出力電圧Ｖ。が高くなる
につれてさらに益々ピンチされる。その理由は、両トラ
ンジスタの制御電圧（ゲート電圧からソース電圧を差引
いた電圧）が低下するからである。これにより十分高い
出力電圧（例えばＶ、。−ＶＴＨにおける）に対して十
分大きな電流が得られなくなる。このような問題を軽減
すると共に、ホットエレクトロンのストレス効果に対し
てブツシュトランジスタＴ１を保護するために、ブツシ
ュトランジスタＴ１にＰチャネル電界効果形の付加トラ
ンジスタＴＢ２を縦続接続する。この付加トランジスタ
ＴＢ２は、出力電圧Ｖ。が低下し、従ってブツシュトラ
ンジスタＴ１間の電圧が高くなる際には第１スイッチン
グトランジスタＳＴ、を介してダイオードとして接続さ
れる。出力電圧Ｖ。が高くなりブツシュトランジスタＴ
１間の電圧が低くなると、上記付加トランジスタＴＢ２
は第２スイッチングトランジスタＳＴ２を介して電流源
として接続される。
接続した保護トランジスタは、出力電圧Ｖ。が高くなる
につれてさらに益々ピンチされる。その理由は、両トラ
ンジスタの制御電圧（ゲート電圧からソース電圧を差引
いた電圧）が低下するからである。これにより十分高い
出力電圧（例えばＶ、。−ＶＴＨにおける）に対して十
分大きな電流が得られなくなる。このような問題を軽減
すると共に、ホットエレクトロンのストレス効果に対し
てブツシュトランジスタＴ１を保護するために、ブツシ
ュトランジスタＴ１にＰチャネル電界効果形の付加トラ
ンジスタＴＢ２を縦続接続する。この付加トランジスタ
ＴＢ２は、出力電圧Ｖ。が低下し、従ってブツシュトラ
ンジスタＴ１間の電圧が高くなる際には第１スイッチン
グトランジスタＳＴ、を介してダイオードとして接続さ
れる。出力電圧Ｖ。が高くなりブツシュトランジスタＴ
１間の電圧が低くなると、上記付加トランジスタＴＢ２
は第２スイッチングトランジスタＳＴ２を介して電流源
として接続される。
本発明の基本概念を説明するために、初期状態は出力電
圧Ｖ。が論理高レベルにあるものとする。この場合に入
力電圧Ｖｌｌは論理高レベルにあり、又入力電圧Ｖｔ□
は論理低レベルにある。この際、制御電極が、本例では
縦続インバータ回路［Ｎ１及びＩＮ２によって示しであ
る非反転回路を介して出力端子Ｋに結合される第１スイ
ッチングトランジスタＳＴ、はブロックされる。これに
対し、制御電極が同様にインバータ回路［Ｎ３及びＩＮ
４を介して出力端子Ｋに結合される第２スイッチングト
ランジスタＳＴ２は導通する。この状態では付加トラン
ジスタＴＢ２の制御電極が低い供給電圧ＶＳＳに接続さ
れるために、この付加トランジスタＴＢ、は電流源とし
て接続される。
圧Ｖ。が論理高レベルにあるものとする。この場合に入
力電圧Ｖｌｌは論理高レベルにあり、又入力電圧Ｖｔ□
は論理低レベルにある。この際、制御電極が、本例では
縦続インバータ回路［Ｎ１及びＩＮ２によって示しであ
る非反転回路を介して出力端子Ｋに結合される第１スイ
ッチングトランジスタＳＴ、はブロックされる。これに
対し、制御電極が同様にインバータ回路［Ｎ３及びＩＮ
４を介して出力端子Ｋに結合される第２スイッチングト
ランジスタＳＴ２は導通する。この状態では付加トラン
ジスタＴＢ２の制御電極が低い供給電圧ＶＳＳに接続さ
れるために、この付加トランジスタＴＢ、は電流源とし
て接続される。
入力端子Ｖ１□が論理低レベルから論理高レベルへと変
化することにより、出力電圧ｖ０が論理高レベルから論
理低レベルへと変化し始める。この場合に入力端子Ｖｉ
ｌは短期間論理高レベルに保持される。入力端子Ｖｉ２
が高くなる前に入力端子Ｖｌｌを論理低レベルにすると
、回路の論理状態の変換が遅くなる。しかし、両入力電
圧を同時に変化させると、かなりの電流変化を生ぜしめ
、これが寄生インダクタンス（図示せず）の存在により
給電ラインＶＬＩ及びＶＬ２に妨害電圧を発生させるこ
とになる。従って、プルトランジスタＴ２が導通するこ
とになり、又ブツシュトランジスタＴ１も導通したまま
となる。この場合に、出力電圧Ｖ。が低下するために、
依然導通しているブツシュトランジスタＴ１間の電圧が
高くなって、このトランジスタＴ１が飽和するようにな
る。この場合にブツシュトランジスタＴ１に流れる電流
は、このトランジスタ間の電圧にほぼ無関係である。ホ
ットエレクトロンのストレス効果がブツシュトランジス
タＴ、に発生する前に、付加トランジスタＴＢ２を電流
源としての機能から、ダイオードとして機能するように
切り換えて、ブツシュトランジスタＴ１間の電圧を制限
する付加的な電圧ドロップを生せしめるようにする必要
がある。これは迅速に行う必要があり、このために第１
スイッチングトランジスタＳＴＩを大形上ランジスタと
して、多量の電荷が短期間に付加トランジスタＴＢ２の
ドレインから制御電圧へと流れるようにする。インバー
タ回路ＩＮＩの遷移点を調整することによって、第１ス
イッチングトランジスタＳＴ＋ が導通ずる瞬時を固定
させることができる。同様に、インバータ回路ＩＮ３の
遷移点は、第２スイッチングトランジスタＳＴ２がブロ
ックされる瞬時を決定する。さらに、第１スイッチング
トランジスタＳＴ、をＰチャネル電界効果形のものとす
るため、このトランジスタは付加トランジスタＴＢ２の
制御電極をしきい値電圧の損失分なく斯かるトランジス
タＴＢ２のドレイン電圧に充電する。この場合に入力端
子Ｖｌｌは低いため、ブツシュトランジスタＴ１はブロ
ックされる。従って、出力電圧ｖ０は論理低レベルとな
る。
化することにより、出力電圧ｖ０が論理高レベルから論
理低レベルへと変化し始める。この場合に入力端子Ｖｉ
ｌは短期間論理高レベルに保持される。入力端子Ｖｉ２
が高くなる前に入力端子Ｖｌｌを論理低レベルにすると
、回路の論理状態の変換が遅くなる。しかし、両入力電
圧を同時に変化させると、かなりの電流変化を生ぜしめ
、これが寄生インダクタンス（図示せず）の存在により
給電ラインＶＬＩ及びＶＬ２に妨害電圧を発生させるこ
とになる。従って、プルトランジスタＴ２が導通するこ
とになり、又ブツシュトランジスタＴ１も導通したまま
となる。この場合に、出力電圧Ｖ。が低下するために、
依然導通しているブツシュトランジスタＴ１間の電圧が
高くなって、このトランジスタＴ１が飽和するようにな
る。この場合にブツシュトランジスタＴ１に流れる電流
は、このトランジスタ間の電圧にほぼ無関係である。ホ
ットエレクトロンのストレス効果がブツシュトランジス
タＴ、に発生する前に、付加トランジスタＴＢ２を電流
源としての機能から、ダイオードとして機能するように
切り換えて、ブツシュトランジスタＴ１間の電圧を制限
する付加的な電圧ドロップを生せしめるようにする必要
がある。これは迅速に行う必要があり、このために第１
スイッチングトランジスタＳＴＩを大形上ランジスタと
して、多量の電荷が短期間に付加トランジスタＴＢ２の
ドレインから制御電圧へと流れるようにする。インバー
タ回路ＩＮＩの遷移点を調整することによって、第１ス
イッチングトランジスタＳＴ＋ が導通ずる瞬時を固定
させることができる。同様に、インバータ回路ＩＮ３の
遷移点は、第２スイッチングトランジスタＳＴ２がブロ
ックされる瞬時を決定する。さらに、第１スイッチング
トランジスタＳＴ、をＰチャネル電界効果形のものとす
るため、このトランジスタは付加トランジスタＴＢ２の
制御電極をしきい値電圧の損失分なく斯かるトランジス
タＴＢ２のドレイン電圧に充電する。この場合に入力端
子Ｖｌｌは低いため、ブツシュトランジスタＴ１はブロ
ックされる。従って、出力電圧ｖ０は論理低レベルとな
る。
出力電圧ｖ０を論理低レベルから、論理高レベルに高め
るためには、プルトランジスタＴ２を論理低レベル人力
信号Ｌ２によってブロックさせる前に、ブツシュトラン
ジスタＴ１を論理高レベル人力信号Ｖｌｌによって導通
させる。前述したように、このシーケンスは妨害誘導電
圧を低下させるように選定する。この際、付加トランジ
スタＴＢ２は電流源として接続する必要がある。これは
第２スイッチングトランジスタＳＴ２を導通させ、第１
スイッチングトランジスタＳＴ、をブロックすることに
より実現する。この場合にブツシュトランジスタＴ１は
直線動作範囲に入り、このトランジスタによって伝導さ
れる電流は、このトランジスタ間の電圧に依存する。付
加トランジスタＴＢ２が電流源として過度に速く作動す
るようになると、電流変化が過度に速くなり、寄生イン
ダクタンスを経る妨害電圧を起生せしめることになる。
るためには、プルトランジスタＴ２を論理低レベル人力
信号Ｌ２によってブロックさせる前に、ブツシュトラン
ジスタＴ１を論理高レベル人力信号Ｖｌｌによって導通
させる。前述したように、このシーケンスは妨害誘導電
圧を低下させるように選定する。この際、付加トランジ
スタＴＢ２は電流源として接続する必要がある。これは
第２スイッチングトランジスタＳＴ２を導通させ、第１
スイッチングトランジスタＳＴ、をブロックすることに
より実現する。この場合にブツシュトランジスタＴ１は
直線動作範囲に入り、このトランジスタによって伝導さ
れる電流は、このトランジスタ間の電圧に依存する。付
加トランジスタＴＢ２が電流源として過度に速く作動す
るようになると、電流変化が過度に速くなり、寄生イン
ダクタンスを経る妨害電圧を起生せしめることになる。
従って、付加トランジスタＴＢ２ は徐々に電流源とし
て作動させる。
て作動させる。
これは第２スイッチングトランジスタＳＴ２を小形トラ
ンジスタとする際に徐々に起こるため、付加トランジス
タＴＢ２の制御電極からは単位時間当り少量ずつの電荷
しか引出せなくなる。付加トランジスタＴＢ２が電流源
として作動する瞬時はインバータ回路ＩＮ３の遷移点及
び第２スイッチングトランジスタＳＴ、の大きさに共通
に依存する。
ンジスタとする際に徐々に起こるため、付加トランジス
タＴＢ２の制御電極からは単位時間当り少量ずつの電荷
しか引出せなくなる。付加トランジスタＴＢ２が電流源
として作動する瞬時はインバータ回路ＩＮ３の遷移点及
び第２スイッチングトランジスタＳＴ、の大きさに共通
に依存する。
第１図はプッシュプル段形式の本発明による集積論理回
路の一例を示す回路図である。 Ｔ、、 Ｔ、・・・Ｎチャネル電界効果トランジスタ（
Ｒ，、Ｒ，、Ｃ，） ・・・負荷 Ｋ・・・出力端子 ＴＢ、・・・Ｎチャネル電界効果トランジスタＴｅａ・
・・Ｐチャネル付加トランジスタＳＴ＋ ・・・第１ス
イッチングトランジスタＳＴ、・・・第２スイッチング
トランジスタＩＮ１〜ＩＮ４・・・インバータ回路
路の一例を示す回路図である。 Ｔ、、 Ｔ、・・・Ｎチャネル電界効果トランジスタ（
Ｒ，、Ｒ，、Ｃ，） ・・・負荷 Ｋ・・・出力端子 ＴＢ、・・・Ｎチャネル電界効果トランジスタＴｅａ・
・・Ｐチャネル付加トランジスタＳＴ＋ ・・・第１ス
イッチングトランジスタＳＴ、・・・第２スイッチング
トランジスタＩＮ１〜ＩＮ４・・・インバータ回路
Claims (1)
- 【特許請求の範囲】 １、高い供給電圧を搬送する第１給電ラインと、論理回
路の出力端子との間の第１電流通路に配置される第１サ
ブ回路及び前記出力端子と、低い供給電圧を搬送する第
２給電ラインとの間の第２電流通路に配置される第２サ
ブ回路とを具え、前記両電流通路の少なくとも一方の電
流通路に少なくとも１個の付加トランジスタの電流チャ
ネルを配置して、該電流通路におけるサブ回路の他のト
ランジスタにおける有害な強い電界を制限するようにし
た集積論理回路において、前記付加トランジスタを前記
他のトランジスタと直列に接続すると共に、該付加トラ
ンジスタの導電形を前記他のトランジスタの導電形とは
反対とし、これら両トランジスタの直列回路を前記両電
流通路の一方に配置し、論理回路の論理状態の変化に応
じて前記付加トランジスタをダイオードとしてか、又は
電流源のいずれかとして接続するように切り換えるスイ
ッチング手段を設けることを特徴とする集積論理回路。 ２、前記両サブ回路におけるトランジスタを同一導電形
の電界効果トランジスタとし、これらのトランジスタを
前記出力端子に直接接続し、少なくとも１個の反対導電
形の付加トランジスタの電流チャネルを該付加トランジ
スタが属するサブ回路と、該サブ回路に関連する給電ラ
インとの間に接続したことを特徴とする請求項１に記載
の集積論理回路。 ３、前記付加回路に関連するサブ回路間の電圧が高くな
る際に、前記スイッチング手段が前記付加トランジスタ
をダイオードとして接続し、且つ前記付加トランジスタ
に関連するサブ回路における他のトランジスタに流れる
電流が該他のトランジスタ間の電圧にほぼ無関係となる
ようにしたことを特徴とする請求項１又は２に記載の集
積論理回路。 ４、前記付加トランジスタに関連するサブ回路間の電圧
が低くなる際に、前記スイッチング手段が徐々に前記付
加トランジスタを電流源として接続し、前記関連するサ
ブ回路における他のトランジスタを経て流れる電流が前
記他のトランジスタ間の電圧に依存するようにしたこと
を特徴とする請求項１〜３のいずれかに記載の集積論理
回路。 ５、前記スイッチング手段を第１スイッチングトランジ
スタ、第２スイッチングトランジスタ及び出力電圧に応
じて両スイッチングトランジスタを切り換えるために論
理回路の出力端子と前記両スイッチングトランジスタの
制御電極との間に配置する帰還回路で構成し、前記付加
トランジスタをダイオードとして接続するために前記第
１スイッチングトランジスタの電流チャネルを前記付加
トランジスタの制御電極と前記付加トランジスタの主電
極との間に接続し、前記付加トランジスタを電流源とし
て接続するために前記第２スイッチングトランジスタの
電流チャネルを前記付加トランジスタの制御電極と、関
連する給電ラインとの間に接続したことを特徴とする請
求項１〜４のいずれかに記載の集積論理回路。 ６、前記付加トランジスタを第２導電形のものとする際
に、前記第１及び第２スイッチングトランジスタをそれ
ぞれ第２及び第１導電形のものとし、且つ前記付加トラ
ンジスタを第１導電形のものとする際には前記第１及び
第２スイッチングトランジスタをそれぞれ第１及び第２
導電形のものとしたことを特徴とする請求項５に記載の
集積論理回路。 ７、前記第１スイッチングトランジスタを前記第２スイ
ッチングトランジスタよりも十分大きくしたことを特徴
とする請求項５又は６のいずれかに記載の集積論理回路
。 ８、前記帰還回路を論理回路の出力端子と前記両スイッ
チングトランジスタの少なくとも一方のトランジスタの
制御電極との間に非反転バッファで構成したことを特徴
とする請求項６又は７のいずれかに記載の集積論理回路
。 ９、前記第１スイッチングトランジスタを第２導電形の
ものとする際に、該トランジスタに結合される前記バッ
ファが出力電圧の最小レベル付近にて遷移点を有し、且
つ前記第１スイッチングトランジスタを第１導電形のも
のとする際に、該トランジスタに結合される前記バッフ
ァが出力電圧の最大レベル付近にて遷移点を有するよう
にしたことを特徴とする請求項８に記載の集積論理回路
。 １０、前記論理回路をプッシュプル段として構成したこ
とを特徴とする請求項１〜９のいずれかに記載の集積論
理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800236A NL8800236A (nl) | 1988-02-01 | 1988-02-01 | Logische schakeling met geschakelde "anti-stress"-transistor. |
| NL8800236 | 1988-02-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027620A true JPH027620A (ja) | 1990-01-11 |
| JP2685272B2 JP2685272B2 (ja) | 1997-12-03 |
Family
ID=19851687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017832A Expired - Lifetime JP2685272B2 (ja) | 1988-02-01 | 1989-01-30 | 集積論理回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4967103A (ja) |
| EP (1) | EP0327159B1 (ja) |
| JP (1) | JP2685272B2 (ja) |
| KR (1) | KR0132780B1 (ja) |
| DE (1) | DE68900324D1 (ja) |
| FI (1) | FI890411A (ja) |
| NL (1) | NL8800236A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69320221T2 (de) * | 1992-03-16 | 1999-03-11 | Philips Electronics Nv | Integrierte Halbleiterschaltung mit Schutzvorrichtungen |
| KR0124046B1 (ko) * | 1993-11-18 | 1997-11-25 | 김광호 | 반도체메모리장치의 승압레벨 감지회로 |
| US5952875A (en) * | 1997-09-09 | 1999-09-14 | Motorola Inc. | Circuit with hot electron protection and method |
| US6072676A (en) * | 1998-04-13 | 2000-06-06 | Analog Devices, Inc. | Protection circuit for an excitation current source |
| US6859074B2 (en) | 2001-01-09 | 2005-02-22 | Broadcom Corporation | I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off |
| US7138836B2 (en) | 2001-12-03 | 2006-11-21 | Broadcom Corporation | Hot carrier injection suppression circuit |
| DE60225066T2 (de) * | 2001-12-03 | 2009-04-23 | Broadcom Corp., Irvine | Verfahren und Schaltungsanordnung zur Unterdrückung der Hot-Carrier-Injektion |
| US7570466B2 (en) * | 2005-03-01 | 2009-08-04 | Intel Corporation | Dual mode negative voltage switching |
| US7382591B2 (en) * | 2005-05-20 | 2008-06-03 | Intel Corporation | Cascode protected negative voltage switching |
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|---|---|---|---|---|
| US4178620A (en) * | 1977-10-11 | 1979-12-11 | Signetics Corporation | Three state bus driver with protection circuitry |
| JPS55115730A (en) * | 1979-02-28 | 1980-09-05 | Nec Corp | Switching circuit |
| US4521698A (en) * | 1982-12-02 | 1985-06-04 | Mostek Corporation | Mos output driver circuit avoiding hot-electron effects |
| DE3329874A1 (de) * | 1983-08-18 | 1985-03-07 | Siemens AG, 1000 Berlin und 8000 München | Mos-inverterschaltung |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| JPS62178015A (ja) * | 1986-01-31 | 1987-08-05 | Nippon Telegr & Teleph Corp <Ntt> | デイジタル論理ｆｅｔ回路 |
| US4736117A (en) * | 1986-11-14 | 1988-04-05 | National Semiconductor Corporation | VDS clamp for limiting impact ionization in high density CMOS devices |
-
1988
- 1988-02-01 NL NL8800236A patent/NL8800236A/nl not_active Application Discontinuation
-
1989
- 1989-01-10 US US07/295,714 patent/US4967103A/en not_active Expired - Fee Related
- 1989-01-25 DE DE8989200158T patent/DE68900324D1/de not_active Expired - Lifetime
- 1989-01-25 EP EP89200158A patent/EP0327159B1/en not_active Expired - Lifetime
- 1989-01-27 FI FI890411A patent/FI890411A/fi not_active Application Discontinuation
- 1989-01-30 JP JP1017832A patent/JP2685272B2/ja not_active Expired - Lifetime
- 1989-01-30 KR KR1019890000987A patent/KR0132780B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
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| FI890411A (fi) | 1989-08-02 |
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| JP2685272B2 (ja) | 1997-12-03 |
| FI890411A0 (fi) | 1989-01-27 |
| EP0327159A1 (en) | 1989-08-09 |
| NL8800236A (nl) | 1989-09-01 |
| KR0132780B1 (ko) | 1998-10-01 |
| EP0327159B1 (en) | 1991-10-16 |
| DE68900324D1 (de) | 1991-11-21 |
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