JPH0276198A - Serial access memory - Google Patents

Abstract

PURPOSE:To compress, divide and output data at a high speed by providing a control circuit to control the output of an address counter. CONSTITUTION:A control circuit composed of switching circuits 30-0 to 30-(J-1), 31 supplies a fixed value to an address decoder 28 instead of the high order side output of an address counter 32 by a control signal, shifts the output of the counter 32 and supplies it to a decoder 28. Consequently, the decoder 28 divides and outputs an address selecting signal and divides the access data for a memory cell array 22. Further, instead of the lower order side output of the counter 32, the fixed value is supplied to the decoder 28, the output of the counter 32 is shifted and supplied 28. Consequently, the decoder 28 compresses and outputs an address selecting signal and compresses the access data for the memory cell array 22. Thus, the data can be compressed, divided and outputted at a high speed.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声データや画像データ等の記憶用に用いら
れるもので、内部のアドレスカウンタで発生したアドレ
スに従ってデータをシリアルに続出し、あるいは書込む
機能を有するシリアルアクセスメモリ、特に内部アドレ
スカウンタ制御可能なシリアルアクセスメモリに関する
ものである。Detailed Description of the Invention (Industrial Application Field) The present invention is used for storing audio data, image data, etc., and is used to serially output data according to addresses generated by an internal address counter, or The present invention relates to a serial access memory having a write function, and particularly to a serial access memory that can be controlled by an internal address counter.

（従来の技術） 従来、このような分野の技術としては、特開昭６２−１
４６４８１号公報に記載されるものがあった。以下、そ
の構成を図を用いて説明する。(Prior art) Conventionally, as a technology in this field, Japanese Patent Application Laid-Open No. 62-1
There was one described in Publication No. 46481. The configuration will be explained below using figures.

第２図は従来のシリアルアクセスメモリの一構成例を示
す概略構成図である。FIG. 2 is a schematic configuration diagram showing an example of the configuration of a conventional serial access memory.

このシリアルアクセスメモリは、Ｍ本のワード線１及び
Ｎ本のビット線対２の各交点に接続したメモリセルをマ
トリクス状に配置したＭ行×Ｎ列のメモリセルアレイ３
を有し、そのビット線対２にはセンスアンプ４が接続さ
れている。ワード線１には行アドレスデコーダ５が接続
されると共に、ビット線対２にはＮ個のレジスタ６−０
〜６−（Ｎ−１＞からなるデータレジスタ６が接続され
、そのデータレジスタ６が、ＭＯＳトランジスタからな
るトランスファゲート７−Ｏａ、７−Ｏｂ〜７−　（Ｎ
−１）ａ、７−　（Ｎ−１）ｂを介してデータバス８に
接続されている。トランスファゲート７−Ｏａ、７−Ｏ
ｂ　〜７−　（Ｎ−１）ａ、７−（Ｎ−１）ｂのゲート
には、Ｎ個のＭＯＳトランジスタ９−０〜９−（Ｎ−１
＞が接続され、そのＭＯＳトランジスタ９−０〜９−（
Ｎ−１＞のゲートが列アドレスデコーダ１０に接続され
ている。This serial access memory consists of a memory cell array 3 of M rows and N columns in which memory cells connected to each intersection of M word lines 1 and N bit line pairs 2 are arranged in a matrix.
A sense amplifier 4 is connected to the bit line pair 2. A row address decoder 5 is connected to word line 1, and N registers 6-0 are connected to bit line pair 2.
A data register 6 consisting of ~6-(N-1>) is connected, and the data register 6 is connected to transfer gates 7-Oa, 7-Ob~7-(N
-1)a and 7-(N-1)b are connected to the data bus 8. Transfer gate 7-Oa, 7-O
N MOS transistors 9-0 to 9-(N-1) are connected to the gates of b~7-(N-1)a and 7-(N-1)b.
> is connected, and its MOS transistors 9-0 to 9-(
The gates of N-1> are connected to the column address decoder 10.

さらに、列アドレスデコーダ１０は、クロック信号ＣＬ
Ｋにより増分（インクリメント）するアドレスカウンタ
１１に接続されている。Further, the column address decoder 10 receives a clock signal CL.
It is connected to an address counter 11 that is incremented by K.

以上の構成において、クロック信号ＣＬＫがアドレスカ
ウンタ１１及びＭｏＳトランジスタ９−〇〜９−（Ｎ−
１＞に供給されると、アドレスカウンタ１１が駆動し、
そのアドレスカウンタ１１の出力が列アドレスデコーダ
１０で解読され、その解読結果によりＭＯＳトランジス
タ９−０〜９−（Ｎ−１＞が逐次オン、オフ動作する。In the above configuration, the clock signal CLK is applied to the address counter 11 and the MoS transistors 9-0 to 9-(N-
1>, the address counter 11 is driven,
The output of the address counter 11 is decoded by the column address decoder 10, and MOS transistors 9-0 to 9-(N-1> are sequentially turned on and off based on the decoded result.

クロック信号ＣＬＫはオン状態のＭＯＳトランジスタ９
−０〜９−（Ｎ−１）を通してトランスファゲート７−
Ｏａ、７−Ｏｂ　〜７−　（Ｎ−１＞ａ、７−（Ｎ−１
）ｂを順次オン、オフ動作させ、データレジスタ６のレ
ジスタ６−０〜６−（Ｎ−１＞とデータバス８との間の
接続状態を順にオン、オフ制御する。The clock signal CLK is the MOS transistor 9 in the on state.
-0 to 9- (N-1) through transfer gate 7-
Oa, 7-Ob ~7- (N-1>a, 7-(N-1
)b are sequentially turned on and off, and the connection state between the registers 6-0 to 6-(N-1> of the data register 6 and the data bus 8 is sequentially turned on and off).

これと同時に、行アドレスデコーダ５は外部から与えら
れるクロック信号に応答して、ワード線１を順次選択す
る信号を作り、これにより各ワード線１に接続されてい
るＮビットのメモリセルからビット線対２を通して並列
にデータが読出され、データレジスタ６にセットされる
。データレジスタ６にセットされたデータは、トランス
ファゲート７−Ｏａ、７−Ｏｂ〜７−（Ｎ−１＞ａ、７
−（Ｎ−１）ｂを通して１ビツトずつシリアルにデー、
タバス８へ出力される。At the same time, the row address decoder 5 generates a signal for sequentially selecting the word lines 1 in response to an externally applied clock signal, and thereby selects a bit line from the N-bit memory cells connected to each word line 1. Data is read out in parallel through pair 2 and set in data register 6. The data set in the data register 6 is transferred to the transfer gates 7-Oa, 7-Ob to 7-(N-1>a, 7
-(N-1) Serially data bit by bit through b,
output to tabus 8.

また、データバス８にシリアルに入力されたＮビットの
書込みデータは、トランスファゲート７−Ｏａ、７−Ｏ
ｂ　〜７−　（Ｎ−１＞ａ、７−　（Ｎ−１）ｂを通し
て一旦データレジスタ６にセットされ、その後、選択さ
れたワード線１に接続されているＮ個のメモリセルに、
ビット線対２を介してパラレルに書込止れる。Further, the N-bit write data serially input to the data bus 8 is transferred to transfer gates 7-Oa and 7-O.
b ~ 7- (N-1>a, 7- (N-1) b is once set in the data register 6 through b, and then in the N memory cells connected to the selected word line 1,
Writing is stopped in parallel via bit line pair 2.

（発明が解決しようとする課題） しかしながら、上記構成のシリアルアクセスメモリでは
、次のような課題があった。(Problems to be Solved by the Invention) However, the serial access memory having the above configuration has the following problems.

シリアルアクセスメモリのシリアル出力を使って、例え
ばＣＲＴ画面上にそのシリアルアクセスメモリに書込ま
れているデータを圧縮（いわゆるデータの間引き）した
り、分割（メモリセルアレイ３に対するアクセス領域を
分割制限すること）したりして表示する場合、データの
圧縮、分割を行うための外付装置が必要となる。外付装
置は例えばデータバス８に接続されるが、このような外
付装置を設けると、メモリの外部に付加される部品点数
が多くなり、システムの設計が複雑化すると共に、コス
ト高を招くという問題が生じる。その上、外付装置によ
りデータの圧縮や分割を行うと、メモリ自体のアクセス
時間に加えて、圧縮、分割のための処理時間が必要とな
り、それによって高速な表示、つまり高速なアクセスが
困難になるという課題があった。Using the serial output of the serial access memory, for example, the data written in the serial access memory on the CRT screen can be compressed (so-called data thinning) or divided (the access area to the memory cell array 3 can be divided and restricted). ), an external device is required to compress and divide the data. For example, an external device is connected to the data bus 8, but when such an external device is provided, the number of parts added to the outside of the memory increases, which complicates the system design and increases costs. A problem arises. Furthermore, when compressing or dividing data using an external device, processing time for compression and division is required in addition to the access time of the memory itself, which makes high-speed display, or high-speed access, difficult. There was an issue of becoming.

本発明は前記従来技術が持っていた課題として、データ
の圧縮、分割の加工には外付装置が必要になる点、それ
により高速なアクセスが困難になる点について解決した
シリアルアクセスメモリを提供するものである。The present invention provides a serial access memory that solves the problem of the prior art in that an external device is required for data compression and division processing, which makes high-speed access difficult. It is something.

（課題を解決するための手段） 本発明は前記課題を解決するために、メモリセルアレイ
と、前記メモリセルアレイに対する書込みデータ及び読
出しデータを一時保持するデータレジスタと、クロック
信号によりカウント値が増分（インクリメント）または
減分（デクリメント）するアドレスカウンタと、前記ア
ドレスカウンタの出力を解読してアドレス選択信号を出
力するアドレスデコーダと、前記アドレス選択信号によ
りオン、オフ動作して前記データレジスタに対するシリ
アルデータの入出力を制御するトランスファゲートとを
備えたシリアルアクセスメモリにおいて、前記アドレス
カウンタの出力を制御するための制御回路を設けたもの
である。この制御回路は、制御信号に基づき、前記アド
レスカウンタの上位側または下位側の出力に代えて固定
値を前記アドレスデコーダに供給すると共に、前記アド
レスカウンタの出力をシフトさせて前記アドレスデコー
ダに供給する回路である。(Means for Solving the Problems) In order to solve the above problems, the present invention includes a memory cell array, a data register that temporarily holds write data and read data for the memory cell array, and a count value that is incremented by a clock signal. ) or decrement, an address decoder that decodes the output of the address counter and outputs an address selection signal, and an address decoder that turns on and off according to the address selection signal and inputs serial data to the data register. The serial access memory includes a transfer gate for controlling output, and a control circuit for controlling the output of the address counter. This control circuit supplies a fixed value to the address decoder in place of the upper or lower output of the address counter based on the control signal, and also shifts the output of the address counter and supplies it to the address decoder. It is a circuit.

（作用） 本発明によれば、以上のようにシリアルアクセスメモリ
を構成したので、制御回路は、制御信号により、アドレ
スカウンタの上位側に出力に代えて固定値をアドレスデ
コーダに供給すると共に、該アドレスカウンタの出力を
シフトさせて該アドレスデコーダに供給する。これによ
り、アドレスデコーダはアドレス選択信号を分割して出
力し、メモリセルアレイに対するアクセスデータを分割
するように働く。さらに制御回路は、制御信号により、
アドレスカウンタの下位側出力に代えて固定値をアドレ
スデコーダに供給すると共に、該アドレスカウンタの出
力をシフトさせて該アドレスデコーダに供給する。これ
により、アドレスデコーダはアドレス選択信号を圧縮し
て出力し、メモリセルアレイに対するアクセスデータを
圧縮するように働く。従って、前記課題を解決できるの
である。(Function) According to the present invention, since the serial access memory is configured as described above, the control circuit supplies a fixed value to the address decoder in place of the output on the upper side of the address counter according to the control signal, and The output of the address counter is shifted and supplied to the address decoder. Thereby, the address decoder divides and outputs the address selection signal, and functions to divide access data for the memory cell array. Furthermore, the control circuit, according to the control signal,
A fixed value is supplied to the address decoder instead of the lower output of the address counter, and the output of the address counter is shifted and supplied to the address decoder. Thereby, the address decoder compresses and outputs the address selection signal, and works to compress access data for the memory cell array. Therefore, the above problem can be solved.

（実施例） 第１図は、本発明の第１の実施例を示す１／２圧縮機能
を有するシリアルアクセスメモリの概略の構成図である
。(Embodiment) FIG. 1 is a schematic configuration diagram of a serial access memory having a 1/2 compression function showing a first embodiment of the present invention.

このシリアルアクセスメモリは、Ｍ本のワード線２０及
びＮ本のビット線対２１の各交点に接続したメモリセル
をマトリクス状に配置したＭ行×Ｎ列のメモリセルアレ
イ２２を有し、そのビット線対２１には、該ビット線対
２１上の電位を検出、増幅するためのセンスアンプ２３
が接続されている。ワード線２０には、アドレス信号を
解読してワード線２０を選択するための行アドレスデコ
ーダ２４が接続されている。またビット線対２１には、
Ｎ個のレジスタ２５−０〜２５−（Ｎ−１＞からなるデ
ータレジスタ２５が接続され、その各レジスタ２５−０
〜２５−（Ｎ−１）がＭＯＳトランジスタからなるＮ対
のトランスファゲート２６−Ｏａ、２６−Ｏｂ　〜２６
−（Ｎ−１）ａ。This serial access memory has a memory cell array 22 of M rows and N columns in which memory cells connected to each intersection of M word lines 20 and N bit line pairs 21 are arranged in a matrix. The pair 21 includes a sense amplifier 23 for detecting and amplifying the potential on the bit line pair 21.
is connected. A row address decoder 24 for decoding the address signal and selecting the word line 20 is connected to the word line 20 . Further, the bit line pair 21 has
A data register 25 consisting of N registers 25-0 to 25-(N-1>) is connected, and each register 25-0
~25-(N-1) are N pairs of transfer gates 26-Oa and 26-Ob consisting of MOS transistors ~26
-(N-1)a.

２６−　（Ｎ−１）ｂを介してデータバス２７に接続°
されている。各トランスファゲート２６−Ｏａ。26- (N-1) connected to data bus 27 via b
has been done. Each transfer gate 26-Oa.

２６−Ｏｂ　〜２６−　（Ｎ−１）ａ、２６−　（Ｎ　
−１）ｂのゲートは、列アドレスデコーダ２８に接続さ
れ、その列アドレスデコーダ２８が５個（但し、２’＝
Ｎ）のアドレスバッファ２９−０〜２９−（Ｊ−１＞を
介して５個の切換回路３〇−〇〜３０−　（Ｊ−１＞の
出力端子Ｏにそれぞれ接続されている。列アドレスデコ
ーダ２８は、アドレスバッファ２９−０〜２９−　（Ｊ
−１）のＪビット出力を解読してＮ対のトランスファゲ
ート２６−Ｏａ、２６−Ｏｂ　〜２６−　（Ｎ−１）ａ
。26-Ob ~26-(N-1)a, 26-(N
-1) The gate of b is connected to the column address decoder 28, and there are five column address decoders 28 (however, 2'=
Column address decoder 28 is an address buffer 29-0 to 29- (J
-1) and decodes the J-bit output of N pairs of transfer gates 26-Oa, 26-Ob to 26-(N-1)a.
.

２６−（Ｎ−１）ｂのうちの１対のみをオン状態にする
アドレス選択信号５２８−０〜Ｓ２８−（Ｎ−１＞を出
力する機能を有している。It has a function of outputting address selection signals 528-0 to S28-(N-1> that turn on only one pair of S26-(N-1)b.

各切換回路３０−０〜３０−　（Ｊ−１＞は、アドレス
バッファ２９−０〜２９−（Ｊ−１）に接続された出力
信号５３０−０〜５３０−　（Ｊ−１＞用の出力端子Ｏ
と、２個の入力端子ＩＩ、Ｉ２とを有し、制御信号φ１
が高レベル（以下、“Ｈ”という）時に出力端子０と入
力端子Ｉ２とが接続され、逆相制御信号Ｔ１が“Ｈ”の
時に出力端子０と入力端子１１とが接続される回路であ
る。各切換回路３０−０〜３０−　（Ｊ−１＞の入力端
子１１、Ｉ２には、切換回路３１と、Ｊビットのカウン
タ手段３２−０〜３２−　（Ｊ−１）からなるアドレス
カウンタ３２とが、接続されている。切換回路３１は、
その出力端子３１ａが切換回路３０−０の入力端子工１
に接続され、制御信号φ２が“°Ｈ”の時に出力端子３
１ａと電源電位Ｖｃｃを、制御信号φ２が低レベル（以
下、“ＬＴｌという）の時の出力端子３１ａと電源電位
Ｖｃｃを、それぞれ接続する回路である。これらの切換
回路３０−０〜３Ｏ−（Ｊ−１）、３１により、アドレ
スカウンタ出力制御用の制御回路が構成されている。Each switching circuit 30-0 to 30- (J-1> is an output terminal for output signals 530-0 to 530- (J-1>) connected to address buffers 29-0 to 29-(J-1). O
and two input terminals II and I2, and a control signal φ1.
In this circuit, output terminal 0 and input terminal I2 are connected when T1 is at a high level (hereinafter referred to as "H"), and output terminal 0 and input terminal 11 are connected when reverse phase control signal T1 is "H". . The input terminals 11 and I2 of each switching circuit 30-0 to 30- (J-1) include a switching circuit 31 and an address counter 32 consisting of J-bit counter means 32-0 to 32- (J-1). is connected.The switching circuit 31 is
The output terminal 31a is the input terminal 1 of the switching circuit 30-0.
is connected to output terminal 3 when control signal φ2 is “°H”.
These switching circuits 30-0 to 3O-( J-1) and 31 constitute a control circuit for controlling the address counter output.

アドレスカウンタ３２は、外部シリアルクロックに同期
したクロック信号ＣＬＫにより、順次インクリメントさ
れるもので、例えばＪビットのバイナリアップカウンタ
で構成され、その最下位ビット（以下、ＬＳＢという）
のカウンタ手段３２−〇の出力端子が、ＬＳＢの切換回
路３０−０及び２ビツト目の切換回路３０−１の各入力
端子Ｉ２．Ｉｔに接続され、２ビツト目のカウンタ手段
３２−１の出力端子が、２ビツト目及び３ビツト目の切
換回路３０−１．３０−２の各入力端子Ｉ２．１１に接
続され、以下順に、最上位ビット（以下、ＭＳＢという
）のカウンタ手段３２−（Ｊ−１）の出力端子が、ＩＶ
ＩＳＢの切換回路３Ｏ−（Ｊ−１）の入力端子■２に接
続されている。The address counter 32 is sequentially incremented by a clock signal CLK synchronized with an external serial clock, and is composed of, for example, a J-bit binary up counter, whose least significant bit (hereinafter referred to as LSB)
The output terminal of the counter means 32-0 is connected to each input terminal I2. of the LSB switching circuit 30-0 and the second bit switching circuit 30-1. The output terminal of the second bit counter means 32-1 is connected to each input terminal I2.11 of the second and third bit switching circuits 30-1 and 30-2. The output terminal of the most significant bit (hereinafter referred to as MSB) counter means 32-(J-1) is connected to IV
It is connected to the input terminal 2 of the switching circuit 3O-(J-1) of the ISB.

第３図は、第１図の切換回路３０−０〜３〇−（Ｊ−１
＞の構成例を示す回路図である。この切換回路３０−０
〜３Ｏ−（Ｊ−１＞は、相補型ＭＯＳトランジスタ（以
下、ＣＭＯ８という）からなる２対の双方向性トランス
ファゲート３０ａ。FIG. 3 shows the switching circuits 30-0 to 30-(J-1) shown in FIG.
> is a circuit diagram showing an example of the configuration. This switching circuit 30-0
.about.3O-(J-1> are two pairs of bidirectional transfer gates 30a made up of complementary MOS transistors (hereinafter referred to as CMO8).

３０ｂでそれぞれ構成されている。他の切換回路３１も
同様の回路で構成されている。30b, respectively. The other switching circuits 31 are also configured with similar circuits.

次に、第１図の動作を説明する。なお、以下の説明では
、説明の簡略化を図るために、例えばＮ＝１６．Ｊ＝４
として第１図の動作を説明する。Next, the operation shown in FIG. 1 will be explained. In addition, in the following description, in order to simplify the description, for example, N=16. J=4
The operation shown in FIG. 1 will be explained as follows.

先ず、制御信号φ１が“Ｈｌｌの時の動作衣を表１に示
す。ここで、制御信号φ２はＩＩ　ＨＩＩでも、“Ｌｌ
ｌでもよい。First, Table 1 shows the operation when the control signal φ1 is “Hll”.Here, the control signal φ2 is “Ll” even if it is II HII.
It may be l.

表１ 制御信号φ１が“Ｈｌｌの時は、各切換回路３０−０〜
３０−３の出力端子０と入力端子Ｉ２とが接続されるた
め、アドレスカウンタ３２におけるカウンタ手段３２−
０〜３２−３の出力側が、切換回路３０−０〜３０−３
及びアドレスバッファ２９−０〜２９−３を介して列ア
ドレスデコーダ２８の入力側に接続される。アドレスカ
ウンタ３２は、クロック信号ＣＬＫのサイクルＨ数に応
じてカラントイ直をインクリメント（＋１）していくな
め、列アドレスデコーダ２８はそのカウント値を解読し
てアドレス選択信号５２８−０〜５２８−１５を８２８
−０−８２８−１→５２８−２→・・・→５２８−１５
と順次選択していく。これにより、トランスファゲート
が２６−Ｏａ。Table 1 When control signal φ1 is “Hll”, each switching circuit 30-0~
Since the output terminal 0 of the address counter 30-3 and the input terminal I2 are connected, the counter means 32- in the address counter 32
The output side of 0 to 32-3 is the switching circuit 30-0 to 30-3.
and is connected to the input side of the column address decoder 28 via address buffers 29-0 to 29-3. The address counter 32 increments (+1) the count value according to the number of cycles H of the clock signal CLK, and the column address decoder 28 decodes the count value and outputs address selection signals 528-0 to 528-15. 828
-0-828-1→528-2→・・・→528-15
and select them in sequence. As a result, the transfer gate becomes 26-Oa.

２６−Ｏｂ−”２６−１　ａ、　２６−１　ｂ−・・・
２６−１５ａ、２６−１５ｂの順にオンしていき、デー
タレジスタ２５中のレジスタ２５−０〜２５−１５が順
次データバス２７と接続される。26-Ob-"26-1 a, 26-1 b-...
26-15a and 26-15b are turned on in this order, and registers 25-0 to 25-15 in the data register 25 are sequentially connected to the data bus 27.

これと同時に、行アドレスデコーダ２４は入力されるア
ドレスを解読してワード線２０を選択する。すると、選
択されたワード線２０に接続されている１６ビツトのメ
モリセルから、データが出力され、それがセンスアンプ
２３で増幅された後、ビット線対２１を介してレジスタ
２５−０〜２５−１５にシリアルにセットされる。レジ
スタ２５−〇〜２５−１５にセットされたデータは、ト
ランスファゲート２６−Ｏａ、２６−Ｏｂ〜２６−１５
ａ、２６−１５ｂを介して１ビツトずつシリアルにデー
タバス２７へ出力される。At the same time, the row address decoder 24 decodes the input address and selects the word line 20. Then, data is output from the 16-bit memory cells connected to the selected word line 20, amplified by the sense amplifier 23, and then sent to the registers 25-0 to 25-25 through the bit line pair 21. Serially set to 15. The data set in registers 25-0 to 25-15 are transferred to transfer gates 26-Oa and 26-Ob to 26-15.
Each bit is serially outputted to the data bus 27 via the bits a and 26-15b.

また、データバス２７にシリアルに入力された１６ビツ
トの書込みデータは、トランスファゲート２６−Ｏａ、
２６−Ｏｂ　〜２６−１５ａ、２６−１５ｂを介して一
旦レジスタ２５−０〜２５−１５にセットされた後、選
択されたワード線２０に接続されている１６個のメモリ
セルに、ビット線対２１を介してパラレルに書込まれる
。Furthermore, the 16-bit write data serially input to the data bus 27 is transferred to the transfer gate 26-Oa,
After being set in the registers 25-0 to 25-15 via 26-Ob to 26-15a and 26-15b, the bit line pair is set to the 16 memory cells connected to the selected word line 20. 21 in parallel.

次に、制御信号をマ１＝゛Ｈパ、■２＝”Ｈ”にした時
の圧縮動作表を表２に示す。Next, Table 2 shows a compression operation table when the control signals are set to Ma1 = "H" and ■2 = "H".

表２ 制御信号をマｌ　＝＝　＋１　Ｈ１１，＄２＝“Ｈｌｌ
にすると、各切換回路３０−０〜３０−３の出力端子０
と入力端子■１がそれぞれ接続されると共に、切換回路
３１の出力端子３１ａが接地電位Ｖｓｓに接続される。Table 2 Control signal == +1 H11, $2 = “Hll
, the output terminal 0 of each switching circuit 30-0 to 30-3
and input terminal 1 are connected to each other, and the output terminal 31a of the switching circuit 31 is connected to the ground potential Vss.

この状態で、クロック信号ＣＬＫをアドレスカウンタ３
２に入力すると、表２に示すように、切換回路３０−０
の出力信号５３０−０は常に接地電位Ｖｓｓ（’“Ｏｏ
“）レベルとなり、他の切換回路３０−１．３０−２．
３０−３の出力信号５３０−１，５３０−２，５３０−
３はそれぞれカウンタ手段３２−０．３２−１．３２−
２の出力となる。そのため、クロック信号ＣＬＫのサイ
クルＨ数に応じて、列アドレスデコーダ２８は１本おき
に偶数番号のアドレス選択信号を５２８−０→５２８−
２→Ｓ　２８−４→・・・→５２８−１４へ順次選択し
ていく。従って、メモリセルアレイ２２のデータは、ア
ドレス選択信号５２８−０．５２８−２，５２８−４．
・・・。In this state, the clock signal CLK is sent to the address counter 3.
2, as shown in Table 2, the switching circuit 30-0
The output signal 530-0 is always at the ground potential Vss ('“Oo
) level, and the other switching circuits 30-1, 30-2.
30-3 output signals 530-1, 530-2, 530-
3 are counter means 32-0.32-1.32-, respectively.
The output will be 2. Therefore, depending on the number of cycles H of the clock signal CLK, the column address decoder 28 sends every other even-numbered address selection signal from 528-0 to 528-
2→S 28-4→...→528-14 are sequentially selected. Therefore, the data in the memory cell array 22 is stored in the address selection signals 528-0.528-2, 528-4 .
....

５２８−１４による１／２に圧縮した形で選択されるこ
とになる。528-14, compressed to 1/2.

一方、制御信号を７Ｆ１＝“”Ｈ”　、’Ｊ２＝“°Ｌ
”　′にした時の圧縮動作表を表３に示す。　　　　　
　１表３ 制御信号をＪ１＝“Ｈ”、Ｊ２＝　”Ｌ”にすると、各
切換回路３０−０〜３０−３の出力端子と入力端子１１
とがそれぞれ接続されると共に、切ｉ負回路３１の出力
端子３１ａが電源電位Ｖｃｃ（−“Ｈ”）に接続される
。この状態で、クロック信号ＣＬＫをアドレスカウンタ
３２に入力すると、表３に示すように、切換回路３０＝
Ｏの出力信号５３０−０は常に電源電位Ｖｃｃ（＝″“
１′°）レベルとなり、他の切換回路３０−１゜３０−
２．３０−３の出力信号５３０−１゜８３０−２，５３
０−３はそれぞれカウンタ手段３２−０．３２−１．３
２−２の出力となる。そのため、クロック信号ＣＬＫの
サイクルＨ数に応じて、列アドレスデコーダ２８は１本
おきに奇数番号のアドレス選択信号を３２８−１→５２
８−３→５２８−５→・・・→５２８−１５へと順次選
択していく。従って、メモリセルアレイ２２のデータは
、アドレス選択信号８２８−１．８２８−３゜５２８−
５．・・・、５２８−１５による１／２に圧縮した形で
選択されることになる。On the other hand, the control signals are set to 7F1=""H", 'J2="°L"
Table 3 shows the compression operation table when ``'' is set.
1 Table 3 When the control signal is set to J1 = “H” and J2 = “L”, the output terminal and input terminal 11 of each switching circuit 30-0 to 30-3
are connected to each other, and the output terminal 31a of the inverter/inverter circuit 31 is connected to the power supply potential Vcc (-“H”). In this state, when the clock signal CLK is input to the address counter 32, as shown in Table 3, the switching circuit 30=
The output signal 530-0 of O is always at the power supply potential Vcc (=""
1'°) level, and the other switching circuits 30-1°30-
2.30-3 output signal 530-1゜830-2,53
0-3 are respectively counter means 32-0.32-1.3
The output will be 2-2. Therefore, depending on the number of cycles H of the clock signal CLK, the column address decoder 28 sends odd numbered address selection signals from 328-1 to 52 every other column.
8-3→528-5→...→528-15. Therefore, the data in the memory cell array 22 is determined by the address selection signal 828-1.828-3°528-
5. ..., 528-15, and will be selected in a 1/2 compressed form.

本実施例では、次のような利点を有している。This embodiment has the following advantages.

切換回路３０−０〜３０−　（Ｊ−１＞、３１を設け、
ＬＳＢのアドレスバッファ２９−０への信号を°１″ま
たは“Ｏｎに固定すると共に、アドレスバッファ２９−
１〜２９−（Ｊ−１＞へのアドレスカウンタ出力をシフ
トして供給できる構成にしたので、ＣＲＴ画面へ画像デ
ータや、音声データ等の種々のデータを高速に圧縮して
出力することができる。その上、圧縮機能を内蔵させた
ので、システムの設計を簡易化できると共に、低コスト
化が図れる。Switching circuits 30-0 to 30- (J-1>, 31 are provided,
The LSB signal to the address buffer 29-0 is fixed at 1" or "On, and the address buffer 29-0 is
Since the address counter output to 1 to 29-(J-1> can be shifted and supplied, it is possible to compress and output various data such as image data and audio data to a CRT screen at high speed. Furthermore, since a compression function is built-in, the system design can be simplified and costs can be reduced.

第４図は、本発明の第２の実施例を示す１／２分割機能
を有するシリアルアクセスメモリの概略の構成図であり
、第１図中の要素と共通の要素には同一の符号が付され
ている。FIG. 4 is a schematic configuration diagram of a serial access memory having a 1/2 division function showing a second embodiment of the present invention, and elements common to those in FIG. 1 are denoted by the same reference numerals. has been done.

このシリアルアクセスメモリでは、切換回路３０−０〜
３Ｏ−（Ｊ、−１）と、アドレスカウンタ３２及び切換
回路３１との間の接続状態のみが、第１図のシリアルア
クセスメモリと異なっている。In this serial access memory, switching circuits 30-0 to
The only difference from the serial access memory shown in FIG. 1 is the connection state between 3O-(J, -1), address counter 32, and switching circuit 31.

即ち、アドレスカウンタ３２におけるＬＳＩ３のカウン
タ手段３２−０の出力側が、ＬＳＢの切換回路３０−０
の入力端子Ｉ２に接続され、２ビツト目のカウンタ手段
３２−１の出力側が、ＬＳＢの切換口＃ｔ３０−０の入
力端子■１及び１ビツト目の切換回路３０−１の入力端
子Ｉ２に接続されている。以下同様に、ＭＳＢのカウン
タ手段３２−（Ｊ−１＞の出力側が、（Ｊ−２＞ビット
目の切換回路３０−　（Ｊ−２＞の入力端子工１及びＭ
ＳＢの切換回路３０−　（Ｊ−１）の入力端子■２に接
続されている。ＭＳＢの切換回路３Ｏ−（Ｊ−１）の入
力端子■１は、切換回路３１の出力端子３１ａに接続さ
れている。That is, the output side of the counter means 32-0 of the LSI 3 in the address counter 32 is the LSB switching circuit 30-0.
The output side of the 2nd bit counter means 32-1 is connected to the input terminal 1 of the LSB switching port #t30-0 and the input terminal I2 of the 1st bit switching circuit 30-1. has been done. Similarly, the output side of the MSB counter means 32-(J-1> is
It is connected to the input terminal ■2 of the switching circuit 30- (J-1) of the SB. The input terminal 1 of the MSB switching circuit 3O-(J-1) is connected to the output terminal 31a of the switching circuit 31.

以上の構成において、例えばＮ＝１６．Ｊ＝４として、
制御信号を７Ｆｌ＝　’“Ｈ”、？２＝“Ｈ”にした時
の分割動作表を表４に示す。In the above configuration, for example, N=16. As J=4,
Control signal 7Fl='“H”,? Table 4 shows a division operation table when 2=“H”.

表４ 制御信号をＴ１＝゛Ｈ”、Ｊ２＝“Ｈ”にすると、各切
換回路３０−０〜３０−３の出力端子０と入力端子１１
とがそれぞれ接続されると共に、切換回路３１の出力端
子３１ａが接地電位Ｖｓｓに接続されている。そのため
、切換回路３０−０゜３０−１．３０−２の各出力端子
Ｏがカウンタ手段３２−１．３２−２．３２−３の各出
力側にそれぞれ接続され、ＭＳＢの切換回路３０−３の
出力端子が“０″に固定される。これにより、列アドレ
スデコーダ２８は下位ビットのアドレス選択信号８２８
−０〜５２８−７のみを選択することになり、メモリセ
ルアレイ２２の左側半分Ｍ１が分割されてその領域のみ
のアクセスが可能となる。Table 4 When the control signals are set to T1 = "H" and J2 = "H", the output terminal 0 and input terminal 11 of each switching circuit 30-0 to 30-3
are connected to each other, and the output terminal 31a of the switching circuit 31 is connected to the ground potential Vss. Therefore, each output terminal O of the switching circuit 30-0°30-1.30-2 is connected to each output side of the counter means 32-1.32-2.32-3, and the switching circuit 30-3 of the MSB The output terminal of is fixed to "0". As a result, the column address decoder 28 outputs the lower bit address selection signal 828.
Only -0 to 528-7 are selected, and the left half M1 of the memory cell array 22 is divided, making it possible to access only that area.

一方、制御信号Ｖ１＝“°Ｈ”、’ｔ２＝　’“Ｌｌｌ
にすると、ＭＳＢの切換回路２９−３の出力端子０が“
１″に固定され、メモリセルアレイ２２の右側半分Ｍ２
が分割されてその領域のみのアクセスが可能となる。On the other hand, control signal V1="°H", 't2=""Lll
, the output terminal 0 of the MSB switching circuit 29-3 becomes “
1″, and the right half M2 of the memory cell array 22
is divided, and only that area can be accessed.

この第２の実施例では、分割機能を内蔵させたので、デ
ータを高速に分即ルで出力することができると共に、シ
ステム設計の簡易化と低コスト化が図れる。その上、メ
モリ容量が大きくなるに従い、メモリ分割を容易に行え
るため、広範囲に応用できる。In this second embodiment, since a dividing function is built-in, data can be output in batches at high speed, and the system design can be simplified and costs can be reduced. Furthermore, as the memory capacity increases, the memory can be easily partitioned, so it can be applied to a wide range of areas.

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. Examples of such modifications include the following.

（ｉ）　　第１図及び第４図では、１／２圧縮及び１／
２分割の場合について説明したが、これらは１／２１圧
縮及び１／２１分割（但し、ｉ＝２゜３．４・・・）に
ついても適用可能である。(i) In Figures 1 and 4, 1/2 compression and 1/2 compression are shown.
Although the case of two divisions has been described, these can also be applied to 1/21 compression and 1/21 division (however, i=2°3.4...).

例えば、第１図のシリアルアクセスメモリを１／４圧縮
する場合には、下位２ビツトの切換回路３０−０．３０
−１における各入力端子ＩＩ。For example, when compressing the serial access memory shown in FIG. 1 to 1/4, the lower 2 bits switching circuit 30-0.30
-1 each input terminal II.

■１を（“１ｌｌＺ４１１″）、（“０°°、“１゛）
、（“１”、“°０”）あるいは（“ＩＱＩ＋　、　　
（“０”）のいずれか１つに固定する構成にすればよい
。同様に、第４図のシリアルアクセスメモリを１／４分
割する場合には、上位２ビツトの切換回路３０−　（Ｊ
−１＞、３０−　（Ｊ−２＞における各入力端子１１．
Ｉｔを（“１°゛、１”）、（“０パ。■1 (“1llZ411”), (“0°°,”1゛)
, (“1”, “°0”) or (“IQI+,
(“0”). Similarly, when dividing the serial access memory shown in FIG. 4 into 1/4, the switching circuit 30-(J
-1>, 30- (each input terminal 11 in J-2>).
It (“1°゛, 1”), (“0 pa.

１゛）、（“１”、“０“）あるいは（“０”。1゛), (“1”, “0”) or (“0”.

パ０°゛）のいずれか１つに固定する構成にすればよい
。The configuration may be such that it is fixed to any one of the positions 0° and 0°.

（ｉｉ）　　第１図及び第４図では、１個のアドレスカ
ウンタ３２を設けているが、メモリ容量に応じて複数の
アドレスカウンタを設けてもよい。また、それらのアド
レスカウンタをダウンカウンタで構成したデクリメント
（−１）される内部アドレスを発生する構成にしてもよ
い。(ii) Although one address counter 32 is provided in FIGS. 1 and 4, a plurality of address counters may be provided depending on the memory capacity. Alternatively, these address counters may be configured as down counters that generate internal addresses that are decremented (-1).

（ｉｉｉ）　　トランスファゲート２６−Ｏａ、２６−
Ｏｂ−２６−（Ｎ−１＞ａ、２６−　（Ｎ−１）ｂはＭ
ＯＳトランジスタ以外のスイッチング素子等で構成して
もよい。また、切換回路３０−０〜３０−　（Ｊ−１）
、３１は、ＣＭＯ８以外のスイッチング素子で構成した
り、あるいは論理回路等で構成してもよい。(iii) Transfer gate 26-Oa, 26-
Ob-26-(N-1>a, 26-(N-1)b is M
It may also be configured with switching elements other than OS transistors. In addition, switching circuits 30-0 to 30- (J-1)
, 31 may be composed of switching elements other than the CMO 8, or may be composed of logic circuits or the like.

（１ｖ）　　アドレスカウンタ３２及び切換回路３０−
０〜３０−　（Ｊ−１）、３１等は、行アドレスデコー
ダ２４の入力側に設けることも可能である。(1v) Address counter 32 and switching circuit 30-
0 to 30-(J-1), 31, etc. can also be provided on the input side of the row address decoder 24.

（発明の効果） 以上詳細に説明したように、本発明によれば、アドレス
カウンタの出力を制御する制御回路を設けたので、デー
タを高速に圧縮、分割して出力することができ、さらに
システム設計の簡易化と低コスト化という効果も期待で
きる。(Effects of the Invention) As described above in detail, according to the present invention, since a control circuit is provided to control the output of the address counter, data can be compressed, divided and outputted at high speed, and the system It can also be expected to have the effect of simplifying the design and reducing costs.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例を示すシリアルアクセス
メモリの概略構成図、第２図は従来のシリアルアクセス
メモリの概略構成図、第３図は第１図の切換回路の回路
図、第４図は本発明の第２の実施例を示すシリアルアク
セスメモリの概略構成図である。 ２０・・・・・・ワード線、２１・・・・・・ビット線
対、２２・・・・・・メモリセルアレイ、２４・・・・
・・行アドレスデコーダ、２５・・・・・・データレジ
スタ、２６−Ｏａ。 ２６−Ｏｂ　〜２６−（Ｎ−１）　ａ、　２６−　（Ｎ
　−１）ｂ・・・・・・トランスファゲート、２７・・
・・・・データバス、２８・・・・・・列アドレスデコ
ーダ、３０−０〜３Ｏ−（Ｊ−１）、３１・・・・・・
切換回路、３２・・・・・・アドレスカウンタ、ＣＬＫ
・・・・・・クロック信号、８２８−０〜５２８−（Ｎ
−１＞・・・・・・アドレス選択信号、φ１．Ｊ１．φ
２・・・・・・制御信号。FIG. 1 is a schematic configuration diagram of a serial access memory showing a first embodiment of the present invention, FIG. 2 is a schematic configuration diagram of a conventional serial access memory, and FIG. 3 is a circuit diagram of the switching circuit shown in FIG. 1. FIG. 4 is a schematic configuration diagram of a serial access memory showing a second embodiment of the present invention. 20... Word line, 21... Bit line pair, 22... Memory cell array, 24...
...Row address decoder, 25...Data register, 26-Oa. 26-Ob ~26-(N-1) a, 26-(N
-1) b...Transfer gate, 27...
...Data bus, 28...Column address decoder, 30-0 to 3O-(J-1), 31...
Switching circuit, 32...Address counter, CLK
......Clock signal, 828-0 to 528-(N
-1>...address selection signal, φ1. J1. φ
2... Control signal.

Claims (1)

【特許請求の範囲】 　複数のメモリセルを有するメモリセルアレイと、前記
メモリセルアレイに対する書込みデータ及び読出しデー
タを一時保持するデータレジスタと、クロック信号によ
りカウント値が増分または減分するアドレスカウンタと
、前記アドレスカウンタの出力を解読してアドレス選択
信号を出力するアドレスデコーダと、前記アドレス選択
信号によりオン、オフ動作して前記データレジスタに対
するシリアルデータの入出力を制御するトランスファゲ
ートとを備えたシリアルアクセスメモリにおいて、 制御信号に基づき、前記アドレスカウンタの上位側また
は下位側の出力に代えて固定値を前記アドレスデコーダ
に供給すると共に、前記アドレスカウンタの出力をシフ
トさせて前記アドレスデコーダに供給する制御回路を、 設けたことを特徴とするシリアルアクセスメモリ。[Scope of Claims] A memory cell array having a plurality of memory cells, a data register that temporarily holds write data and read data for the memory cell array, an address counter whose count value is incremented or decremented by a clock signal, and the address A serial access memory comprising an address decoder that decodes the output of a counter and outputs an address selection signal, and a transfer gate that turns on and off in response to the address selection signal to control input and output of serial data to and from the data register. , a control circuit that supplies a fixed value to the address decoder in place of the upper or lower output of the address counter based on a control signal, and also shifts the output of the address counter and supplies it to the address decoder; A serial access memory characterized by: