JPS61288227A - Register selecting circuit - Google Patents
Register selecting circuitInfo
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- JPS61288227A JPS61288227A JP60131255A JP13125585A JPS61288227A JP S61288227 A JPS61288227 A JP S61288227A JP 60131255 A JP60131255 A JP 60131255A JP 13125585 A JP13125585 A JP 13125585A JP S61288227 A JPS61288227 A JP S61288227A
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Abstract
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は主にマイクロコンピュータ等で使用されるレ
ジスタ回路をアドレス指定し、選択するレジスタ選択回
路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates primarily to a register selection circuit for addressing and selecting register circuits used in microcomputers and the like.
[発明の肢術的背景]
第6図はマイクロコンピュータ等で使用される従来のレ
ジスタ選択回路の構成を示す回路図である。“図におい
て11ないし14はそれぞれレジスタ回路である。これ
らレジスタ回路11ないし14は2ピツl〜のアドレス
AOとA1が入力されるデコード回路20のデコード出
力に応じていずれか一つが選択されるようになっている
。例えばアドレスAOとA1が“1゛ルベルにされた場
合、このアドレスAO1A1がゲートに入力されている
デコード回路20内のnチャネルのMO8I−ランジス
タ(以下、M OS hランジスタは全てnチャネルの
ものであるとする)21および22がオン状態にされ、
抵抗31によって゛1°°レベル(Vcc)に充電され
ていた出力バッファとしてのインバータ35の入力端子
がこのトランジスタ21および22を直列に介して“0
”レベル(Vss)に放電される。この放電によりイン
バータ35の出力が゛1″レベルに反転してレジスタ回
路11が選択される。このとき、他のレジスタ回路12
ないし14については、抵抗32゜33、34それぞれ
によりインバータ36.37.38の入力端子が゛1″
レベルに充電されたままであり、これら各インバータ3
6.37.38の出力は“0゛°レベルにされたままで
あるので選択されない。[Technical Background of the Invention] FIG. 6 is a circuit diagram showing the configuration of a conventional register selection circuit used in microcomputers and the like. "In the figure, 11 to 14 are register circuits, respectively. One of these register circuits 11 to 14 is selected according to the decode output of the decode circuit 20 to which the addresses AO and A1 of 2 pins I~ are input. For example, when addresses AO and A1 are set to "1 level," the n-channel MO8I- transistor (hereinafter referred to as MOS h transistor) in the decoding circuit 20 whose gate is input with this address AO1A1 is n-channel) 21 and 22 are turned on,
The input terminal of the inverter 35 as an output buffer, which had been charged to the ``1° level (Vcc)'' by the resistor 31, becomes ``0'' through the transistors 21 and 22 in series.
This discharge inverts the output of the inverter 35 to the "1" level, and the register circuit 11 is selected. At this time, other register circuits 12
As for 1 to 14, the input terminals of inverters 36, 37, and 38 are set to ``1'' by resistors 32, 33, and 34, respectively.
each of these inverters 3
The outputs of 6.37.38 remain at the "0° level" and are therefore not selected.
アドレスAOがo ”レベルに、A1が1′。Address AO is at o'' level and A1 is 1'.
レベルにされた場合、アドレスAOを反転するインバー
タ29の出力によりMOSトランジスタ23がオン状態
にされ、またアドレスA1によりMOSトランジスタ2
4がオン状態にされる。これによりインバータ36の入
力端子のみが゛0″レベルに放電され、このインバータ
36の出力が1”レベルにされてレジスタ回路12が選
択される。When the level is set, the MOS transistor 23 is turned on by the output of the inverter 29 which inverts the address AO, and the MOS transistor 23 is turned on by the address A1.
4 is turned on. As a result, only the input terminal of the inverter 36 is discharged to the ``0'' level, the output of the inverter 36 is set to the 1'' level, and the register circuit 12 is selected.
上記とは逆にアドレスAOが“1″レベルに、A1が”
0′”レベルにされた場合、アドレスAOによりMOS
トランジスタ25がオン状態にされ、またアドレスA1
を反転するインバータ30の出力によりMOSトランジ
スタ26がオン状態にされる。Contrary to the above, address AO is at “1” level, and A1 is at “1” level.
When set to 0''' level, the MOS
Transistor 25 is turned on and address A1
The MOS transistor 26 is turned on by the output of the inverter 30 which inverts .
これによりインバータ37の入力端子のみが0”レベル
に放電され、このインバータ37の出力が“1”レベル
にされてレジスタ回路13が選択される。As a result, only the input terminal of the inverter 37 is discharged to the 0" level, the output of the inverter 37 is set to the "1" level, and the register circuit 13 is selected.
さらにアドレスAOとA1がO”レベルにされた場合、
アドレスAOを反転するインバータ29の出力によりM
OSトランジスタ27が、アドレスA1を反転するイン
バータ30の出力によりMOSトランジスタ28がそれ
ぞれオン状態にされる。これによりインバータ38の入
力端子のみが“0”レベルに放電され、このインバータ
38の出力が゛1″レベルにされてレジスタ回路14が
選択される。Furthermore, when addresses AO and A1 are set to O” level,
M by the output of the inverter 29 which inverts the address AO.
The MOS transistors 28 are turned on by the output of the inverter 30, which causes the OS transistor 27 to invert the address A1. As a result, only the input terminal of the inverter 38 is discharged to the "0" level, the output of the inverter 38 is set to the "1" level, and the register circuit 14 is selected.
[背景技術の問題点]
従来のアドレス選択回路では、レジスタ回路11ないし
14は入力アドレスAO,Alと一対一に対応して選択
されており、レジスタ回路11ないし14のアドレスは
固定されたものとなっている。[Problems with the Background Art] In the conventional address selection circuit, the register circuits 11 to 14 are selected in one-to-one correspondence with the input addresses AO and Al, and the addresses of the register circuits 11 to 14 are fixed. It has become.
ところで、マイクロコンピュータに内蔵されているレジ
スタ回路ではレジスタ相互間のデータ転送が頻繁に行わ
れる。このデータ転送を行なう場合、従来のレジスタ選
択回路ではレジスタ回路のアドレスが固定されているの
で、まず転送すべきデータが記憶されているレジスタ回
路をアドレス指定してその記憶データを読み出し、これ
を保持しておき、次に転送先のレジスタ回路をアドレス
指定して予め保持しているデータをこのレジスタに書き
込むという操作が必要になる。このとき、転送先のレジ
スタ回路のデータは必然的に破壊されてしまう。またデ
ータ転送後は同じデータが二つのレジスタ回路に同時に
存在するので、レジスタ回路の利用効率が低下する。By the way, in register circuits built into microcomputers, data transfer between registers is frequently performed. When performing this data transfer, in conventional register selection circuits, the address of the register circuit is fixed, so first the register circuit in which the data to be transferred is stored is addressed, the stored data is read out, and the data is held. Then, it is necessary to specify the address of the transfer destination register circuit and write the previously held data into this register. At this time, the data in the transfer destination register circuit is inevitably destroyed. Furthermore, after data transfer, the same data exists in two register circuits at the same time, which reduces the efficiency of register circuit usage.
さらに従来では実際にデータを転送すφので、レジスタ
回路のビット数が増加するに従い一度に移動させるデー
タ量が多くなり、データ転送ミスの危険性が増加する。Furthermore, in the conventional technology, data is actually transferred by φ, so as the number of bits in the register circuit increases, the amount of data to be moved at once increases, increasing the risk of data transfer errors.
[発明の目的コ
この発明は上記のような事情を考慮してなされたもので
ありその目的は、レジスタ回路相互間のデータ転送を実
際には行なわず、レジスタ回路のアドレスを変更するこ
とによって実質的なデータ転送を行なわせることができ
るレジスタ選択回路を提供することにある。[Purpose of the Invention] This invention was made in consideration of the above-mentioned circumstances, and its purpose is to change the addresses of register circuits without actually transferring data between register circuits. It is an object of the present invention to provide a register selection circuit that can perform data transfer in a specific manner.
[発明の概要−]
上記目的を達成するためこの発明にあっては、固定され
た入力アドレスに束縛されることなしにある指定された
範囲内で異なるレジスタ回路を選択するレジスタ選択手
段を設けるようにしている。[Summary of the Invention-] In order to achieve the above object, the present invention provides a register selection means for selecting different register circuits within a specified range without being constrained by a fixed input address. I have to.
そしてこのレジスタ選択手段は入力アドレスをデコード
して入力アドレスと一対一に対応した第1の選択信号を
発生する第1のデコード回路および制陣信号に基づいて
この第1のデコード回路の出力をデコードする第2のデ
コード回路とで嘴成し、あるいは記憶アドレスの変更が
行なえるアドレス記憶手段およびこのアドレス記憶手段
の記憶アドレスと前記入力アドレスとを比較し、両アド
レスが一致した時に対応するレジスタ回路に対して選択
信号を出力する選択信号出力手段とで構成している。The register selection means includes a first decode circuit that decodes the input address and generates a first selection signal in one-to-one correspondence with the input address, and decodes the output of the first decode circuit based on the control signal. an address storage means capable of forming a beak or changing a storage address with a second decoding circuit, and a register circuit that compares the storage address of this address storage means with the input address and responds when both addresses match; and a selection signal output means for outputting a selection signal to.
[発明の実施例] 以下、図面を参照してこの発明の詳細な説明する。[Embodiments of the invention] Hereinafter, the present invention will be described in detail with reference to the drawings.
第1図はこの発明に係るレジスタ選択回路の一実施例の
構成を示す回路図である。この実施例回路は、前記第6
図に示す従来のデコード回路20と出カバソファとして
のインバータ35.36.31.38との間に2ビツト
のセレクト信号So、81をデコード制御信号とするも
う一つのデコード回路40を挿入したものである。FIG. 1 is a circuit diagram showing the configuration of an embodiment of a register selection circuit according to the present invention. This embodiment circuit is based on the sixth
Another decoding circuit 40 is inserted between the conventional decoding circuit 20 shown in the figure and the inverter 35, 36, 31, 38 serving as an output sofa, and which uses a 2-bit select signal So, 81 as a decoding control signal. be.
上記デコード回路40は、選択すべきレジスタ回路11
ないし14の数に対応した4個のデコード部41ないし
44と2ビツトのセレクト信号So、31を反転するイ
ンバータ45.46とから構成されている。The decoding circuit 40 includes the register circuit 11 to be selected.
It is composed of four decoding sections 41 to 44 corresponding to the numbers 1 to 14 and inverters 45 and 46 for inverting the 2-bit select signals So and 31.
上記デコード部41は、デコード回路20内の抵抗31
およびMo8 l−ランジスタ22の接続点である回路
点aと出力バッファとしての前記インバータ35の入力
端子との間に直列に挿入された2個のMOSトランジス
タ51.52、抵抗34およびMOSトランジスタ24
の接続点である回路点すと前記インバータ35の入力端
子との間に直列に挿入された2四のMo3I−ランジス
タ53.54、抵抗33およびMOSトランジスタ26
の接続点である回路点Cと前記インバータ35の入力端
子との間に直列に挿入された211!IのMOSトラン
ジスタ55.56、抵抗32およびMo8 t−ランジ
スタ28の接続点である回路点dと前記インバータ35
の入力端子との間に直列に挿入された2個のMo8 ト
ランジスタ57.58で構成されている。The decoding section 41 includes a resistor 31 in the decoding circuit 20.
and two MOS transistors 51, 52, a resistor 34, and a MOS transistor 24 inserted in series between the circuit point a, which is the connection point of the Mo8 l-transistor 22, and the input terminal of the inverter 35 as an output buffer.
24 Mo3I transistors 53, 54, a resistor 33, and a MOS transistor 26 inserted in series between the circuit point S which is the connection point of the inverter 35 and the input terminal of the inverter 35.
211! inserted in series between circuit point C, which is the connection point of , and the input terminal of the inverter 35. The circuit point d, which is the connection point of the MOS transistors 55 and 56 of I, the resistor 32 and the Mo8 T-transistor 28, and the inverter 35
It consists of two Mo8 transistors 57 and 58 inserted in series between the input terminal of the
他のデコード部42ないし44も上記デコード部41と
ほぼ同様に構成されており、デコード部42がデコード
部41と異なっている箇所は、回路点dとインバータ3
6の入力端子との間に2個のMOSトラ、 レジスタ
51.52が直列に、回路点aとインバータ36の入力
端子との間に2個のMOSトランジスタ53、54が直
列に、回路点すとインバータ36の入力端子との間に2
個のMOSトランジスタ55.56が直列に、回路点C
とインバータ36の入力端子との間に2個のMo3 l
−ランジスタ57.58が直列にそれぞれ挿入されてい
る点である。デコード部43がデコード部41と異なっ
ている箇所は、回路点Cとインバータ37の入力端子と
の間に211aのMOSトランジスタ51.52が直列
に、回路点dとインバータ3γの入力端子との間に2個
のMOSトランジスタ53.54が直列に、回路点aと
インバータ37の入力端子との間に2個のMOSトラン
ジスタ55.56が直列に、回路点すとインバータ37
の入力端子との間に2個のMo3 l−ランジスタ57
.58が直列にそれぞれ挿入されている点である。デコ
ード部44がデコード部41と異なっている箇所は、回
路点ひとインバータ38の入力端子との間に2個の、M
OSトランジスタ51.52が直列に、回路点Cとイン
バータ38の入力端子との間に2個のMo3t−ランジ
スタ53.54が直列に、回路点dとインバータ38の
入力端子との間に2個のMoSトランジスタ55゜56
が直列に、回路点aとインバータ38の入力端子との間
に2個のMo8 トランジスタ57.58が直列にそれ
ぞれ挿入されている点である。The other decoding units 42 to 44 are constructed almost similarly to the decoding unit 41, and the difference between the decoding unit 42 and the decoding unit 41 is that the circuit point d and the inverter 3
Two MOS transistors 51 and 52 are connected in series between the input terminal of the inverter 36 and the input terminal of the inverter 36, and two MOS transistors 53 and 54 are connected in series between the circuit point a and the input terminal of the inverter 36. and the input terminal of the inverter 36.
MOS transistors 55 and 56 are connected in series at circuit point C.
and the input terminal of the inverter 36.
- transistors 57, 58 are inserted in series; The difference between the decoding section 43 and the decoding section 41 is that the MOS transistors 211a and 52 are connected in series between the circuit point C and the input terminal of the inverter 37, and the MOS transistors 51 and 52 are connected in series between the circuit point d and the input terminal of the inverter 3γ. Two MOS transistors 53 and 54 are connected in series between the circuit point a and the input terminal of the inverter 37, and two MOS transistors 55 and 56 are connected in series between the circuit point a and the input terminal of the inverter 37.
Two Mo3 l-transistors 57 are connected between the input terminal of
.. 58 are inserted in series. The difference between the decoding section 44 and the decoding section 41 is that there are two M
OS transistors 51 and 52 in series, two Mo3t transistors 53 and 54 in series between circuit point C and the input terminal of inverter 38, and two Mo3t transistors 53 and 54 in series between circuit point d and the input terminal of inverter 38. MoS transistor 55°56
, two Mo8 transistors 57 and 58 are inserted in series between the circuit point a and the input terminal of the inverter 38, respectively.
次に上記のような構成の回路の動作を説明する。Next, the operation of the circuit configured as above will be explained.
まず、例えばアドレスAOとA1が“1”レベルにされ
た場合、デコード回路20ではこのアドレスAOとA1
がゲートに入力されているMOSトランジスタ21およ
び22がオン状態にされる。これにより、いままで抵抗
31によって“1′°レベル(Vcc)に充電されてい
た回路点aがこのトランジスタ2115よび22を直列
に介して″“0パレベルIVss)に放電される。回路
点aが0”レベルに放電された状態で、2ビツトのセレ
クト信号5O1S1はともに1”レベルにされていると
する。セレクト信号S0,81が゛1″レベルにされて
いることにより、各デコード部41ないし44では直J
J接続されているそれぞれ2個のMo8 l−ランジス
タ51.52がオン状態にされる。ここで上記回路点a
以外の回路点すないしdは抵抗32ないし34により1
41 IIレベルに充電されたままであるので、インバ
ータ35の入力端子のみがデコード部41内の2個のM
o8 l−ランジスタ51.52を直列に介して回路点
aに結合されて゛O″レベルに放電される。この放電に
よりインバータ35の出力が“1”レベルに反転し、こ
れによりレジスタ回路11が選択される。このとき、他
のレジスタ回路12ないし14については、それぞれオ
ン状態にされている2個のMoSトランジスタ51.5
2が接続されている回路点d、c、bが抵抗32.33
.34それぞれにより゛1″レベルに充電されたままで
あり、インバータ36.37.38の出力は“O”レベ
ルにされたままであるので選択されない。First, for example, when addresses AO and A1 are set to the "1" level, the decoding circuit 20
MOS transistors 21 and 22, which have input to their gates, are turned on. As a result, the circuit point a, which has been charged to the "1'° level (Vcc)" by the resistor 31, is discharged to the "0" level (IVss) through the transistors 2115 and 22 in series. It is assumed that the 2-bit select signals 5O1S1 are both set to the 1" level in the state of being discharged to the 0" level.Since the select signals S0 and 81 are set to the 1" level, each decoder 41 to 44 is straight J
The two J-connected Mo8 l-transistors 51, 52 are turned on. Here, the above circuit point a
The circuit points other than d are connected to 1 by resistors 32 to 34.
41 II level, only the input terminal of the inverter 35 is connected to the two M in the decoder 41.
It is connected to the circuit point a through the o8 l-transistors 51 and 52 in series and is discharged to the "O" level. Due to this discharge, the output of the inverter 35 is inverted to the "1" level, and thereby the register circuit 11 is selected. At this time, for the other register circuits 12 to 14, the two MoS transistors 51.5 each turned on
The circuit points d, c, and b to which 2 is connected are resistors 32.33
.. 34 remain charged to the "1" level, and the outputs of the inverters 36, 37, and 38 remain at the "O" level, so they are not selected.
次にアドレスAOとA1が“1”レベルの状態のときに
セレクト信号SOが゛°0″レベルに、Slが“1′ル
ベルにされているとする。セレクト信号5O1S1が゛
0″レベル、111 Nレベルにされていることにより
、各デコード部41ないし44では直列接続されている
それぞれ2個のMOSトランジスタ53.54がオン状
態にされる。ここで予めデコード回路20によって0”
レベルに放電されている回路点aは、デコード回路40
のデコード部42内のMOSトランジスタ53.54を
介してインバータ36の入力端子に結合されるので、こ
のインバータ36の入力端子のみが゛O′°レベルに放
電される。この放電によりインバータ36の出力が°゛
1”レベルに反転してレジスタ回路12が選択される。Next, assume that when addresses AO and A1 are at the "1" level, the select signal SO is set to the "0" level and Sl is set to the "1" level. Since the select signal 5O1S1 is set to the "0" level and the 111N level, the two MOS transistors 53 and 54 connected in series are turned on in each of the decoding sections 41 to 44. 0” by the decoding circuit 20
The circuit point a that is discharged to the level is the decode circuit 40
Since it is coupled to the input terminal of the inverter 36 via the MOS transistors 53 and 54 in the decoding section 42, only the input terminal of the inverter 36 is discharged to the ``O'' level. Due to this discharge, the output of the inverter 36 is inverted to the "1" level, and the register circuit 12 is selected.
またアドレスAOとA1が゛1″レベルの状態のときに
セレクト信号SOが゛1″レベルに、Slが“0”レベ
ルにされているとする。セレクト信号5o131が“1
”レベル、“0″レベルにされていることにより、各デ
コード部41ないし44では直列接続されているそれぞ
れ2個のMOSトランジスタ55.56がオン状態にさ
れる。ここで予め0”レベルに放電されている回路点a
はデコード部43内のMOSトランジスタ55.56を
介してインバータ37の入力端子に結合されるので、こ
のインバータ31の入力端子のみが1゛0ルベルに放電
される。この放電によりインバータ37の出力が“1″
レベルに反転してレジスタ回路13が選択される。It is also assumed that when addresses AO and A1 are at the "1" level, the select signal SO is at the "1" level and Sl is at the "0" level. Select signal 5o131 is “1”
"level" and "0" level, the two MOS transistors 55 and 56 connected in series in each of the decoding sections 41 to 44 are turned on.Here, they are discharged to the "0" level in advance. circuit point a
is coupled to the input terminal of the inverter 37 via the MOS transistors 55 and 56 in the decoding section 43, so only the input terminal of the inverter 31 is discharged to 10 level. Due to this discharge, the output of the inverter 37 becomes "1"
The register circuit 13 is selected by inverting the level.
さらにまた、アドレスAOとA1が゛1パレベルの状態
のときにセレクト信号SOと81が“0″レベルにされ
ているとする。セレクト信号5O1S1が″0″レベル
にされていることにより、各デコード部41ないし44
では直列接続されているそれぞれ2個のMOSトラ・ン
ジスタ57.58がオン状態にされる。ここで予めO”
レベルに放電されている回路点aがデコード部44内の
MOSトランジスタ57.58を介してインバータ38
の入力端子に結合されるので、このインバータ38の入
力端子のみがO”レベルに放電される。この放電により
インバータ38の出力が6111+レベルに反転してレ
ジスタ回路14が選択される。Furthermore, assume that the select signals SO and 81 are set to the "0" level when the addresses AO and A1 are at the "1" level. Since the select signal 5O1S1 is set to "0" level, each decoder 41 to 44
Then, the two MOS transistors 57 and 58 connected in series are turned on. Here, O”
The circuit point a, which is discharged to the level
Since only the input terminal of this inverter 38 is discharged to the O'' level, the output of the inverter 38 is inverted to the 6111+ level and the register circuit 14 is selected.
このように上記実施例回路では、同じアドレス(上記説
明ではAO−A1−″1゛°レベル)でもセレクト信号
so、siの設定を異ならせ°ば4個のレジスタ回路1
1ないし14のいずれをも自由に選択することができる
。いいかえれば、4個のレジスタ回路11ないし14の
アドレスは2ビツトのアドレスAO,AIの組合わせか
らなる4通りのアドレスの範囲内で自由に変更すること
ができる。第2図は上記実施例回路において、セレクト
信号S0、Slの組合せとそのときのレジスタ回路11
ないし14のアドレスとの関係をまとめて示したもので
ある。なお、レジスタ回路11ないし14のアドレスは
アドレスA1を上位ビット、AOを下位ビットとしたと
きの10進数で表現されている。In this way, in the above embodiment circuit, even if the address is the same (AO-A1-''1 degree level in the above explanation), if the settings of the select signals so and si are different, the four register circuits 1
Any one of 1 to 14 can be freely selected. In other words, the addresses of the four register circuits 11 to 14 can be freely changed within the range of four addresses consisting of combinations of the 2-bit addresses AO and AI. FIG. 2 shows the combination of select signals S0 and Sl and the register circuit 11 in the above embodiment circuit.
This shows the relationship with the addresses of 1 to 14 collectively. Note that the addresses of the register circuits 11 to 14 are expressed in decimal numbers, where the address A1 is the upper bit and AO is the lower bit.
このように各レジスタ回路11ないし14のアドレスを
自由に変更することができるので、レジスタ回路相互間
でデータ転送を行なう場合に、従来のレジスタ選択回路
のように実際にデータ転送を行なう必要はなく、単にレ
ジスタ回路のアドレスを変更すればよい。このため、従
来のように実際にデータ転送を行なうことにより発生し
ていた転送先レジスタ回路のデータの破壊、レジスタ回
路の利用効率低下、データ移動に伴うデータ転送ミスの
発生、等の問題はすべて解消される。また、この実施例
回路ではアドレスとレジスタ回路との組合せの変更がセ
レクト信号So、81の切替えにより瞬時に行われるの
で、従来のデータ転送では成し得ない程の高速性が達成
される。Since the addresses of each register circuit 11 to 14 can be changed freely in this way, when data is transferred between register circuits, there is no need to actually transfer data as in conventional register selection circuits. , simply change the address of the register circuit. Therefore, all the problems that occur when actually transferring data as in the past, such as data destruction in the transfer destination register circuit, decrease in register circuit usage efficiency, and occurrence of data transfer errors due to data movement, are eliminated. It will be resolved. Further, in this embodiment circuit, since the combination of address and register circuit is instantaneously changed by switching the select signal So, 81, a high speed which cannot be achieved by conventional data transfer is achieved.
第3図はこの発明の他の実施例の構成を示す回路図であ
る。図において61は例えば(n+1>ビットの記憶容
量を持つレジスタ回路である。このレジスタ回路61は
(n+1>ビットのデータバス620ないし624に接
続されており、選択時にはこのデータバス62.ないし
624との間でデータの授受が行われる。630ないし
632は上記レジスタ回路61を選択するための3ビツ
トのアドレスAOないしA2が転送されるアドレスバス
であり、64は後述する複数の1ビツトラッチ回路に任
意のアドレスを書き込む際に使用される書込み制御信号
AwQが転送される信号バスである。FIG. 3 is a circuit diagram showing the configuration of another embodiment of the invention. In the figure, 61 is a register circuit having a storage capacity of (n+1> bits, for example. This register circuit 61 is connected to data buses 620 to 624 of (n+1> bits, and when selected, the register circuit 61 is connected to data buses 62. to 624 of (n+1> bits). 630 to 632 are address buses to which 3-bit addresses AO to A2 for selecting the register circuit 61 are transferred, and 64 is an address bus to which 3-bit addresses AO to A2 for selecting the register circuit 61 are transferred. This is a signal bus to which a write control signal AwQ used when writing an address is transferred.
70は上記アドレスバス630ないし632上の3ビツ
トのアドレスAOないしA2に基づいて上記レジスタ回
路61を選択するレジスタ選択回路である。A register selection circuit 70 selects the register circuit 61 based on the 3-bit addresses AO to A2 on the address buses 630 to 632.
このレジスタ選択回路70は3個の1ビツトラツチ回路
71.72.73.3個の排他的論理積回路?4.75
゜76.2個のアンドゲート回路77、78およびイン
バータ79で構成されている。そしてアンドゲート回路
77の四つの入力端子は上記アドレスバス63.ないし
632および信号バス64に接続されており、このアン
ドゲート回路77はアドレスバス63.ないし632お
よ°び信号バス64のデータもしくは信号が全て゛1″
レベルにされたときにのみ書き込み用の制御信号Adr
を発生し、この信号を上記3個の各1ビツトラッチ回路
71.72.73に出力する。なお、他のレジスタ選択
回路の1ビツトラッチ回路71゜72、73を選択する
ためのアドレスバスの信号の組合わせは当然異なる。上
記1ビツトラッチ回路71゜72、73のデータ入力端
子は上記(n+1)ビットのデータバス620ないし6
21のうち下位3ビツトのデータバス620ないし62
2にそれぞれ接続されている。そしてこれら1ビツトラ
ツチ回路71.72゜73は上記アンドゲート回路77
から出力される信号Adrが1”レベルにされている期
間にデータバス62.ないし622上のデータをラッチ
する。これら1ビツトラツチ回路71.72.73のラ
ッチデータは上記3個の排他的論理積回路74.75.
76それぞれの入力端子の一方に並列に入力されている
。これら排他的論理積回路74.75.76それぞれの
入力端子の他方には上記3ビツトのデータバス63.な
いし632上の各データが並列に入力されている。This register selection circuit 70 is composed of three 1-bit latch circuits 71, 72, 73, and 3 exclusive AND circuits? 4.75
76. It is composed of two AND gate circuits 77, 78 and an inverter 79. The four input terminals of the AND gate circuit 77 are connected to the address bus 63. 632 and signal bus 64, and this AND gate circuit 77 is connected to address bus 63. All data or signals of 632 to 632 and signal bus 64 are "1"
Control signal Adr for writing only when set to level
This signal is output to each of the three 1-bit latch circuits 71, 72, and 73. Note that the combinations of address bus signals for selecting the 1-bit latch circuits 71, 72, 73 of the other register selection circuits are naturally different. The data input terminals of the 1-bit latch circuits 71, 72, 73 are connected to the (n+1) bit data buses 620 to 6.
Data buses 620 to 62 of the lower 3 bits of 21
2 are connected to each other. These 1-bit latch circuits 71, 72, 73 are connected to the AND gate circuit 77.
The data on the data buses 62. to 622 is latched while the signal Adr output from the 1-bit latch circuits 71, 72, and 73 is at the 1'' level.The latched data of these 1-bit latch circuits 71, 72, and 73 is the Circuit 74.75.
76 input terminals in parallel. The other input terminal of each of these exclusive AND circuits 74, 75, and 76 is connected to the 3-bit data bus 63. Each of the data above 632 is input in parallel.
またこれら排他的論理積回路74.75.76の出力は
上記アンドゲート回路78に並列に入力されている。Further, the outputs of these exclusive AND circuits 74, 75, and 76 are input in parallel to the AND gate circuit 78.
さらにこのアンドゲート回路18には、上記インバータ
79を介して上記信号バス64の信号AWOが入力され
ており、その出力は選択信号として上記レジスタ回路6
1に入力されている。Further, the signal AWO from the signal bus 64 is input to the AND gate circuit 18 via the inverter 79, and its output is sent to the register circuit 6 as a selection signal.
1 is entered.
次に上記のような構成の回路の動作を説明する。Next, the operation of the circuit configured as above will be explained.
始めにレジスタ回路61のアドレス設定を行なう。First, the address of the register circuit 61 is set.
このアドレス設定は次のように行われる。まず、データ
バス62Gないし622上にアドレスAOないしA2に
相当する3ビツトの任意レベルの組合せのアドレスを与
え、アドレスバス630ないし632上のアドレスAO
ないしA2を全て″1′°゛レベルに設定して上で信号
バス64上の書込み制御信号AWOを゛1゛ルベルに設
定する。これによりアンドゲート回路17からパ1nレ
ベルの制御信号Adrが各1ビツトラッチ回路71.7
2.73に入力され、各1ビツトラッチ回路71.72
.73で3ビツトのデータバス62.ないし622上の
各アドレスがラッチされる。このような操作によりレジ
スタ回路61のアドレス設定が終了する。ここで例えば
このアドレス設定操作により、1ビツトラツチ回路71
.72゜73のラッチデータが全て゛1″レベルに、す
なわちレジスタ回路61のアドレスが10進数で「3」
に設定されたとする。This address setting is performed as follows. First, an address of a combination of arbitrary levels of 3 bits corresponding to addresses AO to A2 is given on the data buses 62G to 622, and an address AO on the address buses 630 to 632 is given.
A2 to A2 are all set to the "1'°" level, and then the write control signal AWO on the signal bus 64 is set to the "1" level. As a result, the control signal Adr of the P1n level is sent from the AND gate circuit 17 to each 1-bit latch circuit 71.7
2.73, each 1 bit latch circuit 71.72
.. 73 and a 3-bit data bus 62. Each address on 622 is latched. This operation completes the address setting of the register circuit 61. Here, for example, by this address setting operation, the 1-bit latch circuit 71
.. The latch data of 72 and 73 are all at the "1" level, that is, the address of the register circuit 61 is "3" in decimal.
Suppose that it is set to .
次にレジスタ回路61の選択動作について説明する。い
ま、この選択のためにアドレスAOないしA2として全
て″1°゛レベルを、すなわち10進数で「3」を入力
したとする。このとき、アドレスバス63.ないし63
2上のアドレスAOないしA2それぞれのレベルと1ビ
ツトラツチ回路71.72゜73のラッチデータそれぞ
れのレベルとが互いに一致しているので、3111のイ
クスクルーシブ・ノアゲート回路74.75.76の出
力はすべて゛1′°レベルにされる。またこの時、上記
信号AwOは0”レベルにされており、これを反転する
インバータ79の出力が゛1″レベルにされているので
、アンドゲート回路78は゛1パレベルを出力する。従
って、このときレジスタ回路61が選択される。Next, the selection operation of the register circuit 61 will be explained. Now, assume that for this selection, all addresses AO to A2 are input at the "1°" level, that is, "3" in decimal notation. At this time, address bus 63. or 63
Since the levels of addresses AO to A2 on 2 and the levels of the latch data of 1-bit latch circuits 71, 72 and 73 match each other, the output of exclusive NOR gate circuits 74, 75 and 76 of 3111 is Everything is brought to the ゛1'° level. At this time, the signal AwO is at the 0'' level, and the output of the inverter 79 that inverts it is at the ``1'' level, so the AND gate circuit 78 outputs the ``1'' level. Therefore, register circuit 61 is selected at this time.
ここでレジスタ回路61のアドレスは1ビツトラツチ回
路71.72.73にラッチされるデータに応じて変更
される。従って上記実施例回路の場合と同様に、レジス
タ回路相互間でデータ転送を行なう場合に、従来のレジ
スタ選択回路のように実際にデータ転送を行なう必要は
なく、上記のアドレス設定操作によりレジスタ回路のア
ドレスを再設定して変更すればよい。このため、従来の
ように実際にデータ転送を行なうことにより発生してい
た転送先レジスタ回路のデータの破壊、レジスタ回路の
利用効率低下、データ移動に伴うデータ転送ミスの増加
、等の問題はすべて解消される。また、この実施例回路
では、レジスタ回路61は(n+1)ビットの容量を持
っており、データの転送を行なう場合、従来ではこの(
n+1)ビットのデータをそのまま転送しなければらな
い。ところが、この実施例回路では1ビツトラツチ回路
71.72.73に3ビツトのアドレス信号を供給し、
ラッチさせるだけでよいので、データ移動に関してデー
タ量が(n+1)ビットから3ビツトに圧縮化されたこ
とになる。さらに、1ビツトラッチ回路の数を増加させ
ることにより、レジスタ回路61の取り得るアドレスを
大幅に増加させることができる。Here, the address of the register circuit 61 is changed according to the data latched by the 1-bit latch circuits 71, 72, and 73. Therefore, as in the case of the above embodiment circuit, when data is transferred between register circuits, there is no need to actually transfer data as in the conventional register selection circuit, and the address setting operation described above is used to transfer data between register circuits. You can change the address by resetting it. Therefore, all the problems that occur when actually transferring data as in the past, such as data destruction in the transfer destination register circuit, decrease in register circuit usage efficiency, and increase in data transfer errors due to data movement, are eliminated. It will be resolved. Further, in this embodiment circuit, the register circuit 61 has a capacity of (n+1) bits, and when transferring data, conventionally this (
n+1) bits of data must be transferred as is. However, in this embodiment circuit, a 3-bit address signal is supplied to the 1-bit latch circuits 71, 72, 73,
Since it is only necessary to latch, the amount of data for data movement is compressed from (n+1) bits to 3 bits. Furthermore, by increasing the number of 1-bit latch circuits, the addresses that the register circuit 61 can take can be significantly increased.
第4図は上記実施例回路で使用されている1ビツトラツ
チ回路71.72.73の具体的構成を示す回路図であ
る。この1ビツトラッチ回路では、前記制御信号Adr
が1”レベルにされたとき、この信号Adrによりスイ
ッチ制御されるトランスファゲート用MO8トランジス
タ80がオン状態にされてラッチデータQの出力端子に
前記データバス62上のデータDが供給される。次に信
号Adrが“0″ルベルに下がったとき、この信号Ad
rを反転するインバータ81の出力によりスイッチ制御
されるトランスファゲート用MOSトランジスタ82が
オン状態にされ、上記データDが2個のインバータ83
.84およびMOSトランジスタ82からなる正帰還回
路により保持される。他方、110”レベル(Vss)
と上記ラッチデータQの出力端子との間には初期設定信
号defによりスイッチ制御されるトランスアゲート用
MOSトランジスタ85が挿入されており、初期設定時
にこのMOSトランジスタ85がオン状態にされてラッ
チデータQがそのラッチ回路特有のレベルに、この場合
には“0″レベルに設定される。FIG. 4 is a circuit diagram showing a specific configuration of the 1-bit latch circuits 71, 72, and 73 used in the circuit of the above embodiment. In this 1-bit latch circuit, the control signal Adr
When the signal Adr is set to 1'' level, the transfer gate MO8 transistor 80, which is switch-controlled by this signal Adr, is turned on, and the data D on the data bus 62 is supplied to the output terminal of the latch data Q. When the signal Adr drops to “0” level, this signal Ad
A transfer gate MOS transistor 82 whose switch is controlled by the output of an inverter 81 that inverts r is turned on, and the data D is transferred to two inverters 83.
.. 84 and a positive feedback circuit consisting of MOS transistor 82. On the other hand, 110” level (Vss)
A transagate MOS transistor 85 whose switch is controlled by the initial setting signal def is inserted between the output terminal of the latch data Q and the latch data Q. is set to a level specific to that latch circuit, in this case to the "0" level.
第5図は上記実施例回路で使用される書込み制御信号A
wOを発生する制御回路の回路図である。FIG. 5 shows the write control signal A used in the above embodiment circuit.
FIG. 2 is a circuit diagram of a control circuit that generates wO.
この書込み制御信号AwOはノアゲート回路86の出力
として得られ、このノアゲート回路86には前記初期設
定信号defおよびアドレス書き込み時に#1Nレベル
にされるアドレス書き込み制御信号AWがインバータ8
1を介して入力されている。すなわちこの回路では、初
期設定信号defが1”レベルにされる初期設定時には
アドレス書き込み制御信号AWのレベルにかかわりなく
書込°み制御信号AwOを0”レベルに設定して前記1
ビツトラッチ回路71ないし73におけるアドレスラッ
チ動作を禁止するようにしている。This write control signal AwO is obtained as the output of the NOR gate circuit 86, and the NOR gate circuit 86 receives the initial setting signal def and the address write control signal AW, which is set to the #1N level when writing an address, to the inverter 8.
1. That is, in this circuit, at the time of initial setting when the initial setting signal def is set to the 1" level, the write control signal AwO is set to the 0" level regardless of the level of the address write control signal AW.
Address latch operations in bit latch circuits 71 to 73 are prohibited.
[発明の効果]
以上説明したようにこの発明によれば、レジスタ回路相
互間のデータ転送を実際には行なわず、レジスタ回路の
アドレスを変更することによって実質的なデータ転送を
行なわせることができるレジスタ選択回路を提供するこ
とができる。[Effects of the Invention] As explained above, according to the present invention, actual data transfer can be performed by changing the address of the register circuits without actually transferring data between register circuits. A register selection circuit can be provided.
第1図はこの発明の一実施例の構成を示す回路図、第2
図は上記実施例回路においてアドレスとこのアドレスで
選択されるレジスタ回路と力関係をまとめて示す図、第
3図はこの発明の他の実施例の構成を示す回路図、第4
図は上記第3図の実施例回路の一部分の具体的回路図、
第5図は上記第3図の実施例回路で使用される制御信号
を発生する回路の回路図、第6図は従来回路の回路図で
ある。
11〜14.61・・・レジスタ回路、20.40・・
・デコード回路、62・・・データバス、63・・・ア
ドレスバス、64・・・信号バス、70・・・レジスタ
選択回路、71.72.73・・・1ビツトラッチ回路
、74.75.76・・・排他的論理積回路、77、7
8・・・アンドゲート回路。
出願人代理人 弁理士 鈴江武彦
第1図
第2図
第4図 第5図FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention, and FIG.
3 is a diagram showing the address, the register circuit selected by this address, and the power relationship in the circuit of the above embodiment; FIG. 3 is a circuit diagram showing the configuration of another embodiment of the present invention;
The figure is a specific circuit diagram of a part of the embodiment circuit shown in Figure 3 above.
FIG. 5 is a circuit diagram of a circuit for generating control signals used in the embodiment circuit of FIG. 3, and FIG. 6 is a circuit diagram of a conventional circuit. 11-14.61...Register circuit, 20.40...
- Decode circuit, 62... Data bus, 63... Address bus, 64... Signal bus, 70... Register selection circuit, 71.72.73... 1-bit latch circuit, 74.75.76 ...exclusive AND circuit, 77, 7
8...AND gate circuit. Applicant's representative Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 4 Figure 5
Claims (3)
に束縛されることなしにある指定された範囲内で入力ア
ドレスに応じて異なるレジスタ回路を選択するレジスタ
選択手段とを具備したことを特徴とするレジスタ選択回
路。(1) It is characterized by comprising a plurality of register circuits and a register selection means for selecting a different register circuit according to an input address within a specified range without being constrained by a fixed input address. register selection circuit.
コードして入力アドレスに一対一に対応した第1の選択
信号を発生する第1のデコード回路と、制御信号に基づ
いてこの第1のデコード回路の出力をデコードする第2
のデコード回路とで構成されている特許請求の範囲第1
項に記載のレジスタ選択回路。(2) The register selection means includes a first decoding circuit that decodes the input address and generates a first selection signal that corresponds one-to-one to the input address, and a first decoding circuit that decodes the input address based on the control signal. The second decodes the output of
Claim 1 consisting of a decoding circuit of
The register selection circuit described in section.
行なえるアドレス記憶手段と、このアドレス記憶手段の
記憶アドレスと前記入力アドレスとを比較し、両アドレ
スが一致したとき対応する前記レジスタ回路に対して選
択信号を出力する選択信号出力手段とで構成されている
特許請求の範囲第1項に記載のレジスタ選択回路。(3) The register selection means compares the memory address of the address memory means with which the memory address can be changed and the input address, and when the two addresses match, selects the corresponding register circuit. 2. The register selection circuit according to claim 1, further comprising selection signal output means for outputting a selection signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60131255A JPS61288227A (en) | 1985-06-17 | 1985-06-17 | Register selecting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60131255A JPS61288227A (en) | 1985-06-17 | 1985-06-17 | Register selecting circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61288227A true JPS61288227A (en) | 1986-12-18 |
Family
ID=15053635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60131255A Pending JPS61288227A (en) | 1985-06-17 | 1985-06-17 | Register selecting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61288227A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04305745A (en) * | 1991-01-28 | 1992-10-28 | Matsushita Electric Ind Co Ltd | Register file system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5464935A (en) * | 1977-11-01 | 1979-05-25 | Nec Corp | Transfer control device |
JPS6095651A (en) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | Storage device |
-
1985
- 1985-06-17 JP JP60131255A patent/JPS61288227A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5464935A (en) * | 1977-11-01 | 1979-05-25 | Nec Corp | Transfer control device |
JPS6095651A (en) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | Storage device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH04305745A (en) * | 1991-01-28 | 1992-10-28 | Matsushita Electric Ind Co Ltd | Register file system |
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