JPS61288227A - Register selecting circuit - Google Patents
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- JPS61288227A JPS61288227A JP60131255A JP13125585A JPS61288227A JP S61288227 A JPS61288227 A JP S61288227A JP 60131255 A JP60131255 A JP 60131255A JP 13125585 A JP13125585 A JP 13125585A JP S61288227 A JPS61288227 A JP S61288227A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は主にマイクロコンピュータ等で使用されるレ
ジスタ回路をアドレス指定し、選択するレジスタ選択回
路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates primarily to a register selection circuit for addressing and selecting register circuits used in microcomputers and the like.
［発明の肢術的背景］
第６図はマイクロコンピュータ等で使用される従来のレ
ジスタ選択回路の構成を示す回路図である。“図におい
て１１ないし１４はそれぞれレジスタ回路である。これ
らレジスタ回路１１ないし１４は２ピツｌ〜のアドレス
ＡＯとＡ１が入力されるデコード回路２０のデコード出
力に応じていずれか一つが選択されるようになっている
。例えばアドレスＡＯとＡ１が“１゛ルベルにされた場
合、このアドレスＡＯ１Ａ１がゲートに入力されている
デコード回路２０内のｎチャネルのＭＯ８Ｉ−ランジス
タ（以下、Ｍ ＯＳ ｈランジスタは全てｎチャネルの
ものであるとする）２１および２２がオン状態にされ、
抵抗３１によって゛１°°レベル（Ｖｃｃ）に充電され
ていた出力バッファとしてのインバータ３５の入力端子
がこのトランジスタ２１および２２を直列に介して“０
”レベル（Ｖｓｓ）に放電される。この放電によりイン
バータ３５の出力が゛１″レベルに反転してレジスタ回
路１１が選択される。このとき、他のレジスタ回路１２
ないし１４については、抵抗３２゜３３、３４それぞれ
によりインバータ３６．３７．３８の入力端子が゛１″
レベルに充電されたままであり、これら各インバータ３
６．３７．３８の出力は“０゛°レベルにされたままで
あるので選択されない。[Technical Background of the Invention] FIG. 6 is a circuit diagram showing the configuration of a conventional register selection circuit used in microcomputers and the like. "In the figure, 11 to 14 are register circuits, respectively. One of these register circuits 11 to 14 is selected according to the decode output of the decode circuit 20 to which the addresses AO and A1 of 2 pins I~ are input. For example, when addresses AO and A1 are set to "1 level," the n-channel MO8I- transistor (hereinafter referred to as MOS h transistor) in the decoding circuit 20 whose gate is input with this address AO1A1 is n-channel) 21 and 22 are turned on,
The input terminal of the inverter 35 as an output buffer, which had been charged to the ``1° level (Vcc)'' by the resistor 31, becomes ``0'' through the transistors 21 and 22 in series.
This discharge inverts the output of the inverter 35 to the "1" level, and the register circuit 11 is selected. At this time, other register circuits 12
As for 1 to 14, the input terminals of inverters 36, 37, and 38 are set to ``1'' by resistors 32, 33, and 34, respectively.
each of these inverters 3
The outputs of 6.37.38 remain at the "0° level" and are therefore not selected.
アドレスＡＯがｏ ”レベルに、Ａ１が１′。Address AO is at o'' level and A1 is 1'.
レベルにされた場合、アドレスＡＯを反転するインバー
タ２９の出力によりＭＯＳトランジスタ２３がオン状態
にされ、またアドレスＡ１によりＭＯＳトランジスタ２
４がオン状態にされる。これによりインバータ３６の入
力端子のみが゛０″レベルに放電され、このインバータ
３６の出力が１”レベルにされてレジスタ回路１２が選
択される。When the level is set, the MOS transistor 23 is turned on by the output of the inverter 29 which inverts the address AO, and the MOS transistor 23 is turned on by the address A1.
4 is turned on. As a result, only the input terminal of the inverter 36 is discharged to the ``0'' level, the output of the inverter 36 is set to the 1'' level, and the register circuit 12 is selected.
上記とは逆にアドレスＡＯが“１″レベルに、Ａ１が”
０′”レベルにされた場合、アドレスＡＯによりＭＯＳ
トランジスタ２５がオン状態にされ、またアドレスＡ１
を反転するインバータ３０の出力によりＭＯＳトランジ
スタ２６がオン状態にされる。Contrary to the above, address AO is at “1” level, and A1 is at “1” level.
When set to 0''' level, the MOS
Transistor 25 is turned on and address A1
The MOS transistor 26 is turned on by the output of the inverter 30 which inverts .
これによりインバータ３７の入力端子のみが０”レベル
に放電され、このインバータ３７の出力が“１”レベル
にされてレジスタ回路１３が選択される。As a result, only the input terminal of the inverter 37 is discharged to the 0" level, the output of the inverter 37 is set to the "1" level, and the register circuit 13 is selected.
さらにアドレスＡＯとＡ１がＯ”レベルにされた場合、
アドレスＡＯを反転するインバータ２９の出力によりＭ
ＯＳトランジスタ２７が、アドレスＡ１を反転するイン
バータ３０の出力によりＭＯＳトランジスタ２８がそれ
ぞれオン状態にされる。これによりインバータ３８の入
力端子のみが“０”レベルに放電され、このインバータ
３８の出力が゛１″レベルにされてレジスタ回路１４が
選択される。Furthermore, when addresses AO and A1 are set to O” level,
M by the output of the inverter 29 which inverts the address AO.
The MOS transistors 28 are turned on by the output of the inverter 30, which causes the OS transistor 27 to invert the address A1. As a result, only the input terminal of the inverter 38 is discharged to the "0" level, the output of the inverter 38 is set to the "1" level, and the register circuit 14 is selected.
［背景技術の問題点］
従来のアドレス選択回路では、レジスタ回路１１ないし
１４は入力アドレスＡＯ，Ａｌと一対一に対応して選択
されており、レジスタ回路１１ないし１４のアドレスは
固定されたものとなっている。[Problems with the Background Art] In the conventional address selection circuit, the register circuits 11 to 14 are selected in one-to-one correspondence with the input addresses AO and Al, and the addresses of the register circuits 11 to 14 are fixed. It has become.
ところで、マイクロコンピュータに内蔵されているレジ
スタ回路ではレジスタ相互間のデータ転送が頻繁に行わ
れる。このデータ転送を行なう場合、従来のレジスタ選
択回路ではレジスタ回路のアドレスが固定されているの
で、まず転送すべきデータが記憶されているレジスタ回
路をアドレス指定してその記憶データを読み出し、これ
を保持しておき、次に転送先のレジスタ回路をアドレス
指定して予め保持しているデータをこのレジスタに書き
込むという操作が必要になる。このとき、転送先のレジ
スタ回路のデータは必然的に破壊されてしまう。またデ
ータ転送後は同じデータが二つのレジスタ回路に同時に
存在するので、レジスタ回路の利用効率が低下する。By the way, in register circuits built into microcomputers, data transfer between registers is frequently performed. When performing this data transfer, in conventional register selection circuits, the address of the register circuit is fixed, so first the register circuit in which the data to be transferred is stored is addressed, the stored data is read out, and the data is held. Then, it is necessary to specify the address of the transfer destination register circuit and write the previously held data into this register. At this time, the data in the transfer destination register circuit is inevitably destroyed. Furthermore, after data transfer, the same data exists in two register circuits at the same time, which reduces the efficiency of register circuit usage.
さらに従来では実際にデータを転送すφので、レジスタ
回路のビット数が増加するに従い一度に移動させるデー
タ量が多くなり、データ転送ミスの危険性が増加する。Furthermore, in the conventional technology, data is actually transferred by φ, so as the number of bits in the register circuit increases, the amount of data to be moved at once increases, increasing the risk of data transfer errors.
［発明の目的コ
この発明は上記のような事情を考慮してなされたもので
ありその目的は、レジスタ回路相互間のデータ転送を実
際には行なわず、レジスタ回路のアドレスを変更するこ
とによって実質的なデータ転送を行なわせることができ
るレジスタ選択回路を提供することにある。[Purpose of the Invention] This invention was made in consideration of the above-mentioned circumstances, and its purpose is to change the addresses of register circuits without actually transferring data between register circuits. It is an object of the present invention to provide a register selection circuit that can perform data transfer in a specific manner.
［発明の概要−］
上記目的を達成するためこの発明にあっては、固定され
た入力アドレスに束縛されることなしにある指定された
範囲内で異なるレジスタ回路を選択するレジスタ選択手
段を設けるようにしている。[Summary of the Invention-] In order to achieve the above object, the present invention provides a register selection means for selecting different register circuits within a specified range without being constrained by a fixed input address. I have to.
そしてこのレジスタ選択手段は入力アドレスをデコード
して入力アドレスと一対一に対応した第１の選択信号を
発生する第１のデコード回路および制陣信号に基づいて
この第１のデコード回路の出力をデコードする第２のデ
コード回路とで嘴成し、あるいは記憶アドレスの変更が
行なえるアドレス記憶手段およびこのアドレス記憶手段
の記憶アドレスと前記入力アドレスとを比較し、両アド
レスが一致した時に対応するレジスタ回路に対して選択
信号を出力する選択信号出力手段とで構成している。The register selection means includes a first decode circuit that decodes the input address and generates a first selection signal in one-to-one correspondence with the input address, and decodes the output of the first decode circuit based on the control signal. an address storage means capable of forming a beak or changing a storage address with a second decoding circuit, and a register circuit that compares the storage address of this address storage means with the input address and responds when both addresses match; and a selection signal output means for outputting a selection signal to.
［発明の実施例］ 以下、図面を参照してこの発明の詳細な説明する。[Embodiments of the invention] Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図はこの発明に係るレジスタ選択回路の一実施例の
構成を示す回路図である。この実施例回路は、前記第６
図に示す従来のデコード回路２０と出カバソファとして
のインバータ３５．３６．３１．３８との間に２ビツト
のセレクト信号Ｓｏ、８１をデコード制御信号とするも
う一つのデコード回路４０を挿入したものである。FIG. 1 is a circuit diagram showing the configuration of an embodiment of a register selection circuit according to the present invention. This embodiment circuit is based on the sixth
Another decoding circuit 40 is inserted between the conventional decoding circuit 20 shown in the figure and the inverter 35, 36, 31, 38 serving as an output sofa, and which uses a 2-bit select signal So, 81 as a decoding control signal. be.
上記デコード回路４０は、選択すべきレジスタ回路１１
ないし１４の数に対応した４個のデコード部４１ないし
４４と２ビツトのセレクト信号Ｓｏ、３１を反転するイ
ンバータ４５．４６とから構成されている。The decoding circuit 40 includes the register circuit 11 to be selected.
It is composed of four decoding sections 41 to 44 corresponding to the numbers 1 to 14 and inverters 45 and 46 for inverting the 2-bit select signals So and 31.
上記デコード部４１は、デコード回路２０内の抵抗３１
およびＭｏ８ ｌ−ランジスタ２２の接続点である回路
点ａと出力バッファとしての前記インバータ３５の入力
端子との間に直列に挿入された２個のＭＯＳトランジス
タ５１．５２、抵抗３４およびＭＯＳトランジスタ２４
の接続点である回路点すと前記インバータ３５の入力端
子との間に直列に挿入された２四のＭｏ３Ｉ−ランジス
タ５３．５４、抵抗３３およびＭＯＳトランジスタ２６
の接続点である回路点Ｃと前記インバータ３５の入力端
子との間に直列に挿入された２１１！ＩのＭＯＳトラン
ジスタ５５．５６、抵抗３２およびＭｏ８ ｔ−ランジ
スタ２８の接続点である回路点ｄと前記インバータ３５
の入力端子との間に直列に挿入された２個のＭｏ８ ト
ランジスタ５７．５８で構成されている。The decoding section 41 includes a resistor 31 in the decoding circuit 20.
and two MOS transistors 51, 52, a resistor 34, and a MOS transistor 24 inserted in series between the circuit point a, which is the connection point of the Mo8 l-transistor 22, and the input terminal of the inverter 35 as an output buffer.
24 Mo3I transistors 53, 54, a resistor 33, and a MOS transistor 26 inserted in series between the circuit point S which is the connection point of the inverter 35 and the input terminal of the inverter 35.
211! inserted in series between circuit point C, which is the connection point of , and the input terminal of the inverter 35. The circuit point d, which is the connection point of the MOS transistors 55 and 56 of I, the resistor 32 and the Mo8 T-transistor 28, and the inverter 35
It consists of two Mo8 transistors 57 and 58 inserted in series between the input terminal of the
他のデコード部４２ないし４４も上記デコード部４１と
ほぼ同様に構成されており、デコード部４２がデコード
部４１と異なっている箇所は、回路点ｄとインバータ３
６の入力端子との間に２個のＭＯＳトラ、 レジスタ
５１．５２が直列に、回路点ａとインバータ３６の入力
端子との間に２個のＭＯＳトランジスタ５３、５４が直
列に、回路点すとインバータ３６の入力端子との間に２
個のＭＯＳトランジスタ５５．５６が直列に、回路点Ｃ
とインバータ３６の入力端子との間に２個のＭｏ３ ｌ
−ランジスタ５７．５８が直列にそれぞれ挿入されてい
る点である。デコード部４３がデコード部４１と異なっ
ている箇所は、回路点Ｃとインバータ３７の入力端子と
の間に２１１ａのＭＯＳトランジスタ５１．５２が直列
に、回路点ｄとインバータ３γの入力端子との間に２個
のＭＯＳトランジスタ５３．５４が直列に、回路点ａと
インバータ３７の入力端子との間に２個のＭＯＳトラン
ジスタ５５．５６が直列に、回路点すとインバータ３７
の入力端子との間に２個のＭｏ３ ｌ−ランジスタ５７
．５８が直列にそれぞれ挿入されている点である。デコ
ード部４４がデコード部４１と異なっている箇所は、回
路点ひとインバータ３８の入力端子との間に２個の、Ｍ
ＯＳトランジスタ５１．５２が直列に、回路点Ｃとイン
バータ３８の入力端子との間に２個のＭｏ３ｔ−ランジ
スタ５３．５４が直列に、回路点ｄとインバータ３８の
入力端子との間に２個のＭｏＳトランジスタ５５゜５６
が直列に、回路点ａとインバータ３８の入力端子との間
に２個のＭｏ８ トランジスタ５７．５８が直列にそれ
ぞれ挿入されている点である。The other decoding units 42 to 44 are constructed almost similarly to the decoding unit 41, and the difference between the decoding unit 42 and the decoding unit 41 is that the circuit point d and the inverter 3
Two MOS transistors 51 and 52 are connected in series between the input terminal of the inverter 36 and the input terminal of the inverter 36, and two MOS transistors 53 and 54 are connected in series between the circuit point a and the input terminal of the inverter 36. and the input terminal of the inverter 36.
MOS transistors 55 and 56 are connected in series at circuit point C.
and the input terminal of the inverter 36.
- transistors 57, 58 are inserted in series; The difference between the decoding section 43 and the decoding section 41 is that the MOS transistors 211a and 52 are connected in series between the circuit point C and the input terminal of the inverter 37, and the MOS transistors 51 and 52 are connected in series between the circuit point d and the input terminal of the inverter 3γ. Two MOS transistors 53 and 54 are connected in series between the circuit point a and the input terminal of the inverter 37, and two MOS transistors 55 and 56 are connected in series between the circuit point a and the input terminal of the inverter 37.
Two Mo3 l-transistors 57 are connected between the input terminal of
．． 58 are inserted in series. The difference between the decoding section 44 and the decoding section 41 is that there are two M
OS transistors 51 and 52 in series, two Mo3t transistors 53 and 54 in series between circuit point C and the input terminal of inverter 38, and two Mo3t transistors 53 and 54 in series between circuit point d and the input terminal of inverter 38. MoS transistor 55°56
, two Mo8 transistors 57 and 58 are inserted in series between the circuit point a and the input terminal of the inverter 38, respectively.
次に上記のような構成の回路の動作を説明する。Next, the operation of the circuit configured as above will be explained.
まず、例えばアドレスＡＯとＡ１が“１”レベルにされ
た場合、デコード回路２０ではこのアドレスＡＯとＡ１
がゲートに入力されているＭＯＳトランジスタ２１およ
び２２がオン状態にされる。これにより、いままで抵抗
３１によって“１′°レベル（Ｖｃｃ）に充電されてい
た回路点ａがこのトランジスタ２１１５よび２２を直列
に介して″“０パレベルＩＶｓｓ）に放電される。回路
点ａが０”レベルに放電された状態で、２ビツトのセレ
クト信号５Ｏ１Ｓ１はともに１”レベルにされていると
する。セレクト信号Ｓ０，８１が゛１″レベルにされて
いることにより、各デコード部４１ないし４４では直Ｊ
Ｊ接続されているそれぞれ２個のＭｏ８ ｌ−ランジス
タ５１．５２がオン状態にされる。ここで上記回路点ａ
以外の回路点すないしｄは抵抗３２ないし３４により１
４１ ＩＩレベルに充電されたままであるので、インバ
ータ３５の入力端子のみがデコード部４１内の２個のＭ
ｏ８ ｌ−ランジスタ５１．５２を直列に介して回路点
ａに結合されて゛Ｏ″レベルに放電される。この放電に
よりインバータ３５の出力が“１”レベルに反転し、こ
れによりレジスタ回路１１が選択される。このとき、他
のレジスタ回路１２ないし１４については、それぞれオ
ン状態にされている２個のＭｏＳトランジスタ５１．５
２が接続されている回路点ｄ、ｃ、ｂが抵抗３２．３３
．３４それぞれにより゛１″レベルに充電されたままで
あり、インバータ３６．３７．３８の出力は“Ｏ”レベ
ルにされたままであるので選択されない。First, for example, when addresses AO and A1 are set to the "1" level, the decoding circuit 20
MOS transistors 21 and 22, which have input to their gates, are turned on. As a result, the circuit point a, which has been charged to the "1'° level (Vcc)" by the resistor 31, is discharged to the "0" level (IVss) through the transistors 2115 and 22 in series. It is assumed that the 2-bit select signals 5O1S1 are both set to the 1" level in the state of being discharged to the 0" level.Since the select signals S0 and 81 are set to the 1" level, each decoder 41 to 44 is straight J
The two J-connected Mo8 l-transistors 51, 52 are turned on. Here, the above circuit point a
The circuit points other than d are connected to 1 by resistors 32 to 34.
41 II level, only the input terminal of the inverter 35 is connected to the two M in the decoder 41.
It is connected to the circuit point a through the o8 l-transistors 51 and 52 in series and is discharged to the "O" level. Due to this discharge, the output of the inverter 35 is inverted to the "1" level, and thereby the register circuit 11 is selected. At this time, for the other register circuits 12 to 14, the two MoS transistors 51.5 each turned on
The circuit points d, c, and b to which 2 is connected are resistors 32.33
．． 34 remain charged to the "1" level, and the outputs of the inverters 36, 37, and 38 remain at the "O" level, so they are not selected.
次にアドレスＡＯとＡ１が“１”レベルの状態のときに
セレクト信号ＳＯが゛°０″レベルに、Ｓｌが“１′ル
ベルにされているとする。セレクト信号５Ｏ１Ｓ１が゛
０″レベル、１１１ Ｎレベルにされていることにより
、各デコード部４１ないし４４では直列接続されている
それぞれ２個のＭＯＳトランジスタ５３．５４がオン状
態にされる。ここで予めデコード回路２０によって０”
レベルに放電されている回路点ａは、デコード回路４０
のデコード部４２内のＭＯＳトランジスタ５３．５４を
介してインバータ３６の入力端子に結合されるので、こ
のインバータ３６の入力端子のみが゛Ｏ′°レベルに放
電される。この放電によりインバータ３６の出力が°゛
１”レベルに反転してレジスタ回路１２が選択される。Next, assume that when addresses AO and A1 are at the "1" level, the select signal SO is set to the "0" level and Sl is set to the "1" level. Since the select signal 5O1S1 is set to the "0" level and the 111N level, the two MOS transistors 53 and 54 connected in series are turned on in each of the decoding sections 41 to 44. 0” by the decoding circuit 20
The circuit point a that is discharged to the level is the decode circuit 40
Since it is coupled to the input terminal of the inverter 36 via the MOS transistors 53 and 54 in the decoding section 42, only the input terminal of the inverter 36 is discharged to the ``O'' level. Due to this discharge, the output of the inverter 36 is inverted to the "1" level, and the register circuit 12 is selected.
またアドレスＡＯとＡ１が゛１″レベルの状態のときに
セレクト信号ＳＯが゛１″レベルに、Ｓｌが“０”レベ
ルにされているとする。セレクト信号５ｏ１３１が“１
”レベル、“０″レベルにされていることにより、各デ
コード部４１ないし４４では直列接続されているそれぞ
れ２個のＭＯＳトランジスタ５５．５６がオン状態にさ
れる。ここで予め０”レベルに放電されている回路点ａ
はデコード部４３内のＭＯＳトランジスタ５５．５６を
介してインバータ３７の入力端子に結合されるので、こ
のインバータ３１の入力端子のみが１゛０ルベルに放電
される。この放電によりインバータ３７の出力が“１″
レベルに反転してレジスタ回路１３が選択される。It is also assumed that when addresses AO and A1 are at the "1" level, the select signal SO is at the "1" level and Sl is at the "0" level. Select signal 5o131 is “1”
"level" and "0" level, the two MOS transistors 55 and 56 connected in series in each of the decoding sections 41 to 44 are turned on.Here, they are discharged to the "0" level in advance. circuit point a
is coupled to the input terminal of the inverter 37 via the MOS transistors 55 and 56 in the decoding section 43, so only the input terminal of the inverter 31 is discharged to 10 level. Due to this discharge, the output of the inverter 37 becomes "1"
The register circuit 13 is selected by inverting the level.
さらにまた、アドレスＡＯとＡ１が゛１パレベルの状態
のときにセレクト信号ＳＯと８１が“０″レベルにされ
ているとする。セレクト信号５Ｏ１Ｓ１が″０″レベル
にされていることにより、各デコード部４１ないし４４
では直列接続されているそれぞれ２個のＭＯＳトラ・ン
ジスタ５７．５８がオン状態にされる。ここで予めＯ”
レベルに放電されている回路点ａがデコード部４４内の
ＭＯＳトランジスタ５７．５８を介してインバータ３８
の入力端子に結合されるので、このインバータ３８の入
力端子のみがＯ”レベルに放電される。この放電により
インバータ３８の出力が６１１１＋レベルに反転してレ
ジスタ回路１４が選択される。Furthermore, assume that the select signals SO and 81 are set to the "0" level when the addresses AO and A1 are at the "1" level. Since the select signal 5O1S1 is set to "0" level, each decoder 41 to 44
Then, the two MOS transistors 57 and 58 connected in series are turned on. Here, O”
The circuit point a, which is discharged to the level
Since only the input terminal of this inverter 38 is discharged to the O'' level, the output of the inverter 38 is inverted to the 6111+ level and the register circuit 14 is selected.
このように上記実施例回路では、同じアドレス（上記説
明ではＡＯ−Ａ１−″１゛°レベル）でもセレクト信号
ｓｏ、ｓｉの設定を異ならせ°ば４個のレジスタ回路１
１ないし１４のいずれをも自由に選択することができる
。いいかえれば、４個のレジスタ回路１１ないし１４の
アドレスは２ビツトのアドレスＡＯ，ＡＩの組合わせか
らなる４通りのアドレスの範囲内で自由に変更すること
ができる。第２図は上記実施例回路において、セレクト
信号Ｓ０、Ｓｌの組合せとそのときのレジスタ回路１１
ないし１４のアドレスとの関係をまとめて示したもので
ある。なお、レジスタ回路１１ないし１４のアドレスは
アドレスＡ１を上位ビット、ＡＯを下位ビットとしたと
きの１０進数で表現されている。In this way, in the above embodiment circuit, even if the address is the same (AO-A1-''1 degree level in the above explanation), if the settings of the select signals so and si are different, the four register circuits 1
Any one of 1 to 14 can be freely selected. In other words, the addresses of the four register circuits 11 to 14 can be freely changed within the range of four addresses consisting of combinations of the 2-bit addresses AO and AI. FIG. 2 shows the combination of select signals S0 and Sl and the register circuit 11 in the above embodiment circuit.
This shows the relationship with the addresses of 1 to 14 collectively. Note that the addresses of the register circuits 11 to 14 are expressed in decimal numbers, where the address A1 is the upper bit and AO is the lower bit.
このように各レジスタ回路１１ないし１４のアドレスを
自由に変更することができるので、レジスタ回路相互間
でデータ転送を行なう場合に、従来のレジスタ選択回路
のように実際にデータ転送を行なう必要はなく、単にレ
ジスタ回路のアドレスを変更すればよい。このため、従
来のように実際にデータ転送を行なうことにより発生し
ていた転送先レジスタ回路のデータの破壊、レジスタ回
路の利用効率低下、データ移動に伴うデータ転送ミスの
発生、等の問題はすべて解消される。また、この実施例
回路ではアドレスとレジスタ回路との組合せの変更がセ
レクト信号Ｓｏ、８１の切替えにより瞬時に行われるの
で、従来のデータ転送では成し得ない程の高速性が達成
される。Since the addresses of each register circuit 11 to 14 can be changed freely in this way, when data is transferred between register circuits, there is no need to actually transfer data as in conventional register selection circuits. , simply change the address of the register circuit. Therefore, all the problems that occur when actually transferring data as in the past, such as data destruction in the transfer destination register circuit, decrease in register circuit usage efficiency, and occurrence of data transfer errors due to data movement, are eliminated. It will be resolved. Further, in this embodiment circuit, since the combination of address and register circuit is instantaneously changed by switching the select signal So, 81, a high speed which cannot be achieved by conventional data transfer is achieved.
第３図はこの発明の他の実施例の構成を示す回路図であ
る。図において６１は例えば（ｎ＋１＞ビットの記憶容
量を持つレジスタ回路である。このレジスタ回路６１は
（ｎ＋１＞ビットのデータバス６２０ないし６２４に接
続されており、選択時にはこのデータバス６２．ないし
６２４との間でデータの授受が行われる。６３０ないし
６３２は上記レジスタ回路６１を選択するための３ビツ
トのアドレスＡＯないしＡ２が転送されるアドレスバス
であり、６４は後述する複数の１ビツトラッチ回路に任
意のアドレスを書き込む際に使用される書込み制御信号
ＡｗＱが転送される信号バスである。FIG. 3 is a circuit diagram showing the configuration of another embodiment of the invention. In the figure, 61 is a register circuit having a storage capacity of (n+1> bits, for example. This register circuit 61 is connected to data buses 620 to 624 of (n+1> bits, and when selected, the register circuit 61 is connected to data buses 62. to 624 of (n+1> bits). 630 to 632 are address buses to which 3-bit addresses AO to A2 for selecting the register circuit 61 are transferred, and 64 is an address bus to which 3-bit addresses AO to A2 for selecting the register circuit 61 are transferred. This is a signal bus to which a write control signal AwQ used when writing an address is transferred.
７０は上記アドレスバス６３０ないし６３２上の３ビツ
トのアドレスＡＯないしＡ２に基づいて上記レジスタ回
路６１を選択するレジスタ選択回路である。A register selection circuit 70 selects the register circuit 61 based on the 3-bit addresses AO to A2 on the address buses 630 to 632.
このレジスタ選択回路７０は３個の１ビツトラツチ回路
７１．７２．７３．３個の排他的論理積回路？４．７５
゜７６．２個のアンドゲート回路７７、７８およびイン
バータ７９で構成されている。そしてアンドゲート回路
７７の四つの入力端子は上記アドレスバス６３．ないし
６３２および信号バス６４に接続されており、このアン
ドゲート回路７７はアドレスバス６３．ないし６３２お
よ°び信号バス６４のデータもしくは信号が全て゛１″
レベルにされたときにのみ書き込み用の制御信号Ａｄｒ
を発生し、この信号を上記３個の各１ビツトラッチ回路
７１．７２．７３に出力する。なお、他のレジスタ選択
回路の１ビツトラッチ回路７１゜７２、７３を選択する
ためのアドレスバスの信号の組合わせは当然異なる。上
記１ビツトラッチ回路７１゜７２、７３のデータ入力端
子は上記（ｎ＋１）ビットのデータバス６２０ないし６
２１のうち下位３ビツトのデータバス６２０ないし６２
２にそれぞれ接続されている。そしてこれら１ビツトラ
ツチ回路７１．７２゜７３は上記アンドゲート回路７７
から出力される信号Ａｄｒが１”レベルにされている期
間にデータバス６２．ないし６２２上のデータをラッチ
する。これら１ビツトラツチ回路７１．７２．７３のラ
ッチデータは上記３個の排他的論理積回路７４．７５．
７６それぞれの入力端子の一方に並列に入力されている
。これら排他的論理積回路７４．７５．７６それぞれの
入力端子の他方には上記３ビツトのデータバス６３．な
いし６３２上の各データが並列に入力されている。This register selection circuit 70 is composed of three 1-bit latch circuits 71, 72, 73, and 3 exclusive AND circuits? 4.75
76. It is composed of two AND gate circuits 77, 78 and an inverter 79. The four input terminals of the AND gate circuit 77 are connected to the address bus 63. 632 and signal bus 64, and this AND gate circuit 77 is connected to address bus 63. All data or signals of 632 to 632 and signal bus 64 are "1"
Control signal Adr for writing only when set to level
This signal is output to each of the three 1-bit latch circuits 71, 72, and 73. Note that the combinations of address bus signals for selecting the 1-bit latch circuits 71, 72, 73 of the other register selection circuits are naturally different. The data input terminals of the 1-bit latch circuits 71, 72, 73 are connected to the (n+1) bit data buses 620 to 6.
Data buses 620 to 62 of the lower 3 bits of 21
2 are connected to each other. These 1-bit latch circuits 71, 72, 73 are connected to the AND gate circuit 77.
The data on the data buses 62. to 622 is latched while the signal Adr output from the 1-bit latch circuits 71, 72, and 73 is at the 1'' level.The latched data of these 1-bit latch circuits 71, 72, and 73 is the Circuit 74.75.
76 input terminals in parallel. The other input terminal of each of these exclusive AND circuits 74, 75, and 76 is connected to the 3-bit data bus 63. Each of the data above 632 is input in parallel.
またこれら排他的論理積回路７４．７５．７６の出力は
上記アンドゲート回路７８に並列に入力されている。Further, the outputs of these exclusive AND circuits 74, 75, and 76 are input in parallel to the AND gate circuit 78.
さらにこのアンドゲート回路１８には、上記インバータ
７９を介して上記信号バス６４の信号ＡＷＯが入力され
ており、その出力は選択信号として上記レジスタ回路６
１に入力されている。Further, the signal AWO from the signal bus 64 is input to the AND gate circuit 18 via the inverter 79, and its output is sent to the register circuit 6 as a selection signal.
1 is entered.
次に上記のような構成の回路の動作を説明する。Next, the operation of the circuit configured as above will be explained.
始めにレジスタ回路６１のアドレス設定を行なう。First, the address of the register circuit 61 is set.
このアドレス設定は次のように行われる。まず、データ
バス６２Ｇないし６２２上にアドレスＡＯないしＡ２に
相当する３ビツトの任意レベルの組合せのアドレスを与
え、アドレスバス６３０ないし６３２上のアドレスＡＯ
ないしＡ２を全て″１′°゛レベルに設定して上で信号
バス６４上の書込み制御信号ＡＷＯを゛１゛ルベルに設
定する。これによりアンドゲート回路１７からパ１ｎレ
ベルの制御信号Ａｄｒが各１ビツトラッチ回路７１．７
２．７３に入力され、各１ビツトラッチ回路７１．７２
．７３で３ビツトのデータバス６２．ないし６２２上の
各アドレスがラッチされる。このような操作によりレジ
スタ回路６１のアドレス設定が終了する。ここで例えば
このアドレス設定操作により、１ビツトラツチ回路７１
．７２゜７３のラッチデータが全て゛１″レベルに、す
なわちレジスタ回路６１のアドレスが１０進数で「３」
に設定されたとする。This address setting is performed as follows. First, an address of a combination of arbitrary levels of 3 bits corresponding to addresses AO to A2 is given on the data buses 62G to 622, and an address AO on the address buses 630 to 632 is given.
A2 to A2 are all set to the "1'°" level, and then the write control signal AWO on the signal bus 64 is set to the "1" level. As a result, the control signal Adr of the P1n level is sent from the AND gate circuit 17 to each 1-bit latch circuit 71.7
2.73, each 1 bit latch circuit 71.72
．． 73 and a 3-bit data bus 62. Each address on 622 is latched. This operation completes the address setting of the register circuit 61. Here, for example, by this address setting operation, the 1-bit latch circuit 71
．． The latch data of 72 and 73 are all at the "1" level, that is, the address of the register circuit 61 is "3" in decimal.
Suppose that it is set to .
次にレジスタ回路６１の選択動作について説明する。い
ま、この選択のためにアドレスＡＯないしＡ２として全
て″１°゛レベルを、すなわち１０進数で「３」を入力
したとする。このとき、アドレスバス６３．ないし６３
２上のアドレスＡＯないしＡ２それぞれのレベルと１ビ
ツトラツチ回路７１．７２゜７３のラッチデータそれぞ
れのレベルとが互いに一致しているので、３１１１のイ
クスクルーシブ・ノアゲート回路７４．７５．７６の出
力はすべて゛１′°レベルにされる。またこの時、上記
信号ＡｗＯは０”レベルにされており、これを反転する
インバータ７９の出力が゛１″レベルにされているので
、アンドゲート回路７８は゛１パレベルを出力する。従
って、このときレジスタ回路６１が選択される。Next, the selection operation of the register circuit 61 will be explained. Now, assume that for this selection, all addresses AO to A2 are input at the "1°" level, that is, "3" in decimal notation. At this time, address bus 63. or 63
Since the levels of addresses AO to A2 on 2 and the levels of the latch data of 1-bit latch circuits 71, 72 and 73 match each other, the output of exclusive NOR gate circuits 74, 75 and 76 of 3111 is Everything is brought to the ゛1'° level. At this time, the signal AwO is at the 0'' level, and the output of the inverter 79 that inverts it is at the ``1'' level, so the AND gate circuit 78 outputs the ``1'' level. Therefore, register circuit 61 is selected at this time.
ここでレジスタ回路６１のアドレスは１ビツトラツチ回
路７１．７２．７３にラッチされるデータに応じて変更
される。従って上記実施例回路の場合と同様に、レジス
タ回路相互間でデータ転送を行なう場合に、従来のレジ
スタ選択回路のように実際にデータ転送を行なう必要は
なく、上記のアドレス設定操作によりレジスタ回路のア
ドレスを再設定して変更すればよい。このため、従来の
ように実際にデータ転送を行なうことにより発生してい
た転送先レジスタ回路のデータの破壊、レジスタ回路の
利用効率低下、データ移動に伴うデータ転送ミスの増加
、等の問題はすべて解消される。また、この実施例回路
では、レジスタ回路６１は（ｎ＋１）ビットの容量を持
っており、データの転送を行なう場合、従来ではこの（
ｎ＋１）ビットのデータをそのまま転送しなければらな
い。ところが、この実施例回路では１ビツトラツチ回路
７１．７２．７３に３ビツトのアドレス信号を供給し、
ラッチさせるだけでよいので、データ移動に関してデー
タ量が（ｎ＋１）ビットから３ビツトに圧縮化されたこ
とになる。さらに、１ビツトラッチ回路の数を増加させ
ることにより、レジスタ回路６１の取り得るアドレスを
大幅に増加させることができる。Here, the address of the register circuit 61 is changed according to the data latched by the 1-bit latch circuits 71, 72, and 73. Therefore, as in the case of the above embodiment circuit, when data is transferred between register circuits, there is no need to actually transfer data as in the conventional register selection circuit, and the address setting operation described above is used to transfer data between register circuits. You can change the address by resetting it. Therefore, all the problems that occur when actually transferring data as in the past, such as data destruction in the transfer destination register circuit, decrease in register circuit usage efficiency, and increase in data transfer errors due to data movement, are eliminated. It will be resolved. Further, in this embodiment circuit, the register circuit 61 has a capacity of (n+1) bits, and when transferring data, conventionally this (
n+1) bits of data must be transferred as is. However, in this embodiment circuit, a 3-bit address signal is supplied to the 1-bit latch circuits 71, 72, 73,
Since it is only necessary to latch, the amount of data for data movement is compressed from (n+1) bits to 3 bits. Furthermore, by increasing the number of 1-bit latch circuits, the addresses that the register circuit 61 can take can be significantly increased.
第４図は上記実施例回路で使用されている１ビツトラツ
チ回路７１．７２．７３の具体的構成を示す回路図であ
る。この１ビツトラッチ回路では、前記制御信号Ａｄｒ
が１”レベルにされたとき、この信号Ａｄｒによりスイ
ッチ制御されるトランスファゲート用ＭＯ８トランジス
タ８０がオン状態にされてラッチデータＱの出力端子に
前記データバス６２上のデータＤが供給される。次に信
号Ａｄｒが“０″ルベルに下がったとき、この信号Ａｄ
ｒを反転するインバータ８１の出力によりスイッチ制御
されるトランスファゲート用ＭＯＳトランジスタ８２が
オン状態にされ、上記データＤが２個のインバータ８３
．８４およびＭＯＳトランジスタ８２からなる正帰還回
路により保持される。他方、１１０”レベル（Ｖｓｓ）
と上記ラッチデータＱの出力端子との間には初期設定信
号ｄｅｆによりスイッチ制御されるトランスアゲート用
ＭＯＳトランジスタ８５が挿入されており、初期設定時
にこのＭＯＳトランジスタ８５がオン状態にされてラッ
チデータＱがそのラッチ回路特有のレベルに、この場合
には“０″レベルに設定される。FIG. 4 is a circuit diagram showing a specific configuration of the 1-bit latch circuits 71, 72, and 73 used in the circuit of the above embodiment. In this 1-bit latch circuit, the control signal Adr
When the signal Adr is set to 1'' level, the transfer gate MO8 transistor 80, which is switch-controlled by this signal Adr, is turned on, and the data D on the data bus 62 is supplied to the output terminal of the latch data Q. When the signal Adr drops to “0” level, this signal Ad
A transfer gate MOS transistor 82 whose switch is controlled by the output of an inverter 81 that inverts r is turned on, and the data D is transferred to two inverters 83.
．． 84 and a positive feedback circuit consisting of MOS transistor 82. On the other hand, 110” level (Vss)
A transagate MOS transistor 85 whose switch is controlled by the initial setting signal def is inserted between the output terminal of the latch data Q and the latch data Q. is set to a level specific to that latch circuit, in this case to the "0" level.
第５図は上記実施例回路で使用される書込み制御信号Ａ
ｗＯを発生する制御回路の回路図である。FIG. 5 shows the write control signal A used in the above embodiment circuit.
FIG. 2 is a circuit diagram of a control circuit that generates wO.
この書込み制御信号ＡｗＯはノアゲート回路８６の出力
として得られ、このノアゲート回路８６には前記初期設
定信号ｄｅｆおよびアドレス書き込み時に＃１Ｎレベル
にされるアドレス書き込み制御信号ＡＷがインバータ８
１を介して入力されている。すなわちこの回路では、初
期設定信号ｄｅｆが１”レベルにされる初期設定時には
アドレス書き込み制御信号ＡＷのレベルにかかわりなく
書込°み制御信号ＡｗＯを０”レベルに設定して前記１
ビツトラッチ回路７１ないし７３におけるアドレスラッ
チ動作を禁止するようにしている。This write control signal AwO is obtained as the output of the NOR gate circuit 86, and the NOR gate circuit 86 receives the initial setting signal def and the address write control signal AW, which is set to the #1N level when writing an address, to the inverter 8.
1. That is, in this circuit, at the time of initial setting when the initial setting signal def is set to the 1" level, the write control signal AwO is set to the 0" level regardless of the level of the address write control signal AW.
Address latch operations in bit latch circuits 71 to 73 are prohibited.
［発明の効果］
以上説明したようにこの発明によれば、レジスタ回路相
互間のデータ転送を実際には行なわず、レジスタ回路の
アドレスを変更することによって実質的なデータ転送を
行なわせることができるレジスタ選択回路を提供するこ
とができる。[Effects of the Invention] As explained above, according to the present invention, actual data transfer can be performed by changing the address of the register circuits without actually transferring data between register circuits. A register selection circuit can be provided.
第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例回路においてアドレスとこのアドレスで
選択されるレジスタ回路と力関係をまとめて示す図、第
３図はこの発明の他の実施例の構成を示す回路図、第４
図は上記第３図の実施例回路の一部分の具体的回路図、
第５図は上記第３図の実施例回路で使用される制御信号
を発生する回路の回路図、第６図は従来回路の回路図で
ある。
１１〜１４．６１・・・レジスタ回路、２０．４０・・
・デコード回路、６２・・・データバス、６３・・・ア
ドレスバス、６４・・・信号バス、７０・・・レジスタ
選択回路、７１．７２．７３・・・１ビツトラッチ回路
、７４．７５．７６・・・排他的論理積回路、７７、７
８・・・アンドゲート回路。
出願人代理人 弁理士 鈴江武彦
第１図
第２図
第４図 第５図FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention, and FIG.
3 is a diagram showing the address, the register circuit selected by this address, and the power relationship in the circuit of the above embodiment; FIG. 3 is a circuit diagram showing the configuration of another embodiment of the present invention;
The figure is a specific circuit diagram of a part of the embodiment circuit shown in Figure 3 above.
FIG. 5 is a circuit diagram of a circuit for generating control signals used in the embodiment circuit of FIG. 3, and FIG. 6 is a circuit diagram of a conventional circuit. 11-14.61...Register circuit, 20.40...
- Decode circuit, 62... Data bus, 63... Address bus, 64... Signal bus, 70... Register selection circuit, 71.72.73... 1-bit latch circuit, 74.75.76 ...exclusive AND circuit, 77, 7
8...AND gate circuit. Applicant's representative Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 4 Figure 5
Claims (3)
に束縛されることなしにある指定された範囲内で入力ア
ドレスに応じて異なるレジスタ回路を選択するレジスタ
選択手段とを具備したことを特徴とするレジスタ選択回
路。(1) It is characterized by comprising a plurality of register circuits and a register selection means for selecting a different register circuit according to an input address within a specified range without being constrained by a fixed input address. register selection circuit.
コードして入力アドレスに一対一に対応した第１の選択
信号を発生する第１のデコード回路と、制御信号に基づ
いてこの第１のデコード回路の出力をデコードする第２
のデコード回路とで構成されている特許請求の範囲第１
項に記載のレジスタ選択回路。(2) The register selection means includes a first decoding circuit that decodes the input address and generates a first selection signal that corresponds one-to-one to the input address, and a first decoding circuit that decodes the input address based on the control signal. The second decodes the output of
Claim 1 consisting of a decoding circuit of
The register selection circuit described in section.
行なえるアドレス記憶手段と、このアドレス記憶手段の
記憶アドレスと前記入力アドレスとを比較し、両アドレ
スが一致したとき対応する前記レジスタ回路に対して選
択信号を出力する選択信号出力手段とで構成されている
特許請求の範囲第１項に記載のレジスタ選択回路。(3) The register selection means compares the memory address of the address memory means with which the memory address can be changed and the input address, and when the two addresses match, selects the corresponding register circuit. 2. The register selection circuit according to claim 1, further comprising selection signal output means for outputting a selection signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131255A JPS61288227A (en) | 1985-06-17 | 1985-06-17 | Register selecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131255A JPS61288227A (en) | 1985-06-17 | 1985-06-17 | Register selecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288227A true JPS61288227A (en) | 1986-12-18 |
Family
ID=15053635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131255A Pending JPS61288227A (en) | 1985-06-17 | 1985-06-17 | Register selecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288227A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04305745A (en) * | 1991-01-28 | 1992-10-28 | Matsushita Electric Ind Co Ltd | Register file system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464935A (en) * | 1977-11-01 | 1979-05-25 | Nec Corp | Transfer control device |
| JPS6095651A (en) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | Storage device |
-
1985
- 1985-06-17 JP JP60131255A patent/JPS61288227A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464935A (en) * | 1977-11-01 | 1979-05-25 | Nec Corp | Transfer control device |
| JPS6095651A (en) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | Storage device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04305745A (en) * | 1991-01-28 | 1992-10-28 | Matsushita Electric Ind Co Ltd | Register file system |
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