JPH027531A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH027531A JPH027531A JP63159662A JP15966288A JPH027531A JP H027531 A JPH027531 A JP H027531A JP 63159662 A JP63159662 A JP 63159662A JP 15966288 A JP15966288 A JP 15966288A JP H027531 A JPH027531 A JP H027531A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来、サリサイド構造を用いたＭＯＳＦＥＴではシリサ
イド化はゲート、ソースドレインの電極のみに限られ、
それらの電極からの配線は絶縁膜を成長後必要に応じ開
口部を設けて配線の接続をする方法が一般に用いられて
いる。
イド化はゲート、ソースドレインの電極のみに限られ、
それらの電極からの配線は絶縁膜を成長後必要に応じ開
口部を設けて配線の接続をする方法が一般に用いられて
いる。
上述した従来の方法ではＭＯＳＦＥＴのソース、ドレイ
ンを配線するためにソース、ドレイン上の層間絶縁膜へ
の開口工程が必要となりそのためにソース、ドレイン、
チャネル部へのダメージが不可避であること、また配線
形成時の開口部との位置合せの精度が必要となることや
、配線部自体のデポジションを行わなければならない等
工程が煩雑となる欠点がある。
ンを配線するためにソース、ドレイン上の層間絶縁膜へ
の開口工程が必要となりそのためにソース、ドレイン、
チャネル部へのダメージが不可避であること、また配線
形成時の開口部との位置合せの精度が必要となることや
、配線部自体のデポジションを行わなければならない等
工程が煩雑となる欠点がある。
本発明の半導体装置の製造方法は、拡散領域が設けられ
ている半導体基板表面に第１の絶縁膜を形成する工程と
、前記拡散領域上の前記第１の絶縁膜に開口部を設ける
工程と、多結晶シリコンで前記第１の絶縁股上にゲート
電極を形成し前記開口部を介して前記拡散領域に接続す
る配線部下地層を形成する工程と、前記ゲート電極をマ
スクにして不純物を導入してソース・ドレイン領域を形
成する工程と、全面に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜を選択除去して前記ゲート電極、配線
部下地層及びソース・ドレイン領域を露出させ、る工程
と、珪化物を作り得る高融点金属を前記露出部の表面に
選択的に堆積する工程と、熱処理をして前記金属とシリ
コンとを反応させて珪化物層を形成する工程とを含んで
構成される。
ている半導体基板表面に第１の絶縁膜を形成する工程と
、前記拡散領域上の前記第１の絶縁膜に開口部を設ける
工程と、多結晶シリコンで前記第１の絶縁股上にゲート
電極を形成し前記開口部を介して前記拡散領域に接続す
る配線部下地層を形成する工程と、前記ゲート電極をマ
スクにして不純物を導入してソース・ドレイン領域を形
成する工程と、全面に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜を選択除去して前記ゲート電極、配線
部下地層及びソース・ドレイン領域を露出させ、る工程
と、珪化物を作り得る高融点金属を前記露出部の表面に
選択的に堆積する工程と、熱処理をして前記金属とシリ
コンとを反応させて珪化物層を形成する工程とを含んで
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
この実施例は、本発明をＤＲＡＭメモリセルのキャパ
シタ電極に実施した例である。
シタ電極に実施した例である。
まず、第１図（ａ）に示すように、選択酸化法を用いて
シリコン基板１に厚さ５００ｎｍのフィールド酸化膜２
を設けて素子領域を分離し、素子領域に厚さ２０ｎｍの
ゲート絶縁膜３を形成する。この上にホトレジスト４の
パターンを形成し、これをマスクとしてリンをイオン注
入し、キャパシタ電極とＭＯＳ Ｆ ＥＴのドレインと
の接合のためのｎ′″領域５を形成する０次に、ホトレ
ジスト４をマスクとしてゲート絶縁膜３を開口する。
シリコン基板１に厚さ５００ｎｍのフィールド酸化膜２
を設けて素子領域を分離し、素子領域に厚さ２０ｎｍの
ゲート絶縁膜３を形成する。この上にホトレジスト４の
パターンを形成し、これをマスクとしてリンをイオン注
入し、キャパシタ電極とＭＯＳ Ｆ ＥＴのドレインと
の接合のためのｎ′″領域５を形成する０次に、ホトレ
ジスト４をマスクとしてゲート絶縁膜３を開口する。
次に、第１図（ｂ）に示すように、ホトレジスト４を除
去し、多結晶シリコン層を５００ｎｍの厚さに堆積し、
リンを拡散した後、ホトリソグラフィ技術を用いてゲー
ト電＠６．配線部下地層７を形成する。次に、これをマ
ス、りにして砒素をイオン注入しｎ−領域８を形成する
。
去し、多結晶シリコン層を５００ｎｍの厚さに堆積し、
リンを拡散した後、ホトリソグラフィ技術を用いてゲー
ト電＠６．配線部下地層７を形成する。次に、これをマ
ス、りにして砒素をイオン注入しｎ−領域８を形成する
。
次に、第１図（Ｃ）に示すように、酸化珪素膜を５００
ｎｍの厚さに堆積した後、ゲート電６゜配線部下地層７
及び基板面が露出する迄エッチバックを施しゲート電極
６に側壁酸化膜９を形成する。
ｎｍの厚さに堆積した後、ゲート電６゜配線部下地層７
及び基板面が露出する迄エッチバックを施しゲート電極
６に側壁酸化膜９を形成する。
次に、第１図（ｄ）に示すように、気相成長法によりタ
ングステン層１０を基板１．ゲート電極６、配線部下地
層７上へ３００ｎｍの厚さに選択成長させる。
ングステン層１０を基板１．ゲート電極６、配線部下地
層７上へ３００ｎｍの厚さに選択成長させる。
次に、第１図（ｅ）に示すように、Ｎ２雰囲気中で熱処
理してタングステンとシリコンとを反応させタングステ
ンシリサイド層１１を形成する。
理してタングステンとシリコンとを反応させタングステ
ンシリサイド層１１を形成する。
これによりサリサイド構造のＭＯＳＦＥＴを得るがこの
とき配線部も同時にポリサイド化されている。
とき配線部も同時にポリサイド化されている。
次に、第１図（ｆ）に示すように、全面に層間絶縁膜１
２を４００ｎｍの厚さに堆積する。この上に多結晶シリ
コン層を堆積した後、ホトリソグラフィ技術を用いてキ
ャパシタ電［ｆ１３を形成する。
２を４００ｎｍの厚さに堆積する。この上に多結晶シリ
コン層を堆積した後、ホトリソグラフィ技術を用いてキ
ャパシタ電［ｆ１３を形成する。
次に、第１図（ｇ）に示すように、眉間絶縁膜１４を堆
積し、コンタクト用孔をあけて、アルミニウム配線１５
を形成し、表面を絶縁膜の保護膜１６で覆う。
積し、コンタクト用孔をあけて、アルミニウム配線１５
を形成し、表面を絶縁膜の保護膜１６で覆う。
第２図は本発明の第２の実施例を説明するための断面図
である。
である。
第１の実施例と同様に、シリコン基板１にフィールド酸
化膜、ゲート絶縁膜３．ゲート電極６、側壁酸化膜９を
設ける０次に、キャパシタを形成する領域に溝を掘る０
次に、タングステンを堆積した後熱処理してタングステ
ンシリサイド層１１を形成し、キャパシタ電極とする。
化膜、ゲート絶縁膜３．ゲート電極６、側壁酸化膜９を
設ける０次に、キャパシタを形成する領域に溝を掘る０
次に、タングステンを堆積した後熱処理してタングステ
ンシリサイド層１１を形成し、キャパシタ電極とする。
この後、眉間絶縁膜１２を堆積し、その上に多結晶シリ
コンでキャパシタ電極１３を形成する。後は、第１の実
施例と同様にコンタクト孔をあけ、アルミニウム配線１
５を形成し、保護膜１６で覆って、溝容量のＤＲＡＭメ
モリセルを得る。
コンでキャパシタ電極１３を形成する。後は、第１の実
施例と同様にコンタクト孔をあけ、アルミニウム配線１
５を形成し、保護膜１６で覆って、溝容量のＤＲＡＭメ
モリセルを得る。
この実施例では、キャパシタ電極の形成に通常法による
不純物注入されたシリコンを用いる代りにシリサイドを
用いたことでイオン注入時の損傷をなくすことが可能で
あり、またシリサイド形成時の熱処理で溝容量形成時の
欠陥回復がなされるという利点がある。
不純物注入されたシリコンを用いる代りにシリサイドを
用いたことでイオン注入時の損傷をなくすことが可能で
あり、またシリサイド形成時の熱処理で溝容量形成時の
欠陥回復がなされるという利点がある。
以上説明したように、本発明は、サリサイド形成と同時
に配線部を形成することにより、開口部配線部間の位置
合わせ精度の低減、配線部材料の堆積の省略及び眉間絶
縁膜堆積後の開口工程による損傷の低減等の効果がある
。
に配線部を形成することにより、開口部配線部間の位置
合わせ精度の低減、配線部材料の堆積の省略及び眉間絶
縁膜堆積後の開口工程による損傷の低減等の効果がある
。
層、１１・・・タングステンシリサイド層、１３・・・
キャパシタ電極、１４・・・層間絶縁膜、１５・・・ア
ルミニウム配線、１６・・・保腹膜。
キャパシタ電極、１４・・・層間絶縁膜、１５・・・ア
ルミニウム配線、１６・・・保腹膜。
Claims (1)
- 拡散領域が設けられている半導体基板表面に第１の絶縁
膜を形成する工程と、前記拡散領域上の前記第１の絶縁
膜に開口部を設ける工程と、多結晶シリコンで前記第１
の絶縁膜上にゲート電極を形成し前記開口部を介して前
記拡散領域に接続する配線部下地層を形成する工程と、
前記ゲート電極をマスクにして不純物を導入してソース
・ドレイン領域を形成する工程と、全面に第２の絶縁膜
を堆積する工程と、前記第２の絶縁膜を選択除去して前
記ゲート電極、配線部下地層及びソース・ドレイン領域
を露出させる工程と、珪化物を作り得る高融点金属を前
記露出部の表面に選択的に堆積する工程と、熱処理をし
て前記金属とシリコンとを反応させて珪化物層を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159662A JPH027531A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159662A JPH027531A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027531A true JPH027531A (ja) | 1990-01-11 |
Family
ID=15698601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159662A Pending JPH027531A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027531A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233230A (ja) * | 1990-06-28 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | 半導体基板上の隔置されたシリコン領域の相互接続方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63313855A (ja) * | 1987-06-17 | 1988-12-21 | Seiko Epson Corp | 半導体装置 |
-
1988
- 1988-06-27 JP JP63159662A patent/JPH027531A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63313855A (ja) * | 1987-06-17 | 1988-12-21 | Seiko Epson Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233230A (ja) * | 1990-06-28 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | 半導体基板上の隔置されたシリコン領域の相互接続方法 |
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