JPH027472A - 半導体装置 - Google Patents
半導体装置Info
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- JPH027472A JPH027472A JP12614788A JP12614788A JPH027472A JP H027472 A JPH027472 A JP H027472A JP 12614788 A JP12614788 A JP 12614788A JP 12614788 A JP12614788 A JP 12614788A JP H027472 A JPH027472 A JP H027472A
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Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は上部より電極板を接続する構成の半導体装置
に関するbのである。
に関するbのである。
第2図は従来のゲートターンオフサイリスタ(GTO)
を示す部分断面図である。同図において、1はnベース
層であり、このnベース層1の表面にpベースN2.裏
面にnエミツタ層3を形成している。
を示す部分断面図である。同図において、1はnベース
層であり、このnベース層1の表面にpベースN2.裏
面にnエミツタ層3を形成している。
nベース層2の凸部上面上にnエミツタ層4が形成され
、このnエミツタ層4上にカソード電極5が形成される
ことで同図に示すようにカソード電極5が島状に配置さ
れることになる。また、nベース層2の凹部底面上にゲ
ート電1fi 6が、nエミツタ層3の裏面にアノード
電極7が各々オーミック接触して形成されており、ゲー
ト電極6が絶縁膜8で覆われている。
、このnエミツタ層4上にカソード電極5が形成される
ことで同図に示すようにカソード電極5が島状に配置さ
れることになる。また、nベース層2の凹部底面上にゲ
ート電1fi 6が、nエミツタ層3の裏面にアノード
電極7が各々オーミック接触して形成されており、ゲー
ト電極6が絶縁膜8で覆われている。
さらに島状のカソード電極5全てと硬質材料からなるカ
ソード電極板9を上部から電気的に接続している。
ソード電極板9を上部から電気的に接続している。
このように構成されたGTOはnエミツタ層3からnエ
ミツタ層4へ流れている陽極電流をオフ状態にする動作
は、カソード電1i5に対して負の電圧をゲート電極6
に与え、nベース層2中のキャリアをゲート電極6から
引き抜くことで行われる。
ミツタ層4へ流れている陽極電流をオフ状態にする動作
は、カソード電1i5に対して負の電圧をゲート電極6
に与え、nベース層2中のキャリアをゲート電極6から
引き抜くことで行われる。
上記した陽極電流とnベース層2中のキャリアをゲート
電極6から引き抜くゲート電流の比をターンオフゲイン
(G )と称し、このG。0は通常O 3〜5の値を示す。従って、カソード電極5とゲート電
極6の電位差が15〜30Vであるが、陽極電流が10
00A程度であれば、このGTOをオフさせるためには
200〜340Aの大きなゲート電流を流すことになる
。
電極6から引き抜くゲート電流の比をターンオフゲイン
(G )と称し、このG。0は通常O 3〜5の値を示す。従って、カソード電極5とゲート電
極6の電位差が15〜30Vであるが、陽極電流が10
00A程度であれば、このGTOをオフさせるためには
200〜340Aの大きなゲート電流を流すことになる
。
従来のGTOは以上のように構成されており、絶縁膜8
によりカソード電極板9(カソード電極5)とゲート電
極6を絶縁していた。
によりカソード電極板9(カソード電極5)とゲート電
極6を絶縁していた。
しかしながら、製造工程中にシリコンの欠けた粒子ある
いは製造用部品等の金属片等の異物がゲート電極6上あ
るいは絶縁Il!8上に付着する。さらに、カソード電
極5.ゲート電極6を形成する時における真空中のアル
ミニウム等の金属の蒸着の際、電極材料の大きい粒子(
絶縁Ill 8の厚さ程度以上)がゲート電極6上に付
着する。
いは製造用部品等の金属片等の異物がゲート電極6上あ
るいは絶縁Il!8上に付着する。さらに、カソード電
極5.ゲート電極6を形成する時における真空中のアル
ミニウム等の金属の蒸着の際、電極材料の大きい粒子(
絶縁Ill 8の厚さ程度以上)がゲート電極6上に付
着する。
このような場合、金属粒子あるいはシリコン粒子が絶縁
膜8を突き扱け、これらの粒子によりカソード電極板9
とゲート電極6が短絡される問題点があった。従って、
顕微鏡等による検査でこのような粒子を検出し、除去す
る作業が必要となり、製造工程が複雑化する。また、上
記した検査によっても粒子を検出しえない場合もあり、
上記したカソード電極板9とゲート電極6の短絡問題を
回避しえていない。
膜8を突き扱け、これらの粒子によりカソード電極板9
とゲート電極6が短絡される問題点があった。従って、
顕微鏡等による検査でこのような粒子を検出し、除去す
る作業が必要となり、製造工程が複雑化する。また、上
記した検査によっても粒子を検出しえない場合もあり、
上記したカソード電極板9とゲート電極6の短絡問題を
回避しえていない。
この発明は上記のような問題点を解決するためになされ
たもので、異なる電極間が短絡されることのない半導体
装置を得ることを目的とする。
たもので、異なる電極間が短絡されることのない半導体
装置を得ることを目的とする。
この発明にかかる半導体装置は、複数の半導体層を積層
して形成された半導体チップであって、その最上層を形
成する最上部半導体層が前記半導体チップの上面の一部
分のみに突出形成されていることにより、前記半導体チ
ップの上面部が、前記突出形成による凸部と、前記凸部
の周辺部に相当する凹部とを有する半導体チップと、前
記四部の底面上に形成された第1の電極と、前記凸部の
上面上に形成された第2の電極と、前記第1と第2の電
極の上方に設けられ、前記第1と第2の電極の双方に対
向する広がりを持つとともに、前記第2の上面に固着さ
れることで前記第2の電極を介して前記最上部半導体層
に電気的に接続する電極板とを備えた半導体装置におい
て、前記電極板の下面のうち前記第1の電極に対向する
領域に、前記電極板の上面側に向って陥没する堀込みを
設けている。
して形成された半導体チップであって、その最上層を形
成する最上部半導体層が前記半導体チップの上面の一部
分のみに突出形成されていることにより、前記半導体チ
ップの上面部が、前記突出形成による凸部と、前記凸部
の周辺部に相当する凹部とを有する半導体チップと、前
記四部の底面上に形成された第1の電極と、前記凸部の
上面上に形成された第2の電極と、前記第1と第2の電
極の上方に設けられ、前記第1と第2の電極の双方に対
向する広がりを持つとともに、前記第2の上面に固着さ
れることで前記第2の電極を介して前記最上部半導体層
に電気的に接続する電極板とを備えた半導体装置におい
て、前記電極板の下面のうち前記第1の電極に対向する
領域に、前記電極板の上面側に向って陥没する堀込みを
設けている。
この発明における電極板は、その下面における第1の電
極領域に対向する領域に掘込みを設けているため、第1
の電極と電極板間に比較的大きな空間を形成することが
できる。
極領域に対向する領域に掘込みを設けているため、第1
の電極と電極板間に比較的大きな空間を形成することが
できる。
第1図はこの発明の一実施例であるGTOを示す部分断
面図である。以下、同図を参照しつつ、1!J造方法を
説明する。
面図である。以下、同図を参照しつつ、1!J造方法を
説明する。
まず、シリコン基板であるnベース層1の表裏面をガリ
ウム、ボロン等を用いて、p型拡散を行い、nベース層
2及びnエミツタ層3を形成する。
ウム、ボロン等を用いて、p型拡散を行い、nベース層
2及びnエミツタ層3を形成する。
このnベース層2表面上にリンを全面あるいは選択拡散
して約20μmの厚さのnエミツタ層4を形成する。次
に、選択的にnエミツタ層4と、nベース層2の一部を
エツチングすることで同図に示すように島状のnエミツ
タ層4を突出形成する。この島状のnエミツタ層4は約
500μm間隔で並列に配置され、その幅は約200μ
mである。そして、このnエミツタ層4の突出形成によ
り、上記各半導体層1〜4よりなる半導体チップは、そ
の上面に凹部10と凸部11とを有することとなる。
して約20μmの厚さのnエミツタ層4を形成する。次
に、選択的にnエミツタ層4と、nベース層2の一部を
エツチングすることで同図に示すように島状のnエミツ
タ層4を突出形成する。この島状のnエミツタ層4は約
500μm間隔で並列に配置され、その幅は約200μ
mである。そして、このnエミツタ層4の突出形成によ
り、上記各半導体層1〜4よりなる半導体チップは、そ
の上面に凹部10と凸部11とを有することとなる。
次に、nエミツタ層3の裏面にはアルミニウムを蒸着す
ることでアノード電極7を形成し、このアノード電極7
の裏面にモリブデン板等の図示しない金属補強板を貼り
付ける。また、金属材料をρベース層2上及びnエミツ
タ層41全面に約10μmの厚さで蒸着し、写真製版で
一部除去することで、第1図に示すようにカソード電極
5を凸部11の上面に、また、ゲート電極6を四部1゜
の底面上に、それぞれ形成する。このゲート電極6をポ
リイミド等を用いた厚さ3μmの絶縁膜8で覆う。
ることでアノード電極7を形成し、このアノード電極7
の裏面にモリブデン板等の図示しない金属補強板を貼り
付ける。また、金属材料をρベース層2上及びnエミツ
タ層41全面に約10μmの厚さで蒸着し、写真製版で
一部除去することで、第1図に示すようにカソード電極
5を凸部11の上面に、また、ゲート電極6を四部1゜
の底面上に、それぞれ形成する。このゲート電極6をポ
リイミド等を用いた厚さ3μmの絶縁膜8で覆う。
そして、モリブデンよりなるカソード電極板9の裏面の
うち、ゲート電極6に対向すべき領域以外にマスクを施
し、硝酸等で約200μmエツチングし、掘込み部9a
を形成する。また、堀込み部9aあるいは平面部9bに
対応するカソード電極板9の表面にマークを入れ、この
マークにより位置ズレすることなく平面部9bとカソー
ド電極5と貼り合せる。
うち、ゲート電極6に対向すべき領域以外にマスクを施
し、硝酸等で約200μmエツチングし、掘込み部9a
を形成する。また、堀込み部9aあるいは平面部9bに
対応するカソード電極板9の表面にマークを入れ、この
マークにより位置ズレすることなく平面部9bとカソー
ド電極5と貼り合せる。
このように製造されたGTOのカソード電極板9は第1
図に示すようにゲート電極6とカソード電極5との双方
に対向する広がりを持つとともに、ゲート電極6上にお
いて、カソード電極板9の上面側に向って陥没する堀込
み部9aを設けた構成となる。その結果、ゲート電極6
とカソード電極5との距離が200μ而以−ヒとなり、
目視検出可能な金属粒子あるいはシリコン粒子がゲート
電極6あるいは絶縁膜8に付着した以外はゲート電極6
、カソード電極板9間が短絡することはない。
図に示すようにゲート電極6とカソード電極5との双方
に対向する広がりを持つとともに、ゲート電極6上にお
いて、カソード電極板9の上面側に向って陥没する堀込
み部9aを設けた構成となる。その結果、ゲート電極6
とカソード電極5との距離が200μ而以−ヒとなり、
目視検出可能な金属粒子あるいはシリコン粒子がゲート
電極6あるいは絶縁膜8に付着した以外はゲート電極6
、カソード電極板9間が短絡することはない。
従って、顕微鏡を用いて金属粒子等を除去する工程は不
用となり、製造工程が簡略化され歩留まりの向上が図れ
る。
用となり、製造工程が簡略化され歩留まりの向上が図れ
る。
ざらに、この実施例に加え、カソード電極板9の堀込み
部9aにエポキシ樹脂等、絶縁物質を流し込む、あるい
は吹き付ける等でカソード電極板9、ゲート電極6間を
充填することでゲート電極6とカソード電極板9との短
絡を完全になくすことが可能となり、絶縁Il!8の形
成は不用となる。
部9aにエポキシ樹脂等、絶縁物質を流し込む、あるい
は吹き付ける等でカソード電極板9、ゲート電極6間を
充填することでゲート電極6とカソード電極板9との短
絡を完全になくすことが可能となり、絶縁Il!8の形
成は不用となる。
以上説明したように、この発明によれば、電極板の下面
のうち第1の電極に対向する領域に堀込みを設けたため
、異なる電極間が短絡されることはない。
のうち第1の電極に対向する領域に堀込みを設けたため
、異なる電極間が短絡されることはない。
第1図はこの発明の一実施例であるGTOを示す部分断
面図、第2図は従来のG、TOを示す部分断面図である
。 図において、5はカソード電極、6はゲート電極、9は
カソード電極板、9aは堀込み部である。 第1図 なお、各図中同一符号は同一または相当部分を示す。 第2図
面図、第2図は従来のG、TOを示す部分断面図である
。 図において、5はカソード電極、6はゲート電極、9は
カソード電極板、9aは堀込み部である。 第1図 なお、各図中同一符号は同一または相当部分を示す。 第2図
Claims (1)
- (1)複数の半導体層を積層して形成された半導体チッ
プであって、その最上層を形成する最上部半導体層が前
記半導体チップの上面の一部分のみに突出形成されてい
ることにより、前記半導体チップの上面部が、前記突出
形成による凸部と、前記凸部の周辺部に相当する凹部と
を有する半導体チップと、 前記凹部の底面上に形成された第1の電極と、前記凸部
の上面上に形成された第2の電極と、前記第1と第2の
電極の上方に設けられ、前記第1と第2の電極の双方に
対向する広がりを持つとともに、前記第2の上面に固着
されることで前記第2の電極を介して前記最上部半導体
層に電気的に接続する電極板とを備えた半導体装置にお
いて、 前記電極板の下面のうち前記第1の電極に対向する領域
に、前記電極板の上面側に向って陥没する掘込みを設け
たことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12614788A JPH027472A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12614788A JPH027472A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH027472A true JPH027472A (ja) | 1990-01-11 |
Family
ID=14927841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12614788A Pending JPH027472A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH027472A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5506425A (en) * | 1993-03-31 | 1996-04-09 | Siemens Components, Inc. | Semiconductor device and lead frame combination |
-
1988
- 1988-05-23 JP JP12614788A patent/JPH027472A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5506425A (en) * | 1993-03-31 | 1996-04-09 | Siemens Components, Inc. | Semiconductor device and lead frame combination |
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