JPH027284A - 集積回路 - Google Patents

集積回路

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JPH027284A
JPH027284A JP63155512A JP15551288A JPH027284A JP H027284 A JPH027284 A JP H027284A JP 63155512 A JP63155512 A JP 63155512A JP 15551288 A JP15551288 A JP 15551288A JP H027284 A JPH027284 A JP H027284A
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JP
Japan
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circuit
latch
signal
data
output
Prior art date
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JP63155512A
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English (en)
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JPH0542076B2 (ja
Inventor
Takaharu Koba
木場　敬治
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH027284A publication Critical patent/JPH027284A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理集積回路の回路構成に関するものである。
〔従来の技術〕
集積回路内部である同期クロックに従って動作する論理
回路中の記憶内容を外部からこの集積回路のクロックに
対して非同期に読出したいという要求がある。
本発明はこのような場合にデータ読出し中に於いて安定
にデータを読みだすことができる集積回路を実現するも
のである。
第３図が従来のこのような場合の回路構成例で記憶回路
１０と出力バッファ２０から成り、記憶回路ｌＯは内部
ロジックと接続され内容が変化する時は内部クロックに
同期したタイミングで内部ロジックからのデータが記憶
される。
記憶回路１０の内容は出力バッファ２０を通して外部へ
出力される。この例では出力バッファ２０は外部からの
読出し信号で制御される。このため記憶回路１０の内容
の出力は内部ロジックのタイミングとは無関係になされ
る。
〔発明が解決しようとする課題〕
外部から出力バッファ２０に加えられる読出し信号は外
部からの非同期信号であるので、データを読出している
途中で記憶回路１０の内容が書かわることがある。例え
ば、読出し信号の終りで外部ラッチに読出し結果をラッ
チするシステムではこのような場合複数ビットからなる
データを読出すとき各ビットの出力の遅延のばらつき等
のよって書き換え前のデータでも書き換え後のデータで
もないもの（すなわち不定のデータ）が読出されるとい
う結果となることがある。
本発明の目的はデータ読み取りの誤りのない出力回路を
備えた集積回路を得ることにある。
〔課題を解決するための手段〕
本発明によれば、内部ロジック回路と内部ロジック回路
の内容をラッチするラッチ回路と、ラッチ回路の出力を
外部からの読出し信号で外部に読み出す出力バッファ回
路と、内部ロジック回路のクロック信号と読出し信号と
のＮＯＲをとりラッチ回路を駆動するＮＯＲ回路とを備
えた集積回路を得る。
〔実施例〕
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例を示すブロック図で記憶回路
ＩＯと出力バッファ２０とラッチ３０とＮＯＲゲート４
０とを含んでいる。記憶回路１０は、内部ロジックと接
続され内容が変化する時は内部クロックに同期したタイ
ミングで変化する。
この記憶回路１０の内容はラッチ３０に入力される。ラ
ッチ３０への入力はＮＯＲゲート４０の出力によって制
御される。ＮＯＲゲー）４０には内部ロジックの基本ク
ロックに同期した信号で記憶回路ｌＯの書き換えより早
い周期のクロックφ及びデータ読出し信号が入力される
。このデータ読出し信号は集積回路に対する例えばチッ
プセレクト信号とリード信号等から作られる。出力バッ
ファ２０はラッチ３０を入力とし読出し信号によって外
部への出力が制御される。
次に、回路動作を説明する。
通常、記憶回路１０の内容はクロックφがＮＯＲゲート
４０を通った後の信号でラッチ３０に書込まれている。
ここでデータ読み取りの信号としてハイレベルがＮＯＲ
ゲート４０に入ると、ＮＯＲゲート４０の出力はロウレ
ベルとなり、ラッチ３０のデータは保持されるとともに
出力バッファ２０を通して外部へ出力される。
ここで、クロックφにより新しいデータがラッチ３０に
入力されている時に読出し信号が到来して、ＮＯＲゲー
ト４０の出力がロウレベルに固定されラッチ３０が記憶
回路１０からの信号のラッチを禁止された場合でもラッ
チ３０は集積回路内にあり入力の遅延のばらつきはほと
んどないので前述の問題は起こりにくい。第２図に示す
実施例はさらにこのばらつきを考慮し、ＮＯＲゲート４
０に入力する読出し信号として外部からの読出信号をク
ロックφでラッチ５０によってサンプリングした結果を
使用することで読出し信号の禁止とラッチ４０の書き込
みを同期するようにしている。
〔発明の効果〕
以上、本発明を説明したように、安定したデータ読取り
が外部からの非同期信号で行なえる集積回路を実現でき
る。
【図面の簡単な説明】
第１図は本発明の一実施例によるブロック図、第２図は
本発明の他の実施例によるブロック図である。 第３図は従来の読み出し回路を示すブロック図である。 １０・・・・・・記憶回路、２０・・・・・・出力バッ
ファ、３０・・・・・ラッチ回路、４０・・・・・・Ｎ
ＯＲゲート、５０・・・・・・ラッチ回路。 ｊρ：ラッ壬

Claims (1)

  1. 【特許請求の範囲】 １、クロック信号で動作する論理回路を内蔵し内部回路
    の動作によって内容が変化する記憶回路を有し、該記憶
    回路の記憶内容のうち少なくとも一部を前記論理回路の
    動作に非同期な外部信号によって外部から読出すことが
    できる集積回路に於て、前記記憶回路の内容が前記クロ
    ック信号に同期した信号で読込まれるラッチを介して外
    部へ読出され、このラッチの信号読込みは前記外部信号
    によって禁止されることを特徴とする集積回路。 ２、前記ラッチの読み込みの禁止は前記外部信号を前記
    クロック信号に同期した信号でサンプリングした信号で
    行なわれることを特徴とする特許請求の範囲第１項記載
    の集積回路。
JP63155512A 1988-06-22 1988-06-22 集積回路 Granted JPH027284A (ja)

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JP63155512A JPH027284A (ja) 1988-06-22 1988-06-22 集積回路

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JP63155512A JPH027284A (ja) 1988-06-22 1988-06-22 集積回路

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Publication Number Publication Date
JPH027284A true JPH027284A (ja) 1990-01-11
JPH0542076B2 JPH0542076B2 (ja) 1993-06-25

Family

ID=15607673

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Cited By (3)

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US6492858B1 (en) 1999-07-22 2002-12-10 Nec Corporation Semiconductor integrated circuit and method for generating a control signal therefor
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Also Published As

Publication number Publication date
JPH0542076B2 (ja) 1993-06-25

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