JPH0272436A - Redundant system for microcomputer - Google Patents
Redundant system for microcomputerInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
現用マイクロコンピュータから予備マイクロコンピュー
タへの切替えの冗長システムに関し、前記切替えの冗長
システムを簡単な回路構成で実現し、かつ異常が発生し
たときには異常マイクロコンピュータの動作を即時に停
止させて予備のマイクロコンピュータに自動的に切替え
始動させて動作を始めから行わせることを目的とし、現
用の第１マイクロコンピュータと現用の第１マイクロコ
ンピュータに異常が発生したとき代わって動作を行う予
備の第２マイクロコンピュータを具備し、該第１マイク
ロコンピュータと第２マイクロコンピュータは、バスＬ
１〜バスＬ４のそれぞれを介して入出力回路とＲＯＭに
接続し、ＲＯＭの制御により入出力回路を介して外部装
置とのデータ交換を行うものにおいて、前記第１マイク
ロコンピュータに異常が生じた場合、その異常を検出し
て信号Ｓ、と信号Ｓ２を出力し、該信号Ｓ１を第２マイ
クロコンピュータに加え始動させて現用への切替えを自
動的に行い、かつ該信号Ｓ２により第１マイクロコンピ
ュータの動作を即時に自動的に停止させる異常検出回路
と、前記信号Ｓ２を入力し、前記第１マイクロコンピュ
ータがもつバスＬ１から第２マイクロコンピュータがも
つバスＬ２に即時に自動的に切替え、第２マイクロコン
ピュータと入出力回路の間の接続を形成するバス切替回
路と、前記信号Ｓ２を入力して第１マイクロコンピュー
タ異常状態を知らせる警報表示回路とを有し、自動的に
切替えられた後はシステムを最初から起動し継続する動
作をするように構成する。[Detailed Description of the Invention] [Summary] Regarding a redundant system for switching from a working microcomputer to a standby microcomputer, the redundant system for switching is realized with a simple circuit configuration, and when an abnormality occurs, the redundant system for switching from a working microcomputer to a standby microcomputer is The purpose of this system is to immediately stop the operation and automatically switch to and start the backup microcomputer to start the operation from the beginning. The first microcomputer and the second microcomputer are connected to a bus L.
When an abnormality occurs in the first microcomputer in a device that is connected to an input/output circuit and a ROM via buses L4 to 1 and exchanges data with an external device via the input/output circuit under the control of the ROM. , detects the abnormality and outputs signals S and S2, and adds the signal S1 to the second microcomputer to start it and automatically switch to the current mode, and the signal S2 causes the first microcomputer to switch to the current mode automatically. an abnormality detection circuit that immediately and automatically stops the operation; and an abnormality detection circuit that inputs the signal S2 and immediately and automatically switches from the bus L1 of the first microcomputer to the bus L2 of the second microcomputer; It has a bus switching circuit that forms a connection between the computer and the input/output circuit, and an alarm display circuit that inputs the signal S2 and notifies the first microcomputer of an abnormal state. Configure it so that it starts and continues from the beginning.
本発明は、現用マイクロコンピュータから予備マイクロ
コンピュータへの切替えの冗長システムに関する。The present invention relates to a redundant system for switching from a working microcomputer to a standby microcomputer.
従来、現用マイクロコンピュータで異常が発生した場合
には、冗長をもつ回路を附加して予備マイクロコンピュ
ータの異常を検知し、異常処理を行って後に切替えを行
っていた。このため切替えのための冗長を有していた。Conventionally, when an abnormality occurs in a working microcomputer, a redundant circuit is added to detect the abnormality in the backup microcomputer, handle the abnormality, and then switch over. Therefore, there was redundancy for switching.
本発明は、簡単な回路によりマイクロコンピュータの切
替えを即時に行うようにし、冗長の更に小さくした回路
を提供するものである。The present invention provides a simple circuit that enables instantaneous switching of microcomputers and further reduces redundancy.
第５図は、従来の一実施例の構成を示す図である。図中
、１は第１マイクロコンピュータ、２は第２マイクロコ
ンピュータ、３は異常検出回路、５は警報表示回路、６
はリードオンリメモリ （以下ＲＯＭと称す）、７は外
部との接続を行う入出力回路、８はランダムアクセスメ
モリ （以下ＲＡＭと称す）、また９は第１バスインタ
フエース、１０は第２バスインタフエース、１１は異常
処理回路、なおＬ＋−Ｌｓは制御信号バス・アドレスバ
ス・データバスからなるバスである。FIG. 5 is a diagram showing the configuration of a conventional embodiment. In the figure, 1 is a first microcomputer, 2 is a second microcomputer, 3 is an abnormality detection circuit, 5 is an alarm display circuit, and 6
is a read-only memory (hereinafter referred to as ROM), 7 is an input/output circuit for connection with the outside, 8 is a random access memory (hereinafter referred to as RAM), 9 is a first bus interface, and 10 is a second bus interface. Ace, 11 is an abnormality processing circuit, and L+-Ls is a bus consisting of a control signal bus, an address bus, and a data bus.
第１マイクロコンピュータ１は、主たる現用のマイクロ
コンピュータとして動作している。この第１マイクロコ
ンピュータ１は、ＲＯＭ６に接続されたバスＬ、を介し
てＲＯＭ６が有する制御プログラムに従って動作をし、
第１マイクロコンピュータ１と入出力回路７との間は第
１バスインタフエース９を介してバス１−１ｍにより接
続され、かつＲＡＭ８に接続されたバスＬ、を介して第
１マイクロコンピュータ１と入出力回路７との間で送受
されるデータを記憶しながらデータ交換を行っている。The first microcomputer 1 operates as a main current microcomputer. This first microcomputer 1 operates according to a control program held in the ROM 6 via a bus L connected to the ROM 6,
The first microcomputer 1 and the input/output circuit 7 are connected by a bus 1-1m via a first bus interface 9, and the input/output circuit 7 is connected to the first microcomputer 1 via a bus L connected to the RAM 8. Data is exchanged while storing the data sent and received with the output circuit 7.
ここで今、第１マイクロコンピュータ１に異常が発生し
た場合には、この異常が起こったことを示す異常信号を
異常検出回路３により検出し、この検出した信号を待機
中のバンクアップ用の第２マイクロコンピュータ２に加
えることにより、第１マイクロコンピュータ１は第１バ
スインタフエース９によりバスし。から切り離され、代
わって第２バスインタフエース１０はバスし、５を取り
込んで第２マイクロコンピュータ２との接続を形成して
現用に切替える。次に第２マイクロコンピュータ２は、
第１マイクロコンピュータ１の異常を検出して異常処理
回路１１に加え、異常処理回路１１を通してホルト信号
（＊）ＩＡＬＴと称する）として第１マイクロコンピュ
ータｌに加えて動作を停止するようにしている。If an abnormality occurs in the first microcomputer 1, the abnormality detection circuit 3 detects an abnormality signal indicating that this abnormality has occurred, and sends this detected signal to the standby bank-up terminal. In addition to the second microcomputer 2, the first microcomputer 1 is bused by the first bus interface 9. The second bus interface 10 takes over the bus 5, forms a connection with the second microcomputer 2, and switches to active use. Next, the second microcomputer 2
An abnormality in the first microcomputer 1 is detected and sent to the abnormality processing circuit 11 through the abnormality processing circuit 11 as a halt signal (referred to as *IALT) to the first microcomputer 1 to stop its operation.
またこのとき警報表示回路５は、警報表示（警報ランプ
表示または警報ベルの鳴動）を行い、早急なバックアッ
プ修理を運用者に通知している。At this time, the alarm display circuit 5 displays an alarm (displays an alarm lamp or rings an alarm bell) to notify the operator of urgent backup repair.
なお以後、第２マイクロコンピュータ２は第２バスイン
タフエース１０を介して、制御信号バス・アドレスバス
・データバスＬ３ｂにより入出力回路７とのデータの交
換を行う。なお第２マイクロコンピュータ２の動作は第
１マイクロコンビエータｌが復旧するまで継続して動作
する。Thereafter, the second microcomputer 2 exchanges data with the input/output circuit 7 via the second bus interface 10 using the control signal bus, address bus, and data bus L3b. Note that the operation of the second microcomputer 2 continues until the first microcombiator 1 is restored.
従って、第１マイクロコンピュータ１において異常が発
生したときには、第１マイクロコンピュータの動作を即
時に停止させ、かつ第２マイクロコンピュータ２に即時
に切替えて動作を継続させることができなかった。この
ため両マイクロコンピュータの切替えの間に異常処理が
生じるという問題があり、また冗長システムの回路構成
も複雑なものであった。Therefore, when an abnormality occurs in the first microcomputer 1, it is not possible to immediately stop the operation of the first microcomputer and immediately switch to the second microcomputer 2 to continue its operation. Therefore, there is a problem that abnormal processing occurs during switching between the two microcomputers, and the circuit configuration of the redundant system is also complicated.
本発明は、前記切替えの冗長システムを筒車な回路構成
で実現し、かつ異常が発生したときには異常マイクロコ
ンピュータの動作を即時に停止させて予備のマイクロコ
ンピュータに自動的に切替え始動させて動作を始めから
行わせることを目的とする。The present invention realizes the switching redundancy system with an hourly circuit configuration, and when an abnormality occurs, the operation of the abnormal microcomputer is immediately stopped and a spare microcomputer is automatically switched to and started operating. The aim is to get it done from the beginning.
第１図は本発明の原理構成図である。 FIG. 1 is a diagram showing the principle configuration of the present invention.
図中、１は第１マイクロコンピュータであり、常時は現
用としてシステムを司るもの、２は第２マイクロコンピ
ュータであり、現用の第１マイクロコンピュータ１に異
常が発生したとき代わってシステムを司るもの、６はＲ
ＯＭであり、第１マイクロコンピュータ１あるいは第２
マイクロコンピュータ２に制御され、当該システムを）
１用するプログラムを存するもの、７は入出力回路であ
り、第１マイクロコンピュータ１および第２マイクロコ
ンピュータ２とはバスト１〜バスＬ４のそれぞれを介し
て接続して外部装置とのデータ交換を行うものであり、
更に３は異常検出回路であり、前記第１マイクロコンピ
ュータｌに異常が生じた場合、その異常を検出して信号
Ｓ、と信号Ｓ２を出力し、該信号ＳＩを第２マイクロコ
ンピュータ２に加え始動させて現用への切替えを自動的
に行い、かつ該信号Ｓ２により第１マイクロコンピュー
タ１の動作を即時に自動的に停止させるもの、４はバス
切替回路であり、前記信号Ｓ２を入力し、前記第１マイ
クロコンピュータ１がもつバスＬ、から第２マイクロコ
ンピュータ２がもつバスＬＺに即時に自動的に切替え、
第２マイクロコンピュータ２と入出力回路７の間の接続
を形成させるもの、なお５は警報表示回路であり、前記
信号Ｓ２を入力して第１マイクロコンピュータｌの異常
状態を知らせるものである。In the figure, 1 is a first microcomputer, which is normally in charge of the system, and 2 is a second microcomputer, which is in charge of the system when an abnormality occurs in the first microcomputer 1, which is currently in use. 6 is R
OM, the first microcomputer 1 or the second
The system is controlled by microcomputer 2)
1 contains a program to be used, and 7 is an input/output circuit, which is connected to the first microcomputer 1 and the second microcomputer 2 via buses 1 to L4, respectively, and exchanges data with external devices. It is a thing,
Furthermore, 3 is an abnormality detection circuit which, when an abnormality occurs in the first microcomputer 1, detects the abnormality and outputs a signal S and a signal S2, and adds the signal SI to the second microcomputer 2 to start the computer. 4 is a bus switching circuit which inputs the signal S2 and automatically switches the first microcomputer 1 to the current one, and immediately and automatically stops the operation of the first microcomputer 1 by the signal S2. Immediately and automatically switching from the bus L of the first microcomputer 1 to the bus LZ of the second microcomputer 2,
The connection between the second microcomputer 2 and the input/output circuit 7 is formed by an alarm display circuit 5 which inputs the signal S2 and notifies the abnormal state of the first microcomputer 1.
異常検出回路３では、第１マイクロコンピュータ１から
第２マイクロコンピュータ２への切替工を自動的に即時
に行い、以後はシステムを最初から起動し継続する動作
を行うように構成するものである。The abnormality detection circuit 3 is configured to automatically and immediately switch from the first microcomputer 1 to the second microcomputer 2, and thereafter start up the system from the beginning and continue the operation.
本発明によれば第１図に示すように、現用の第１マイク
ロコンピュータ１に異常が発生した場合に、異常検出回
路３はこれを検出して即時に予備の第２マイクロコンピ
ュータ２を現用に切替えるための信号Ｓ１とバス切替回
路４を動作させるための信号Ｓ２を発生する。更に該信
号Ｓ２によりバス切替回路４にバスＬ３を取り込ませて
第２マイクロコンピュータの動作を開始させ、かつ第１
マイクロコンピュータの動作の停止を行わせるようにす
る。According to the present invention, as shown in FIG. 1, when an abnormality occurs in the active first microcomputer 1, the abnormality detection circuit 3 detects this and immediately puts the spare second microcomputer 2 into active use. A signal S1 for switching and a signal S2 for operating the bus switching circuit 4 are generated. Furthermore, the signal S2 causes the bus switching circuit 4 to take in the bus L3 to start the operation of the second microcomputer, and
To stop the operation of the microcomputer.
従って第２マイクロコンピュータ２は即時に動作を開始
し、かつ第１マイクロコンピュータの異常により誤った
表示および処理が生じることもな（第２マイクロコンピ
ュータ２に切替えられて継続した動作を行わせることが
可能となる。Therefore, the second microcomputer 2 starts operating immediately, and there is no possibility that incorrect display or processing will occur due to an abnormality in the first microcomputer (the second microcomputer 2 can be switched to continue operating). It becomes possible.
第２図は本発明の一実施例の構成を示す図である。図中
１は第１マイクロコンピュータ、２は第２マイクロコン
ピュータである。また３は異常検出回路であり、３１の
フリップフロップ（以下ＦＦと称す）と、３２と３３の
単安定マルチバイブレーク（以下ＭＭＶと称す）とを有
している。なお４はバス切替回路、５は警報表示回路、
６はＲＯＭ、７は外部と接続する入出力回路、８はＲＡ
Ｍであリ、さらにり、 −ｔ、ｓは制御信号バス・アド
レスバス・データバスからなるバスである。FIG. 2 is a diagram showing the configuration of an embodiment of the present invention. In the figure, 1 is a first microcomputer, and 2 is a second microcomputer. Reference numeral 3 denotes an abnormality detection circuit, which includes 31 flip-flops (hereinafter referred to as FF) and 32 and 33 monostable multivib breakers (hereinafter referred to as MMV). Note that 4 is a bus switching circuit, 5 is an alarm display circuit,
6 is ROM, 7 is input/output circuit connected to the outside, 8 is RA
-t and s are buses consisting of a control signal bus, an address bus, and a data bus.
また第３図は本発明の一実施例の動作説明図である。以
下第２図を中心に第３図を用いて説明する。Further, FIG. 3 is an explanatory diagram of the operation of one embodiment of the present invention. The following description will be made with reference to FIG. 3, focusing on FIG. 2.
第１マイクロコンピュータ１は、主たる運用を司る現用
のマイクロコンピュータであり、また第２マイクロコン
ピュータ２は第１マイクロコンピュータｌに異常が発生
したときに一時的に代わって動作をするものである。The first microcomputer 1 is a current microcomputer that controls main operations, and the second microcomputer 2 temporarily takes over when an abnormality occurs in the first microcomputer 1.
通常は第１マイクロコンピュータｌは、ＲＯＭ６の制御
プログラムに従って第１マイクロコンピュータｌと入出
力回路７をバス切替回路４に接続するａｌｌ ＩＩｎ信
号バス・アドレスバス・データバスからなるバスし、と
バスＬ、を介して入出力回路７とのデータの交換を行い
、かつ第３図（ａ）に示す周期Ｔ、のデータ信号Ｄ１１
と第３図（ｂ）に示すアドレス信号Ａ、とを出力してい
る。Normally, the first microcomputer l operates a bus consisting of an all IIn signal bus, an address bus, and a data bus that connects the first microcomputer l and the input/output circuit 7 to the bus switching circuit 4 according to the control program in the ROM 6, and a bus L. , and exchanges data with the input/output circuit 7 through the data signal D11 with a period T shown in FIG. 3(a).
and an address signal A shown in FIG. 3(b).
このデータ信号［）＋１とアドレス信号Ａ、とは、ＦＦ
３１のデータ端子りとクロック端子Ｃにそれぞれ加えら
れる。ＦＦ３１からは、第３図（ｃ）に示す周期Ｔ１の
データ信号ＤＩ２が出力されて、ＭＭＶ３２のトリガ一
端子Ｔに加えられる。ＭＭＶ３２のトリガ一端子Ｔに正
常なデータ信号［）ｔｚが加えられている限り、即ち第
１マイクロコンピュータ１が正常に動作をしているとき
は、第３図（ｄ）に示す出力端子Ｑの出力信号ＤＩ３は
継続して゛旧ｇｈ ｌとなっている。このときＭＭＶ３
２は、 ゛旧ｇｈ ’から“しｏｗ”への立ち下がりで
トリガーされて所定時間Ｔｚ（＞Ｔ、）の間、出力端子
Ｑより “旧ｇｈ”のデータを出力する。This data signal [)+1 and address signal A are FF
31 data terminals and clock terminal C, respectively. The FF 31 outputs a data signal DI2 with a period T1 shown in FIG. 3(c), and is applied to the trigger terminal T of the MMV 32. As long as a normal data signal [)tz is applied to the trigger terminal T of the MMV 32, that is, when the first microcomputer 1 is operating normally, the output terminal Q shown in FIG. The output signal DI3 continues to be the "old ghl". At this time, MMV3
2 is triggered by the fall from 'old gh' to 'low' and outputs the data of 'old gh' from the output terminal Q for a predetermined time Tz (>T,).
いま第１マイクロコンピュータｌに異常が発生したとき
は、第３図（ａ）に示すデータ信号り、の２部に示すよ
うに正常に周期Ｔ１のデータ信号が第１マイクロコンピ
ュータ１から出力されなくなる。このためＭＭＶ３２に
周期Ｔ、でトリガー信号が加えられなくなり、その出力
信号ＤＩ＋は“Ｌｏｗとなる。このデータ信号Ｄ１３は
、■警報表示回路５に警報ランプ表示、警報ベルの鳴動
等の警報表示を行うように指示し、■第１マイクロコン
ピュータ１の動作を停止するように指示し、■バス切替
回路４にシステムの制御信号バス・アドレスバス・デー
タバスのバスＬ、を第１マイクロコンピュータ１のもの
Ｌｌから第２マイクロコンピュータ２のものＬ２に切替
えるように指示する。そしてデータ信号ＤＩ３の反転信
号がＭ Ｍ Ｖ ３２の端子的から出力されて、第２マ
イクロコンピュータ２の＊１ＩＡＬＴ端子に加える。更
にデータ信号ＤＩ３は、ＭＭＶ３３のトリガ一端子Ｔに
加えられ第１マイクロコンピュータ１に異常が発生した
とき第２マイクロコンピュータ２に°ＲＥＳＥＴ”信号
を送る。これが第３図（ｅ）に示すデータ信号ＤＩ４で
ある。If an abnormality occurs in the first microcomputer 1, the data signal with period T1 will no longer be output normally from the first microcomputer 1, as shown in part 2 of the data signal shown in FIG. 3(a). . Therefore, the trigger signal is no longer applied to the MMV32 at a period T, and its output signal DI+ becomes "Low." This data signal D13 causes the alarm display circuit 5 to display an alarm such as an alarm lamp or an alarm bell. ■ Instruct the first microcomputer 1 to stop its operation; and ■ Instruct the bus switching circuit 4 to transfer the system control signal bus, address bus, and data bus L to the first microcomputer 1. The inverted signal of the data signal DI3 is outputted from the terminal of the MMV 32 and applied to the *1 IALT terminal of the second microcomputer 2. Furthermore, the data signal DI3 is applied to the trigger terminal T of the MMV 33 and sends a RESET" signal to the second microcomputer 2 when an abnormality occurs in the first microcomputer 1. This is the data signal DI4 shown in FIG. 3(e).
ここでＭＭＶ３３は、“旧ｇｈ ’から“Ｌｏｗ”への
立ち下がりでトリガーされて所定時間Ｔ、の間、出力端
子＊Ｑから７“ＬＯ−”のデータを出力する。Here, the MMV 33 is triggered by the fall from "old gh' to "Low" and outputs 7 "LO-" data from the output terminal *Q for a predetermined time T.
そして以後第２マイクロコンピュータ２は、バス切替回
路４を介して制御信号バス・アドレスバス・データバス
からなるバスＬ、により入出力回路７とのデータ交換を
行う。Thereafter, the second microcomputer 2 exchanges data with the input/output circuit 7 via the bus switching circuit 4 and the bus L consisting of a control signal bus, an address bus, and a data bus.
なお第４図に、本発明のマイクロコンピュータ処理フロ
ーチャートを示す。本フローチャートは周期的に同一の
処理を行うプログラムに適用され、■まずデータ信号Ｄ
ｌｌとアドレス信号Ａ １１を発生する処理を「警報状
態信号の出力」として組んでおくようにし、■以後第１
マイクロコンピュータ１が通常動作の正常動作を繰り返
しているかどうか、即ち本来の目的の情報処理の繰り返
し処理の終わりか否かを判断し、°繰り返し処理の終わ
りか”の処理の“ＮＯ゛のときは、処理フローはループ
となって以後の処理を繰り返す。そして現用マイクロコ
ンピュータが正常に動作せず、異常が発生した場合には
、いままで現用であった第１マイクロコンピュータｌは
、異常検出回路３の発する信号により予備の第２マイク
ロコンピュータ２に切替えられ、予備の第２マイクロコ
ンピュータ２は最初から再びプログラムを実行する。Incidentally, FIG. 4 shows a microcomputer processing flowchart of the present invention. This flowchart is applied to a program that periodically performs the same process.
The process of generating ll and address signal A11 is combined as "output of alarm status signal", and
It is determined whether the microcomputer 1 is repeating the normal operation of the normal operation, that is, whether or not it is the end of the repeated processing of the original purpose of information processing. , the processing flow forms a loop and repeats the subsequent processing. If the current microcomputer does not operate normally and an abnormality occurs, the first microcomputer l, which has been currently in use, is switched to the spare second microcomputer 2 by a signal issued by the abnormality detection circuit 3. , the spare second microcomputer 2 executes the program again from the beginning.
以上において述べたように、異常発生のときは第１マイ
クロコンピュータ１の動作を即時に停止し、警報表示回
路５により異常発生を生じたマイクロコンピュータにつ
いての警報ランプ表示、警報ベルの鳴動等を行わせ、予
備の第２マイクロコンピュータ２に自動的に切替えて最
初から４１！続してプログラムを実行させるようにして
いる。As mentioned above, when an abnormality occurs, the operation of the first microcomputer 1 is immediately stopped, and the alarm display circuit 5 displays an alarm lamp, rings an alarm bell, etc. for the microcomputer in which the abnormality has occurred. 41 from the beginning by automatically switching to the spare second microcomputer 2! Then the program will be executed.
−タの処理フローチャート、 第５図は従来の一実施例の構成を示す図、である。- Data processing flowchart, FIG. 5 is a diagram showing the configuration of a conventional embodiment.
以上に説明したように、本発明によれば簡単な回路で冗
長システムが実現でき、また現用のマイクロコンピュー
タに異常が発生したときは、予備マイクロコンピュータ
は最初からプログラムを実行するようにしているため、
周期的な動作を行うプログラムの実行に非常に有効とな
る。As explained above, according to the present invention, a redundant system can be realized with a simple circuit, and when an abnormality occurs in the current microcomputer, the backup microcomputer starts executing the program from the beginning. ,
This is very effective for executing programs that perform periodic operations.
更にまた遠隔地での故障時の修理までの間の応急処置と
して予備マイクロコンピュータを動作させることが可能
となる。Furthermore, it is possible to operate a spare microcomputer as an emergency measure until repairs are made in the event of a failure at a remote location.
図において、 １は第１マイクロコンピュータ、 ２は第２マイクロコンピュータ、 ３は異常検出回路、 ４はバス切替回路、 ５は警報表示回路、 ６はＲＯＭ。In the figure, 1 is the first microcomputer, 2 is a second microcomputer; 3 is an abnormality detection circuit; 4 is a bus switching circuit; 5 is an alarm display circuit; 6 is ROM.
７は入出力回路、 Ｌ１〜Ｌ４はバス、 を示す。7 is an input/output circuit, L1 to L4 are buses, shows.
第１図は本発明の原理構成を示す図
第２図は本発明の一実施例の構成を示す図、第３図は本
発明の一実施例の動作説明図、第４図は本発明の一実施
例のマ・ｆりロコンビュ苓沁晴−璧理澹呻昧Ｔｆｆｉ
第１図
第
図
拝上４−ぢ０角４八゛εオＴ図
第５ｗＪFig. 1 shows the principle structure of the present invention. Fig. 2 shows the structure of an embodiment of the invention. Fig. 3 is an explanatory diagram of the operation of an embodiment of the invention. Fig. 4 shows the structure of the embodiment of the invention. An embodiment of the Ma-Fri Rocombu Reikin Haru - Pirikan Moanmai Tffi Figure 1 Figure 4 - 0 Angle 48゛ε O T Figure 5 wJ
Claims (1)
イクロコンピュータ（１）に異常が発生したとき代わっ
て動作を行う予備の第２マイクロコンピュータ（２）を
具備し、該第１マイクロコンピュータ（１）と第２マイ
クロコンピュータ（２）は、バスＬ＿１〜バスＬ＿４の
それぞれを介して入出力回路（７）とＲＯＭ（６）に接
続し、ＲＯＭ（６）の制御により入出力回路（７）を介
して外部装置とのデータ交換を行うものにおいて、 前記第１マイクロコンピュータ（１）に異常が生じた場
合、その異常を検出して信号Ｓ＿１と信号Ｓ＿２を出力
し、該信号Ｓ＿１を第２マイクロコンピュータ（２）に
加え始動させて現用への切替えを自動的に行い、かつ該
信号Ｓ＿２により第１マイクロコンピュータ（１）の動
作を即時に自動的に停止させる異常検出回路（３）と、 前記信号Ｓ＿２を入力し、前記第１マイクロコンピュー
タ（１）がもつバスＬ＿１から第２マイクロコンピュー
タ（２）がもつバスＬ＿２に即時に自動的に切替え、第
２マイクロコンピュータ（２）と入出力回路（７）の間
の接続を形成するバス切替回路（４）と、前記信号Ｓ＿
２を入力して第１マイクロコンピュータ（１）の異常状
態を知らせる警報表示回路（５）と、を有し、自動的に
切替えられた後はシステムを最初から起動し継続する動
作をすることを特徴とするマイクロコンピュータの冗長
システム。[Scope of Claims] A first microcomputer (1) for current use and a second backup microcomputer (2) that operates in place of the first microcomputer (1) for use when an abnormality occurs in the first microcomputer (1) for current use; The first microcomputer (1) and the second microcomputer (2) are connected to an input/output circuit (7) and a ROM (6) via buses L_1 to L_4, respectively, and input/output is controlled by the ROM (6). In a device that exchanges data with an external device via an output circuit (7), when an abnormality occurs in the first microcomputer (1), it detects the abnormality and outputs a signal S_1 and a signal S_2, and An abnormality detection circuit that applies a signal S_1 to the second microcomputer (2) to start it, automatically switches it to the active state, and immediately and automatically stops the operation of the first microcomputer (1) based on the signal S_2. (3) The signal S_2 is input, and the bus L_1 of the first microcomputer (1) is immediately and automatically switched to the bus L_2 of the second microcomputer (2). ) and the input/output circuit (7), and a bus switching circuit (4) forming a connection between the input/output circuit (7) and
2, and an alarm display circuit (5) that notifies the first microcomputer (1) of an abnormal state, and after the automatic switching, the system starts up from the beginning and continues operation. Features a redundant microcomputer system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225241A JPH0272436A (en) | 1988-09-07 | 1988-09-07 | Redundant system for microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225241A JPH0272436A (en) | 1988-09-07 | 1988-09-07 | Redundant system for microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0272436A true JPH0272436A (en) | 1990-03-12 |
Family
ID=16826210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225241A Pending JPH0272436A (en) | 1988-09-07 | 1988-09-07 | Redundant system for microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0272436A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173813A (en) * | 1991-04-30 | 1993-07-13 | Internatl Business Mach Corp <Ibm> | Fault-allowable logic system and method for providing output data from logic system |
| JPH05204691A (en) * | 1991-09-27 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | Personal computer system |
| CN102575574A (en) * | 2009-10-02 | 2012-07-11 | 欧陆汽车有限责任公司 | Waste gate arrangement for a turbine, turbine for an exhaust gas turbocharger, exhaust gas turbocharger, motor vehicle, and method for operating an exhaust gas turbocharger |
-
1988
- 1988-09-07 JP JP63225241A patent/JPH0272436A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173813A (en) * | 1991-04-30 | 1993-07-13 | Internatl Business Mach Corp <Ibm> | Fault-allowable logic system and method for providing output data from logic system |
| JPH05204691A (en) * | 1991-09-27 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | Personal computer system |
| CN102575574A (en) * | 2009-10-02 | 2012-07-11 | 欧陆汽车有限责任公司 | Waste gate arrangement for a turbine, turbine for an exhaust gas turbocharger, exhaust gas turbocharger, motor vehicle, and method for operating an exhaust gas turbocharger |
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