JPH0269076A - Phase synchronizing device - Google Patents
Phase synchronizing deviceInfo
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- JPH0269076A JPH0269076A JP63220986A JP22098688A JPH0269076A JP H0269076 A JPH0269076 A JP H0269076A JP 63220986 A JP63220986 A JP 63220986A JP 22098688 A JP22098688 A JP 22098688A JP H0269076 A JPH0269076 A JP H0269076A
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Landscapes
- Synchronizing For Television (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は映像・信号に同期信号を多重して伝送し、受信
側で再生処理する方式の受像機における位相同期装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a phase synchronization device in a television receiver that multiplexes a synchronization signal with a video signal, transmits the multiplexed signal, and performs reproduction processing on the receiving side.
従来の技術
従来の位相同期装置としては、例えば特開昭６１−２３
４１３８号公報に示されている。第５図はこの従来の位
相同期装置のブロック図であり、第５図において３１は
入力信号、３２はＡ 、／ Ｄ変換器、３３は垂直同期
信号検出回路、３４は垂直同期信号位相比較器、３５は
同期判定回路、３６は水平同期信号位相比較器、３７は
ループフィルタ、３８はＤ／Ａ変換器、３９は電圧制御
発振器、４０は再生クロック出力、４１は水平カウンタ
、４２は垂直カウンタ、４３はタイマ、４４はリセット
パルス発生回路である。2. Description of the Related Art Conventional phase synchronizers include, for example, Japanese Patent Application Laid-Open No. 61-23
It is shown in the No. 4138 publication. FIG. 5 is a block diagram of this conventional phase synchronization device. In FIG. 5, 31 is an input signal, 32 is an A/D converter, 33 is a vertical synchronization signal detection circuit, and 34 is a vertical synchronization signal phase comparator. , 35 is a synchronization determination circuit, 36 is a horizontal synchronization signal phase comparator, 37 is a loop filter, 38 is a D/A converter, 39 is a voltage controlled oscillator, 40 is a recovered clock output, 41 is a horizontal counter, and 42 is a vertical counter. , 43 is a timer, and 44 is a reset pulse generation circuit.
以上のように構成された従来の位相同期装置においては
、判定回路３５は入力信号に含まれる垂直同期信号の検
出タイミングと４２の垂直カウンタ出力のタイミングを
比較して再生クロックの同期外れを検知し、この同期外
れ状態が所定の時間継続した場合、同期外れと判定し、
リセットパルス発生回路４４によりループフィルタ３７
、水平カウンタ４１、垂直カウンタ４２を所定の初期状
態にリセットするものである。In the conventional phase synchronization device configured as described above, the determination circuit 35 compares the detection timing of the vertical synchronization signal included in the input signal with the timing of the output of the vertical counter 42 to detect out-of-synchronization of the reproduced clock. , If this out-of-synchronization state continues for a predetermined period of time, it is determined that the out-of-synchronization has occurred,
The loop filter 37 is generated by the reset pulse generation circuit 44.
, the horizontal counter 41, and the vertical counter 42 to a predetermined initial state.
リセットにより水平同期信号位相比較回路３６は水平同
期信号を正しいタイミングで捕らえ、水平位相同期ルー
プを形成することができる。同期が確立した後は時定数
は比較的長く設定され、水平同期信号に重畳されたノイ
ズの影響をあまり受けない。したがって、ひとたび同期
がかかってしまえば、この後、垂直同期信号が検出でき
ないほど入力信号にノイズが混入し、受信信号の規定信
号レベル対雑音比（受信Ｃ／Ｎ比と略す）が極度に低下
したとしても安定して同期状態を保つことができ、受信
Ｃ／Ｎ比に関して広いホールドレンジを持たせることが
できる。By resetting, the horizontal synchronization signal phase comparator circuit 36 can capture the horizontal synchronization signal at the correct timing and form a horizontal phase synchronization loop. After synchronization is established, the time constant is set to a relatively long time so that it is not significantly affected by noise superimposed on the horizontal synchronization signal. Therefore, once synchronization is achieved, noise will be mixed into the input signal to the extent that the vertical synchronization signal cannot be detected, and the specified signal level-to-noise ratio (abbreviated as reception C/N ratio) of the received signal will be extremely reduced. Even if this happens, a stable synchronization state can be maintained, and a wide hold range can be provided for the reception C/N ratio.
発明が解決しようとする課題
従来例のような構成では、垂直カウンタ出力と検出した
垂直同期信号のタイミングの比較によって同期判定を行
なっているため、受信信号のＣ／Ｎ比が低下して垂直同
期信号の検出が連続して行えなくなった場合、判定回路
は同期外れ状態であるとの判定が下せず、その結果受信
Ｃ／Ｎ比が低下した状態で電源−時断その他によって一
旦同期が外れた場合には同期外れ状態であるとの判定が
なされず、装置のリセット動作が行なわれず、以降同期
は外れたままとなる。すなわち−旦受信Ｃ／Ｎ比が悪化
した状態で何らかの原因で同期が外れた場合には受信信
号のＣ／Ｎ比が相当良好になり、垂直同期信号が連続し
て検出されるまで同期が確立されなくなってしまうとい
う欠点を有していた。これは受信Ｃ／Ｎ比に対するプル
インレンジがホールドレンジに比べて狭いことを意味し
ており、一般のＴＶ受像機としては許容し難い課題であ
った。Problems to be Solved by the Invention In the conventional configuration, synchronization is determined by comparing the timing of the vertical counter output and the detected vertical synchronization signal, so the C/N ratio of the received signal decreases and vertical synchronization is lost. If the signal cannot be detected continuously, the determination circuit cannot determine that the signal is out of synchronization, and as a result, the reception C/N ratio is reduced and the synchronization is temporarily lost due to power interruption or other reasons. In this case, it is not determined that the device is out of synchronization, the device is not reset, and the device remains out of synchronization. In other words, if synchronization is lost for some reason while the received C/N ratio deteriorates, the C/N ratio of the received signal becomes considerably better and synchronization is established until the vertical synchronization signal is detected continuously. It had the disadvantage that it would no longer be used. This means that the pull-in range for the reception C/N ratio is narrower than the hold range, which is an unacceptable problem for general TV receivers.
また、従来例による構成では、垂直同期信号検出回路の
閾値を小さく設定して垂直同期信号の検出確率を高めよ
うとすると、同時にノイズによる誤検出の確率も高くな
ってしまい、受信Ｃ／Ｎ比が低下した場合に同期は外れ
ていないのにも関わらず不用意なリセット動作が発生し
、画面が瞬間的に流れて視覚上極めて不快な誤動作を起
こすなどの問題があった。Furthermore, in the conventional configuration, if an attempt is made to increase the detection probability of the vertical synchronization signal by setting the threshold value of the vertical synchronization signal detection circuit small, the probability of false detection due to noise also increases, and the reception C/N ratio increases. When the synchronization level decreases, an inadvertent reset operation occurs even though the synchronization has not been lost, causing problems such as the screen flickering momentarily and causing malfunctions that are extremely visually unpleasant.
本発明は従来例のこのような課題を解決して、受信Ｃ／
Ｎ比が極度に低下した場合においても良好な同期引き込
み能力を有する位相同期装置を提供することを目的とす
る。The present invention solves these problems of the conventional example and improves the receiving C/
It is an object of the present invention to provide a phase synchronizer having good synchronization pull-in ability even when the N ratio is extremely reduced.
課題を解決するための手段
本発明は、水平位相同期回路と、垂直同期信号検出回路
と、前記垂直同期信号の欠落を検出する垂直同期信号欠
落検出回路と、タイミング発生回路と、前記垂直同期信
号検出回路の出力と前記タイミング発生回路の出力より
同期判定を行なう第１同期判定回路と、入力信号の所定
の信号成分を検出してなる第２同期判定回路と、前記垂
直同期信号欠落検出回路の出力と前記第１および前記第
２同期判定回路の出力と前記垂直同期信号検出回路の出
力を用いて装置を所定の状態に設定する初期化回路と、
前記垂直同期信号欠落検出回路の出力と前記第１および
前記第２同期判定回路の出力を用いて前記垂直同期信号
検出回路装置の閾値を設定する閾値設定回路とを備えた
ことを特徴とする位相同期装置である。Means for Solving the Problems The present invention provides a horizontal phase synchronization circuit, a vertical synchronization signal detection circuit, a vertical synchronization signal loss detection circuit for detecting a loss of the vertical synchronization signal, a timing generation circuit, and a vertical synchronization signal detection circuit. a first synchronization determination circuit that performs synchronization determination based on the output of the detection circuit and the output of the timing generation circuit; a second synchronization determination circuit that detects a predetermined signal component of the input signal; and the vertical synchronization signal loss detection circuit. an initialization circuit that sets the device to a predetermined state using the output, the output of the first and second synchronization determination circuits, and the output of the vertical synchronization signal detection circuit;
A phase shifter comprising: a threshold value setting circuit that sets a threshold value of the vertical synchronization signal detection circuit device using the output of the vertical synchronization signal loss detection circuit and the outputs of the first and second synchronization determination circuits. It is a synchronizer.
作用
本発明は前記した構成により、入力信号から検出した垂
直同期信号（ＦＰと略す）が連続的に検出されていると
きは、タイミング発生回路出力と、ＦＰの検出タイミン
グに連続して相違があった時に装置の初期化を行なう。Operation The present invention has the above-described configuration, so that when the vertical synchronization signal (abbreviated as FP) detected from the input signal is continuously detected, there is a continuous difference between the timing generation circuit output and the FP detection timing. Initialize the device when the
また、ＦＰＰ出回路の閾値を比較的大きく設定し、映像
信号の同期信号以外の部分を誤ってＦＰとして検出する
ことのないようにする。これにより、受信信号のＣ／Ｎ
比が良好でＦＰが連続的に検出されるようなときには、
突発的なＦＰの欠落、−時的なＦＰの時間変動があって
も安定した受信状態を保つことができる。Furthermore, the threshold value of the FPP output circuit is set relatively large to prevent parts of the video signal other than the synchronization signal from being mistakenly detected as FP. As a result, the C/N of the received signal
When the ratio is good and FP is detected continuously,
A stable reception state can be maintained even if there is a sudden loss of FP or a temporal change in FP.
入力信号のＣ／Ｎ比が低下し、ＦＰが連続して検出でき
なくなったような場合には、第２同期判定回路により入
力信号中の所定の信号を演算し、同期外れかどうかの判
定を行なう。この第２同期判定回路は例えば、理想的な
受信状態では本来−定のはずの信号、−例としてＦＰの
振幅の適当な時間の平均値の変動を監視する等の方法で
行なうことができる。適当な時定数を以て平均化処理を
行い、ノイズの影響を軽減して得られたＦＰの振幅の変
動が、所定の範囲を超えた場合をもって同期外れと判定
することができる。ＦＰの欠落頻度が所定の値を超え、
かつ第２同期判定回路で同期外れと判定された場合には
、この直後に検出されたＦＰをもって直ちに装置を所定
の状態に初期化する。これによって水平位相同期回路は
水平同期信号を正しく捕らえることができ、水平同期信
号による位相同期ループを形成することができ、同期状
態に引き込むことができるようになる。この第２同期判
定回路にて必要な演算の大部分は、受信機の他の必要な
処理、たとえば自動振幅制御処理等と共用することがで
き、回路規模の増大を招くことなく実現可能である。When the C/N ratio of the input signal decreases and FP cannot be continuously detected, the second synchronization determination circuit calculates a predetermined signal in the input signal and determines whether synchronization has occurred. Let's do it. This second synchronization determination circuit can be implemented, for example, by monitoring fluctuations in the average value of the amplitude of the FP over an appropriate time, which is a signal that is originally supposed to be constant under ideal reception conditions. Averaging processing is performed with an appropriate time constant to reduce the influence of noise, and when the fluctuation in the amplitude of the FP obtained exceeds a predetermined range, it can be determined that the synchronization is out of synchronization. When the frequency of missing FP exceeds a predetermined value,
If the second synchronization determining circuit determines that the synchronization is out of synchronization, the device is immediately initialized to a predetermined state using the FP detected immediately after this. As a result, the horizontal phase synchronization circuit can correctly capture the horizontal synchronization signal, form a phase synchronization loop using the horizontal synchronization signal, and enter a synchronized state. Most of the calculations required by this second synchronization determination circuit can be shared with other necessary processing of the receiver, such as automatic amplitude control processing, and can be realized without increasing the circuit scale. .
また比較的長時間ＦＰが検出できないときは、−時的に
ＦＰＰ出回路の閾値を低めに設定し、ＦＰの検出確率を
高めることができる。この場合、ＦＰが検出された場合
、直ちに閾値を大きく設定し、以降の誤動作を防止する
とともに、水平位相同期ループによる同期確立を図る。Furthermore, when an FP cannot be detected for a relatively long period of time, the threshold value of the FPP output circuit can be temporarily set to a low value to increase the probability of detecting an FP. In this case, when FP is detected, the threshold value is immediately set to a large value to prevent subsequent malfunctions and to establish synchronization using the horizontal phase locked loop.
所定の時間経過後、この閾値変更動作を繰り返すことに
よって、同期確立が可能になる確率を著しく向上させる
ことができる。By repeating this threshold value changing operation after a predetermined period of time has elapsed, it is possible to significantly improve the probability that synchronization can be established.
実施例
第１図は本発明の第１の実施例における位相同期装置の
ブロック図を示すものである。第１図において、１は入
力信号、２はＡ／Ｄ変換器、４は垂直位相比較器、６は
水平同期信号（ＨＤと略す）位相比較器、７はループフ
ィルタ、８はＤ／Ａ変換器、９は電圧制御発振器、１０
は再生クロック、１１は水平カウンタ、１２は垂直カウ
ンタ、２１はＦＰ快出出回路２２は第１同期判定回路、
２３はＦＰＰ落検出回路、２４は第２同期判定回路、２
５はリセットパルス発生回路である。Embodiment FIG. 1 shows a block diagram of a phase synchronization device in a first embodiment of the present invention. In Fig. 1, 1 is an input signal, 2 is an A/D converter, 4 is a vertical phase comparator, 6 is a horizontal synchronization signal (abbreviated as HD) phase comparator, 7 is a loop filter, and 8 is a D/A converter. 9 is a voltage controlled oscillator, 10
11 is a horizontal counter, 12 is a vertical counter, 21 is an FP quick output circuit 22 is a first synchronization determination circuit,
23 is an FPP drop detection circuit, 24 is a second synchronization determination circuit, 2
5 is a reset pulse generation circuit.
以上のように構成されたこの実施例の位相同効装置にお
いて、以下その動作を説明する。入力信号１は２によっ
てＡ／Ｄ変換された後、ＦＰＰ出回路２１とＨＤ位相比
較器６と第２同期判定回路２４に供給される。ＦＰＰ出
回路２１は入力信号にパターンマツチングを行い、特定
のパターンとをもったＦＰを検出する。この際、ノイズ
等による検出ミスを防止するため、特定のパターンとの
一致の度合を判定する際、適当な閾値を設けている。Ｆ
ＰＰ相比較器４は検出したＦＰと、垂直カウンタ出力の
位相を比較し、第１同期判定回路２２に供給する。ＦＰ
欠落検出回路２３は入力信号中のＦＰの欠落状態を検出
し、リセットパルス発生回路２５に供給する。第１同期
判定回路２２は入力信号に含まれるＦＰの検出タイミン
グと垂直カウンタ１２の出力とのタイミングを比較して
同期外れを検知し、この同期外れ状態が所定の時間継続
した場合、同期外れと判定する。The operation of the phase synchronization device of this embodiment constructed as described above will be explained below. After the input signal 1 is A/D converted by 2, it is supplied to the FPP output circuit 21, the HD phase comparator 6, and the second synchronization determination circuit 24. The FPP output circuit 21 performs pattern matching on the input signal and detects an FP having a specific pattern. At this time, in order to prevent detection errors due to noise or the like, an appropriate threshold value is set when determining the degree of matching with a specific pattern. F
The PP phase comparator 4 compares the detected FP with the phase of the vertical counter output, and supplies the detected FP to the first synchronization determination circuit 22 . F.P.
The missing detection circuit 23 detects the missing state of FP in the input signal and supplies it to the reset pulse generating circuit 25. The first synchronization determination circuit 22 detects out-of-synchronization by comparing the detection timing of the FP included in the input signal and the timing of the output of the vertical counter 12, and if this out-of-synchronization state continues for a predetermined period of time, it is determined that the out-of-synchronization state is out of synchronization. judge.
リセットパルス発生回路２５は、第１同期判定回路２２
が同期外れと判定したとき、およびＦＰ欠落検出回路２
３によってＦＰの欠落の頻度が高いと判断され同時に第
２同期判定回路２４によって同期外れであると判定され
たときに、直後に検出されたＦＰによって直ちにリセッ
トパルスを発生する。これによってＨＤ位相比較器６は
水平同期信号を正しく捕らえることができ、水平同期信
号による位相同期ループを形成することができ、同期状
態に引き込むことができるようになる。The reset pulse generation circuit 25 is connected to the first synchronization determination circuit 22
is determined to be out of synchronization, and the FP missing detection circuit 2
3, when it is determined that the frequency of FP loss is high and at the same time, the second synchronization determination circuit 24 determines that the synchronization is out of synchronization, a reset pulse is immediately generated by the FP detected immediately after. As a result, the HD phase comparator 6 can correctly capture the horizontal synchronization signal, form a phase-locked loop using the horizontal synchronization signal, and enter a synchronized state.
この第２同期判定回路２４は例えば入力信号の振幅基準
となるＦＰの一部を適当に平均して、この平均値の変動
を監視する等の方法で行なう。適当な時定数を以て平均
化処理を行い、ノイズの影響を軽減して得られたＦＰの
振幅の変動が、所定の範囲を超えた場合をもって同期外
れと判定するなどの方法で同期判定回路を実現すること
ができる。The second synchronization determination circuit 24 performs this by, for example, appropriately averaging a portion of the FP serving as an amplitude reference of the input signal and monitoring fluctuations in this average value. A synchronization determination circuit is realized by performing averaging processing with an appropriate time constant to reduce the influence of noise, and determining that synchronization has occurred when the fluctuation in the FP amplitude obtained exceeds a predetermined range. can do.
本実施例の第２同期判定回路２４にて必要な演算の大部
分は、受像機に通常設けられる自動振幅制御処理等と共
用することができ、回路規模の増大を招くことなく実現
可能である。Most of the calculations required by the second synchronization determination circuit 24 of this embodiment can be shared with the automatic amplitude control processing etc. normally provided in the receiver, and can be realized without increasing the circuit scale. .
第２図は第２同期判定回路の演算方法の一例を説明する
図である。振幅基準信号から８ｎ個のデータを選び、こ
れらを次に示すようにＸ １１Ｙ ＩＮＺｉの３つのグ
ループに分け、
Ｘ ｉ ＝ Ｘ （２１）−Ｘ （２＋−１）Ｙ ｉ
＝Ｙ（２１）−Ｙ（２１−１） （１＝１，２−・・ｎ
）Ｚ ｉ ＝ Ｚ （２１）−Ｚ （２１−１）それぞ
れの合計ΣＸ１％ ΣＹＩＮ ΣＺｉを計算する。FIG. 2 is a diagram illustrating an example of the calculation method of the second synchronization determination circuit. Select 8n pieces of data from the amplitude reference signal and divide them into three groups of X 11Y INZi as shown below, X i = X (21)-X (2+-1)Y i
=Y(21)-Y(21-1) (1=1,2-...n
) Z i = Z (21)-Z (21-1) Calculate the respective sums ΣX1% ΣYIN ΣZi.
正常な同期状・態ではこれらはほぼ同じ値をとり、受信
した信号の振幅基準を表わすものとなる。Under normal synchronization conditions, these have approximately the same value and represent the amplitude reference of the received signal.
同期が外れた状態では演算は所定の位置から外れた信号
の演算となり、ΣＸＩＮ ΣＹｅｓ ΣＺｉのうち
その値が大きく異なるものが現われてくる。In a state where the synchronization is lost, the computation is performed on a signal that is deviated from a predetermined position, and among ΣXIN, ΣYes, and ΣZi, those whose values are significantly different appear.
これによって同期外れ状態の判定とすることができる。This allows determination of an out-of-synchronization state.
なお、このように信号を３のグループに分割して処理す
ることにより、周波数がわずかにずれた場合にも、迅速
に同期外れを検出することが可能となる。Note that by dividing the signal into three groups and processing them in this manner, it is possible to quickly detect out-of-synchronization even if the frequency is slightly shifted.
以上のように、この実施例によれば、第１同期判定回路
が同期外れと判定したとき、およびＦＰ欠落検出回路に
よってＦＰの欠落の頻度が高いと判断され同時に第２同
期判定回路によって同期外れであると判定されたときに
、直後に検出されたＦＰによって直ちにリセットパルス
を発生するリセットパルス発生回路を設けることにより
、−旦受信Ｃ／Ｎ比が悪化した状態で何らかの原因で同
期が外れた場合にも、良好な同期引き込みが可能な位相
同期装置を提供することができる。As described above, according to this embodiment, when the first synchronization determination circuit determines that synchronization has occurred, and when the FP loss detection circuit determines that the frequency of FP loss is high, the second synchronization determination circuit simultaneously determines that synchronization has occurred. By providing a reset pulse generation circuit that immediately generates a reset pulse by the FP detected immediately when it is determined that the In this case, it is possible to provide a phase synchronization device capable of achieving good synchronization pull-in.
第３図は本発明の第２の実施例における位相同期装置の
ブロック図を示すものである。第３図において、第１図
に示す要素と共通の要素には同一番号を付している。第
１図と異なるものは閾値設定回路２６を設けた点である
。FIG. 3 shows a block diagram of a phase synchronizer according to a second embodiment of the present invention. In FIG. 3, elements common to those shown in FIG. 1 are given the same numbers. The difference from FIG. 1 is that a threshold value setting circuit 26 is provided.
以上のように構成されたこの実施例の位相同期装置につ
いて、以下その動作を第１図の構成のものと異なる点に
ついて説明する。比較的長時間ＦＰが検出できないとき
は、閾値設定回路２６は一時的にＦＰ検出回路２１の閾
値２７を低めに設定し、ＦＰの検出確率を高めることが
できる。この場合、ＦＰが検出された場合、リセットパ
ルス発生回路によって装置を所定の初期値に設定すると
ともに、直ちに閾値２７を再び大きく設定し、以降の誤
動作を防止するとともに、水平位相同期ループによる同
期確立を図る。所定の時間経過後、この閾値２７の設定
変更動作を繰り返すことによって、同期確立が可能にな
る確率を著しく向上させることができる。The operation of the phase synchronization device of this embodiment constructed as described above will be explained below with respect to the differences from that of the construction shown in FIG. When an FP cannot be detected for a relatively long period of time, the threshold value setting circuit 26 temporarily sets the threshold value 27 of the FP detection circuit 21 to a low value, thereby increasing the probability of detecting an FP. In this case, when FP is detected, the reset pulse generation circuit sets the device to a predetermined initial value and immediately sets the threshold value 27 to a large value again to prevent subsequent malfunctions and establish synchronization using the horizontal phase locked loop. We aim to By repeating this operation of changing the setting of the threshold value 27 after a predetermined period of time has elapsed, the probability that synchronization can be established can be significantly improved.
第４図（ａ）から（１）は本発明の第２の実施例におけ
る、受信Ｃ／Ｎ’比の変化に対する各部の動作の説明図
である。受信Ｃ／Ｎ比が良好な状態から徐々に悪化した
とすると、時刻ｔ１ではノイズの影響でＦＰが検出でき
なくなる場合が発生する。さらに受信Ｃ／Ｎ比の低下が
進行し、時刻ｔ２を超える付近からほとんどＦＰを検出
することができなくなる。しかしこの状態においても、
水平同期信号を用いた位相同期ループの暴きにより、同
期は依然として正常にな動作を続けることが可能である
。同期状態は第２同期判定回路によって判定することが
できるので、リセット動作は行なわれない。時刻ｔ３に
おいて、受像機の電源が断となり、時刻ｔ４で電源が再
投入された場合には、ＦＰが検出されず、したがって水
平同期信号を用いた位相同期ループは正しく水平同期信
号を捕らえることができず、同期は外れた状態となる。FIGS. 4(a) to 4(1) are explanatory diagrams of the operation of each part in response to changes in the reception C/N' ratio in the second embodiment of the present invention. If the received C/N ratio gradually deteriorates from a good state, there will be a case where the FP cannot be detected at time t1 due to the influence of noise. Furthermore, the reception C/N ratio continues to decline, and it becomes almost impossible to detect FP from the vicinity beyond time t2. However, even in this state,
By debunking the phase-locked loop using the horizontal sync signal, the synchronization can still continue to operate normally. Since the synchronization state can be determined by the second synchronization determination circuit, no reset operation is performed. If the power to the receiver is turned off at time t3 and then turned on again at time t4, FP will not be detected, and therefore the phase-locked loop using the horizontal synchronization signal will not be able to correctly capture the horizontal synchronization signal. This is not possible and the synchronization is lost.
この状態のようにＦＰの欠落状態が継続し、かつ第２同
期判定回路が同期外れと判定されたのち、時刻ｔ５にお
いて閾値設定回路はＦＰ検出回路の閾値を一時的に低く
設定する。これによって受信ＣＺＮ比が相当悪化してい
るこの状態においてもＦＰを検出できる確率が高くなる
。時刻ｔ６においてＦＰが検出されると、これによって
直ちにリセット動作が行なわれる。このリセットにより
、ＨＤ位相比較器が水平同期信号を正しく捕らえること
ができた場合には、水平同期信号による位相同期ループ
を形成することができ、同期状態に引き込むことができ
る可能性がでてくる。なお、同期状態を確保することが
できた場合は、前述した閾値は再び大きく設定され、以
降の誤動作を避けるように動作する。すなわち、−旦受
信Ｃ／Ｎ比が悪化した状態で何らかの原因で同期が外れ
た場合にも、良好な同期引き込みが期待できる。After the FP missing state continues as in this state and the second synchronization determination circuit determines that the synchronization is out of synchronization, the threshold value setting circuit temporarily sets the threshold value of the FP detection circuit to a low value at time t5. This increases the probability that FP can be detected even in this state where the received CZN ratio is considerably degraded. When FP is detected at time t6, a reset operation is immediately performed. By this reset, if the HD phase comparator is able to correctly capture the horizontal synchronization signal, it is possible to form a phase-locked loop using the horizontal synchronization signal, creating the possibility of being able to enter a synchronized state. . Note that if a synchronized state can be secured, the above-mentioned threshold value is set to a large value again, and the operation is performed to avoid subsequent malfunctions. That is, even if synchronization is lost for some reason in a state where the reception C/N ratio has deteriorated, good synchronization can be expected.
以上のように、この実施例によれば、第１同期判定回路
が同期外れと判定したとき、およびＦＰ欠落検出回路に
よってＦＰの欠落の頻度が高いと判断され同時に第２同
期判定回路によって同期外れであると判定されたときに
、直後に検出されたＦＰによって直ちにリセットパルス
を発生するリセットパルス発生回路と、比較的長時間Ｆ
Ｐが検出できないときは； 閾値設定回路によって一時
的にＦＰ検出回路の閾値を低めに設定し、ＦＰの検出確
率を高め、ＦＰが検出された後、直ちに閾値２７を大き
く設定する閾値設定回路を設けることにより、−旦受信
Ｃ／Ｎ比が悪化した状態で何らかの原因で同期が外れた
場合にも、良好な同期引き込みが可能な位相同期装置を
提供することができる。As described above, according to this embodiment, when the first synchronization determination circuit determines that synchronization has occurred, and when the FP loss detection circuit determines that the frequency of FP loss is high, the second synchronization determination circuit simultaneously determines that synchronization has occurred. When it is determined that the
When P cannot be detected; the threshold setting circuit temporarily sets the threshold of the FP detection circuit to a low value to increase the probability of detecting FP, and then immediately sets the threshold 27 to a large value after FP is detected. By providing this, it is possible to provide a phase synchronization device that can successfully pull in synchronization even if synchronization is lost for some reason in a state where the received C/N ratio has deteriorated.
なお、第１の実施例において、第２同期判定回路はＦＰ
の振幅の適当な時間の平均値の変動を監視する方法で行
なうとしたが、映像信号の直流再生レベルを検出する信
号の平均値を監視する方法としてもよく、その他、同期
が正常な受信状態では本来一定のはずの信号を監視する
方法を用いることができることは言うまでもない。また
第２同期判定回路は信号を３つのグループに分けたがこ
れは一般の数でもよく、特定の分割数に限定するもので
はない。Note that in the first embodiment, the second synchronization determination circuit is
Although this is done by monitoring the fluctuation of the average value of the amplitude over an appropriate time, it is also possible to monitor the average value of the signal that detects the DC playback level of the video signal, or by other methods such as monitoring the average value of the signal that detects the DC reproduction level of the video signal. Needless to say, it is possible to use a method of monitoring signals that are supposed to be constant. Furthermore, although the second synchronization determination circuit divides the signals into three groups, this may be a general number and is not limited to a specific number of divisions.
発明の効果
以上のように、本発明によれば受信Ｃ／Ｎ比が極度に低
下した場合においても良好な同期引き込み可能なりロッ
ク再生装置を提供することができ、その実用的効果は大
きい。Effects of the Invention As described above, according to the present invention, it is possible to provide a lock regeneration device capable of achieving good synchronization even when the received C/N ratio is extremely low, and its practical effects are significant.
第１図は本発明の第１の実施例における位相同期装置の
ブロック図、第２図は同実施例における第２同期判定回
路の演算方法の一例を示す説明図、第３図は本発明の第
２の実施例における位相同期装置のブロック図、第４図
は同第２の実施例における、受信Ｃ／Ｎ比の変化に対す
る各部の動作の説明図、第５図は従来例の位相同期装置
のブロック図である。
１・・・入力信号、２・・・Ａ／Ｄ変換器、４・・・垂
直同期信号位相比較器、６・・・水平同期信号位相比較
器、７・・・ループフィルタ、８・・・Ｄ／Ａ変換器、
９・・・電圧制御発振器、１０・・・再生クロック出力
、１１・・・水平カウンタ、１２・・・垂直カウンタ、
２１・・・垂直同期信号検出回路、２２・・・第１同期
判定回路、２３・・・垂直同期信号欠落検出回路、２４
・・・第２同期判定回路、２５・・・リセットパルス発
生回路、２６・・・閾値設定回路。
代理人の氏名 弁理士 粟野重孝 ほか１名第 ２ 図
扱懺基準信号FIG. 1 is a block diagram of a phase synchronization device according to a first embodiment of the present invention, FIG. 2 is an explanatory diagram showing an example of a calculation method of a second synchronization determination circuit in the same embodiment, and FIG. 3 is a block diagram of a phase synchronization device according to a first embodiment of the present invention. A block diagram of the phase synchronization device in the second embodiment, FIG. 4 is an explanatory diagram of the operation of each part in response to changes in the reception C/N ratio in the second embodiment, and FIG. 5 is a conventional phase synchronization device FIG. DESCRIPTION OF SYMBOLS 1... Input signal, 2... A/D converter, 4... Vertical synchronization signal phase comparator, 6... Horizontal synchronization signal phase comparator, 7... Loop filter, 8... D/A converter,
9... Voltage controlled oscillator, 10... Regenerated clock output, 11... Horizontal counter, 12... Vertical counter,
21... Vertical synchronization signal detection circuit, 22... First synchronization determination circuit, 23... Vertical synchronization signal missing detection circuit, 24
. . . second synchronization determination circuit, 25 . . . reset pulse generation circuit, 26 . . . threshold value setting circuit. Name of agent: Patent attorney Shigetaka Awano and 1 other person No. 2 Illustration standard signal
Claims (8)
前記垂直同期信号の欠落を検出する垂直同期信号欠落検
出回路と、タイミング発生回路と、前記垂直同期信号検
出回路の出力と前記タイミング発生回路の出力より同期
判定を行なう第１同期判定回路と、入力信号の所定の信
号成分を検出してなる第２同期判定回路と、前記垂直同
期信号欠落検出回路の出力と前記第１および前記第２同
期判定回路の出力と前記垂直同期信号検出回路の出力を
用いて装置を所定の状態に設定する初期化回路と、前記
垂直同期信号欠落検出回路の出力と前記第１および前記
第２同期判定回路の出力を用いて前記垂直同期信号検出
回路装置の閾値を設定する閾値設定回路とを備えたこと
を特徴とする位相同期装置。(1) A horizontal phase synchronization circuit, a vertical synchronization signal detection circuit,
a vertical synchronization signal loss detection circuit that detects a loss of the vertical synchronization signal; a timing generation circuit; a first synchronization determination circuit that performs synchronization determination based on the output of the vertical synchronization signal detection circuit and the output of the timing generation circuit; a second synchronization determination circuit that detects a predetermined signal component of a signal, an output of the vertical synchronization signal loss detection circuit, an output of the first and second synchronization determination circuits, and an output of the vertical synchronization signal detection circuit; an initialization circuit for setting the device to a predetermined state using the vertical synchronization signal detection circuit; A phase synchronization device comprising: a threshold value setting circuit for setting a threshold value.
的変動が所定の値を超えたとき、同期外れと判定するも
のであることを特徴とする請求項１記載の位相同期装置
。(2) The phase synchronization device according to claim 1, wherein the second synchronization determination circuit determines that the synchronization is out of synchronization when the temporal fluctuation of the average value of the predetermined signal exceeds a predetermined value. .
る信号の平均値の変動が所定の値を超えたとき、同期外
れと判定するものであることを特徴とする請求項２記載
の位相同期装置。(3) The second synchronization determination circuit determines that the synchronization is out of synchronization when a fluctuation in the average value of the signal serving as a reference for the amplitude of the video signal exceeds a predetermined value. phase synchronizer.
る信号を複数のグループに分割し、このグループ各々に
含まれる信号の平均値の変動が所定の値を超えたとき、
同期外れと判定するものであることを特徴とする請求項
１記載の位相同期装置。(4) The second synchronization determination circuit divides the signal serving as the reference for the amplitude of the video signal into a plurality of groups, and when the fluctuation in the average value of the signals included in each of the groups exceeds a predetermined value,
2. The phase synchronization device according to claim 1, wherein the phase synchronization device determines that the synchronization is out of synchronization.
期外れと判定した後リセットパルスを発生するものであ
ることを特徴とする請求項２記載の位相同期装置。(5) The phase synchronization device according to claim 2, wherein the initialization circuit generates a reset pulse after the second synchronization determination circuit determines that the synchronization is out of synchronization.
２同期判定回路の判定結果の両者がともに同期外れと判
定した後リセットパルスを発生するものであることを特
徴とする請求項３記載の位相同期装置。(6) Claim characterized in that the initialization circuit generates a reset pulse after both the determination result of the first synchronization determination circuit and the determination result of the second synchronization determination circuit determine that the synchronization is out of synchronization. 3. The phase synchronizer according to 3.
定し、かつ垂直同期信号欠落の頻度が所定の値を超えた
後リセットパルスを発生するものであることを特徴とす
る請求項１記載の位相同期装置。(7) Claim characterized in that the initialization circuit generates a reset pulse after the second synchronization determination circuit determines that synchronization is out of synchronization and the frequency of vertical synchronization signal dropout exceeds a predetermined value. 1. The phase synchronization device according to 1.
所定の値を超え、かつ第２同期判定回路が同期外れ判定
したとき、垂直同期信号を検出するための閾値を一時的
に変化させるよう構成されたことを特徴とする請求項１
記載の位相同期装置。(8) The threshold setting circuit temporarily changes the threshold for detecting the vertical synchronization signal when the duration of the vertical synchronization signal loss exceeds a predetermined value and the second synchronization determination circuit determines that the synchronization is out of synchronization. Claim 1 characterized in that it is configured as follows.
Phase synchronizer as described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220986A JPH0269076A (en) | 1988-09-02 | 1988-09-02 | Phase synchronizing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220986A JPH0269076A (en) | 1988-09-02 | 1988-09-02 | Phase synchronizing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0269076A true JPH0269076A (en) | 1990-03-08 |
Family
ID=16759678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220986A Pending JPH0269076A (en) | 1988-09-02 | 1988-09-02 | Phase synchronizing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0269076A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274448A (en) * | 1989-12-11 | 1993-12-28 | Deutsche Thomson-Brandt Gmbh | Circuit arrangement for detecting a TV synchronizing signal |
-
1988
- 1988-09-02 JP JP63220986A patent/JPH0269076A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274448A (en) * | 1989-12-11 | 1993-12-28 | Deutsche Thomson-Brandt Gmbh | Circuit arrangement for detecting a TV synchronizing signal |
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