JPS63272177A - Field discriminating circuit - Google Patents
Field discriminating circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ドブトマトリラス方式画像表示装置に好適な
フィールド判別回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a field discrimination circuit suitable for a dobutto-matrix image display device.
ドツトマトリクス方式による画像表示装置において、飛
び越し走査を必要とする信号（ＮＴｓＣ複合映像信号の
ようなテレビジ１ン信号）を表示する場合には、フィー
ルドの奇数・偶数を判別し、それに応じた走査を行なわ
せる必要がある。When displaying a signal that requires interlaced scanning (a television signal such as an NTsC composite video signal) in an image display device using the dot matrix method, it is necessary to determine whether the field is odd or even and perform scanning accordingly. I need to get it done.
従来のフィールド判別回路としては、特開昭６１−３０
１７７号公報記載のように１等価パルスの数をカウント
し、そのカウント値が偶数か奇数かによりフィールドを
判別する方法が知られている。As a conventional field discrimination circuit, Japanese Patent Application Laid-Open No. 61-30
As described in Japanese Patent No. 177, a method is known in which the number of one-equivalent pulses is counted and the field is determined based on whether the count value is an even number or an odd number.
上記従来技術においては、入力同期信号レベルが十分大
きく、ノイズが少ない理想的な状況においては、十分な
フィールド判別を行なうことができるが、ノイズ等が混
入すると第１フイールド（奇フィールドと第２フイール
ド（偶フィールド）を間違って判定する可能性があった
。In the above conventional technology, in an ideal situation where the input synchronization signal level is sufficiently high and noise is low, sufficient field discrimination can be performed. (even field) could be incorrectly determined.
本発明の目的は、ノイズの混入に対して安定に第１フイ
ールドと第２フイールドを判別することができるフィー
ルド判別回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a field discrimination circuit that can stably discriminate between a first field and a second field against the introduction of noise.
上記目的は、前記従来技術のフィールド判別回路（本発
明の名称と区別するため以後フィールド検出回路と呼ぶ
ことにする）の後にフィールド検出回路出力がフィール
ド毎に切換わっているかどうかを識別する回路を設け、
切換わっているときはフィールド検出回路出力を切換器
でそのまま選択出力し、又切換っていないときは該切換
器の前フィールドの出力を反転保持した信号を選択出力
する誤り訂正回路を付加することにより達成される。The above object is to provide a circuit for identifying whether or not the field detection circuit output is switched for each field after the field discrimination circuit of the prior art (hereinafter referred to as a field detection circuit to distinguish it from the name of the present invention). established,
Add an error correction circuit that selects and outputs the output of the field detection circuit as it is with a switch when it is switched, and selects and outputs a signal that inverts and holds the output of the previous field of the switch when it does not switch. This is achieved by
〔作用〕
正常にフィールド検出が行なわれている場合はそのまま
フィールド検出信号をフィールド判別信号として出力し
、又、ノイズ等により時々フィールド検出を誤ったとし
てもフィールド検出回路の出力がフィールド毎に切換わ
らないことを検出すると前フィールドのフィールド判別
信号出力と反対のフィールドを示す信号を出力するので
、誤動作することがない。[Function] If field detection is performed normally, the field detection signal is output as it is as a field discrimination signal, and even if field detection is sometimes erroneous due to noise etc., the output of the field detection circuit is not switched for each field. When it is detected that there is no field, a signal indicating the field opposite to the field discrimination signal output of the previous field is output, so that there is no possibility of malfunction.
以下１本発明の実施例を図面を用いて説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明によるフィールド判別回路一実施例を示
すブロック図であって、１はフィールド検出回路、２は
フィールド異同識別回路、３は切換器、４．１１〜１５
．２１〜２２はＤラッチ、２３は排他的論理和回路であ
る。FIG. 1 is a block diagram showing an embodiment of the field discrimination circuit according to the present invention, in which 1 is a field detection circuit, 2 is a field dissimilarity discrimination circuit, 3 is a switch, and 4.11 to 15 are shown in FIG.
．． 21 and 22 are D latches, and 23 is an exclusive OR circuit.
また、第２図、第３図はそれぞれ第１フイールド、第２
フイールドにおける第１図の各部の入出力波形図である
。Also, Figures 2 and 3 show the first field and the second field, respectively.
FIG. 2 is an input/output waveform diagram of each part of FIG. 1 in the field.
以下、第１図の動作を第２図、第６図を参照して説明す
る。The operation shown in FIG. 1 will be explained below with reference to FIGS. 2 and 6.
なお、第１フイールド、第２フイールドの各々の判別動
作は同様であるので、主として第２図により第１フイー
ルドの判別動作について説明する。Note that since the discrimination operations for the first field and the second field are the same, the discrimination operation for the first field will be mainly explained with reference to FIG.
第１図において、フィールド検出回路は、５個のＤラッ
チ１１〜１５で構成されている。In FIG. 1, the field detection circuit is composed of five D latches 11-15.
複合同期信号をＬＰＦ（ローパスフィルター）を通して
得たｖ８ｙｎ。１（Ｄ）を端子り圧入力し、Ｄラッチ１
１．１２でそれぞれ端子人に加えた信号（Ａ）の立上り
エツジで２度にわたりラッチする。v8yn obtained by passing the composite synchronization signal through an LPF (low pass filter). 1 (D) is pressed into the terminal, D latch 1
In step 1.12, the signal (A) is latched twice at the rising edge of the signal (A) applied to each terminal.
端子Ａに加える信号（Ａ）は水平走査周期の１／２の周
期で、水平同期信号内にその立上りエツジが存在するデ
ユーティが５０％の信号で、ある。端子ＥＦはそれぞれ
Ｄラッチ１１．１２の出力端子である。The signal (A) applied to terminal A has a period of 1/2 of the horizontal scanning period, and has a duty of 50% in which the rising edge is present in the horizontal synchronizing signal. Terminals EF are output terminals of D latches 11, 12, respectively.
２度ラッチして得た端子Ｆからの出力信号（Ｆ）を今度
はＤラッチ１３．１４でそれぞれ端子ＢＫ加えた信号（
Ｂ）、端子Ｃに加えた信号（Ｃ）でラッチし、端子Ｇ、
Ｈに出力（Ｇ）？ （Ｈ）を得ろ。ここで信号（Ｂ）＊
（Ｃ）は共に水平走査周期と同一周期であり、かつ信号
（Ｂ）は水平同期信号から１／４周期位相の遅れたとこ
ろに立上りエツジを、又信号（Ｃ）は水平同期信号から
１／４周期位相の進んだところに立上りエツジを有する
信号である。The output signal (F) from terminal F obtained by latching twice is now added to terminal BK by D latch 13 and 14, respectively.
B), latches with the signal (C) applied to terminal C, and connects terminal G,
Output to H (G)? Get (H). Here signal (B)*
Both signals (C) have the same period as the horizontal scanning period, and signal (B) has a rising edge delayed by 1/4 period from the horizontal synchronizing signal, and signal (C) has the rising edge at a position 1/4 period behind the horizontal synchronizing signal. This is a signal that has a rising edge four cycles ahead of the phase.
上記出力信号（Ｇ）、（Ｈ）は垂直同期信号と水平同期
信号の位相関係により位相関係が異なり、第１フイール
ドでは信号（Ｆ）の方が信号（Ｇ）よりも位相が進み（
第２回参照）、第２フイールドでは逆に遅れる（第３図
参照）。従ってＤラッチ１５により信号（Ｇ）で信号（
Ｈ）をラッチすればフィールド毎に異なる極性の信号（
Ｉ）を得ることができる。フィールド検出信号（Ｉ）は
第１フイールドでは第２図に示したようにＩＩ Ｌ ｎ
レベル、第２フイールドでは第６図に示したようにｎ
ＨＩ＋レベルとなる。このフィールド検出回路は。The output signals (G) and (H) have different phase relationships depending on the phase relationship between the vertical synchronization signal and the horizontal synchronization signal, and in the first field, the signal (F) leads the signal (G) in phase (
(see Part 2), and in the second field it is delayed (see Figure 3). Therefore, the D latch 15 causes the signal (G) to become the signal (
If you latch H), a signal with a different polarity (
I) can be obtained. The field detection signal (I) is II L n in the first field as shown in FIG.
level, the second field is n as shown in Figure 6.
It becomes HI+ level. This field detection circuit.
カウンターを用いて複合同期信号Ｓｙ、。の垂直同期信
号期間の等価パルスを数える方式に変えても同様な出力
を得ることができる。Composite synchronization signal Sy, using a counter. A similar output can be obtained by changing the method to counting the equivalent pulses of the vertical synchronization signal period.
フィールド異同識別回路２は、フィールド検出回路１の
出力信号（Ｉ）がフィールド毎に反転しているかどうか
を識別する回路である。Ｄラッチ２１，２２によりフィ
ールド検出信号（１）をその極性が切換るべきタイミン
グの前後でそれぞれラッチ１、端子Ｊ、Ｋに信号出力（
Ｊ）、（Ｋ）を得る。この出力（Ｊ）、（Ｋ）を排他的
論理和回路２３で品較し、両者が異なる場合はＩＩＨＷ
レベルの、又同−の場合はＩＩ Ｌ Ｉ＋レベルの出力
りを得る。The field difference identification circuit 2 is a circuit that identifies whether the output signal (I) of the field detection circuit 1 is inverted for each field. The D latches 21 and 22 output the field detection signal (1) to the latch 1 and terminals J and K before and after the timing when its polarity should be switched (
J) and (K) are obtained. These outputs (J) and (K) are compared with the exclusive OR circuit 23, and if they are different, the IIHW
In the case of the level, or in the case of the same level, an output of II L I+ level is obtained.
フィールド異同識別回路２の出力（Ｌ）により、この出
力（Ｌ）がＩＩ ＨＩ＋レベルのときは、フィールド検
出回路出力（Ｉ）がフィールド毎に正常に切換わってい
ると判断し％Ｄラッチ２２の出力（Ｋ）をそのまま切換
器３の出力（０）として出力する（第２図、第３図の■
、■の領域）。一方フイールド異同識別回路２の出力（
Ｌ）が１ｌＬｎレベルのとき、切換器３の反転出力（Ｎ
）をＤラッチ４で信号（Ｅ）の立上りエツジに同期して
ラッチした信号（Ｍ）を切換器３の出力（０）として出
力する（第２図、第３図の■の領域）。これは、フィー
ルド検出回路出力（２）がフィールド毎に反転しないた
め、フィールド検出を誤ったと判断し、フィールド判別
信号（Ｆ２）の前フィールドの論理レベルを反転して現
在のフィールドのフィールド判別信号（Ｆ２）として出
力させたものである。切換器３の２出力（０）、（Ｎ）
は各々極性が反対であり、前者は第２フイールドでＩｔ
ＨＩＩレベルとなる第２フィールド判別Ｆ２（第３図
参照）、後者は第１フイールドでＩｆ ＨＩｆレベルと
なる第１フイールド判別信号Ｆ、である（第２図参照）
。When the output (L) of the field difference identification circuit 2 is at II HI+ level, it is determined that the field detection circuit output (I) is switching normally for each field, and the %D latch 22 is The output (K) is output as it is as the output (0) of the switching device 3 (■ in Figures 2 and 3).
, ■ area). On the other hand, the output of the field difference discrimination circuit 2 (
When L) is at 1lLn level, the inverted output (N
) is latched by the D latch 4 in synchronization with the rising edge of the signal (E), and the signal (M) is output as the output (0) of the switch 3 (area marked ■ in FIGS. 2 and 3). This is because the field detection circuit output (2) is not inverted for each field, so it is determined that the field detection is incorrect, and the logic level of the previous field of the field discrimination signal (F2) is inverted, and the field discrimination signal (F2) of the current field is inverted. F2). 2 outputs of switch 3 (0), (N)
are opposite in polarity, and the former is It in the second field.
The second field discrimination signal F2 is at HII level (see Figure 3), and the latter is the first field discrimination signal F which is at HIf level in the first field (see Figure 2).
.
以上の説明は第１フイールドについても全く同様であり
、第３図に示すように信号（Ｇ）、（Ｈ）の位相関係及
び信号（ＩＬ（、ｒ）＊（１゜（Ｍ）ｓ （Ｎ）、（ｏ
）の極性が異なるのみであるため詳しい説明は省略する
。The above explanation is exactly the same for the first field, and as shown in FIG. 3, the phase relationship between the signals (G) and (H) and the signal (IL(, r) ), (o
) The only difference is the polarity, so a detailed explanation will be omitted.
以上説明した実施例によれば、１段目のフィールド検出
回路がノイズ等の影響により誤ったフィールドを示して
も後段に誤り検出、訂正回路が付加されているため、正
しいフィールド判別を行なうことができる。According to the embodiment described above, even if the first stage field detection circuit indicates an incorrect field due to the influence of noise etc., the error detection and correction circuit is added at the subsequent stage, so it is possible to perform correct field discrimination. can.
第４図は、第１図の各入力タイミング信号発生回路の例
を示すブロック図であって、５は位相比較器（Ｐ−Ｄ）
、６はローパスフィルター（ＬＰＦ）、７は電圧制御発
振器（Ｖ ＣＯ： Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏ−１
１ｅｄ ０ｓｏｉｌａｔｏｒ） 、８０は１／Ｎ分周器
、８１゜８２は１／２分周期である。同図の回路はＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路を構
成し％ ＶＣＯ７の出力を１／４・Ｎ分周した分局器８
２の出力が周波数１位相共に水平同期信号Ｈ，，ユ。に
同期している。FIG. 4 is a block diagram showing an example of each input timing signal generation circuit in FIG. 1, and 5 is a phase comparator (P-D).
, 6 is a low pass filter (LPF), and 7 is a voltage controlled oscillator (V CO: Voltage Control-1).
1ed 0 soilator), 80 is a 1/N frequency divider, and 81° and 82 are 1/2 division periods. The circuit in the same figure is PL
A divider 8 constitutes an L (Phase Locked Loop) circuit and divides the output of the VCO 7 by 1/4/N.
The outputs of 2 are horizontal synchronizing signals H, , , and 1 of both frequencies and phases. is synchronized with.
分周器８１の出力は、水平同期信号の２倍の周波数を持
つデユーティが５０％の信号で、第１図の端子Ａに加え
る信号であり、この信号をインバータ９１で反転させＤ
ラッチ９２で分周器８２の出力をラッチすることにより
、水平同期信号と同一周波数で位相だけが１／４周期前
後に異なる２つの信号（Ｃ）、（Ｂ）を生成している。The output of the frequency divider 81 is a signal with a duty ratio of 50% and twice the frequency of the horizontal synchronizing signal, which is applied to terminal A in FIG.
By latching the output of the frequency divider 82 with the latch 92, two signals (C) and (B) are generated that have the same frequency as the horizontal synchronizing signal but differ only in phase by around 1/4 period.
この第４図のタイミング信号発生回路は、一実施例にす
ぎず、フィールド検出回路１の出力（Ｉ）の立上りエツ
ジ又は立下りエツジがくるべきタイミングの前後でその
出力（Ｉ）をラッチして比較できればどのようなタイミ
ングでもかまわない。The timing signal generation circuit shown in FIG. 4 is only one embodiment, and latches the output (I) of the field detection circuit 1 before and after the rising edge or falling edge of the output (I). Any timing is fine as long as it can be compared.
以上説明したように１本発明によれば、一度論理回路に
より検出したフィールドを示す信号について再びその正
誤を判断して、誤りを正すため、フィールド判別のノイ
ズ耐性が高く、テレビジョン信号等の入力画像信号のフ
ィールドを安定して確実に判別可能となり、上記従来技
術の欠点を除いて、優れた機能のフィールド判別回路を
提供することができる。As explained above, according to the present invention, since a signal indicating a field once detected by a logic circuit is judged once again as to whether it is correct or incorrect and the error is corrected, the noise resistance of field discrimination is high, and the input signal such as a television signal etc. It becomes possible to stably and reliably discriminate the field of an image signal, and it is possible to provide a field discriminating circuit with excellent functionality, while eliminating the drawbacks of the prior art described above.
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の第１フイールドにおける各入出力信号
波形を示す図、第３図は第１図の実施例の第２フイール
ドにおける各入出力信号波形を示す図、第４図は第１図
の入力タイミング信号発生回路の一実施例を示す図であ
る。
１・・・・・・フィールド検出回路、２・・・・・・フ
ィールド異同識別回路、３・・・・・・切換器、４・・
・・・・Ｄラッチ、５・・・・・・位相比較器、６・・
・・・・四−ハスフィルター、７・・・・・・電圧制御
発振器、８０〜８２・・・・・・分周器。
９１・・・・・・インバータ、９２・旧・・Ｄラッチ。
５ｙ＋＋ｃニア蛯伺朗ａ号
ＹｔＹ、ｌｃ凌侵御間号
（Ｏｙ、、Ｆｚ）
Ｓ、謙ｉｅ同月４４言３
（ＯＸＦｚ’）FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing each input/output signal waveform in the first field of the embodiment of FIG. 1, and FIG. A diagram showing each input/output signal waveform in the second field, and FIG. 4 is a diagram showing an embodiment of the input timing signal generation circuit of FIG. 1. 1...Field detection circuit, 2...Field difference identification circuit, 3...Switcher, 4...
...D latch, 5...Phase comparator, 6...
...4-Has filter, 7...Voltage controlled oscillator, 80-82... Frequency divider. 91...Inverter, 92...Old...D latch. 5y++c Near Ebibiro A No. YtY, lc Ryōei Omma No. (Oy,, Fz) S, Kenie same month 44 words 3 (OXFz')
Claims (1)
関係から実時間でフィールドを検出するフィールド検出
回路と該フィールド検出回路の出力が前フィールドと現
在のフィールドで異なるかどうかを識別するフィールド
異同識別回路と、該フィールド異同識別回路の出力によ
り上記フィールド検出回路の出力が前フィールドと現在
のフィールドで異なる場合はフィールド判別信号として
該フィールド検出回路の出力を選択し、同一の場合は、
他の信号を選択出力する切換器を有するフィールド判別
回路において、前記切換器の前フィールドの出力を反転
させ現在のフィールドまで保持する保持手段を有し、か
つ前記フィールド検出回路の出力が前フィールドと現在
のフィールドで同一の場合は上記保持手段の出力をフィ
ールド判別信号として前記切換器で選択出力することを
特徴とするフィールド判別回路。1. A field detection circuit that detects fields in real time from the phase relationship between the horizontal synchronization signal, equivalent pulse, and vertical synchronization signal, and field difference identification that identifies whether the output of the field detection circuit is different between the previous field and the current field. If the output of the field detection circuit is different between the previous field and the current field, the output of the field detection circuit is selected as the field discrimination signal, and if they are the same, the output of the field detection circuit is
A field discrimination circuit having a switch for selectively outputting another signal, further comprising a holding means for inverting the output of the previous field of the switch and holding it up to the current field, and in which the output of the field detection circuit is the same as the previous field. A field discrimination circuit characterized in that, if the current field is the same, the output of the holding means is selectively outputted by the switch as a field discrimination signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10420987A JPS63272177A (en) | 1987-04-30 | 1987-04-30 | Field discriminating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10420987A JPS63272177A (en) | 1987-04-30 | 1987-04-30 | Field discriminating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63272177A true JPS63272177A (en) | 1988-11-09 |
Family
ID=14374577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10420987A Pending JPS63272177A (en) | 1987-04-30 | 1987-04-30 | Field discriminating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63272177A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0478385A2 (en) * | 1990-09-28 | 1992-04-01 | Sharp Kabushiki Kaisha | Field decision circuit |
| JPH04373263A (en) * | 1991-06-21 | 1992-12-25 | Fujitsu General Ltd | Field compensation circuit for image processor |
| JPH0537809A (en) * | 1991-07-26 | 1993-02-12 | Pfu Ltd | Field decision system |
| JPH0556304A (en) * | 1991-08-27 | 1993-03-05 | Matsushita Electric Works Ltd | Video signal synchronizing circuit |
-
1987
- 1987-04-30 JP JP10420987A patent/JPS63272177A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0478385A2 (en) * | 1990-09-28 | 1992-04-01 | Sharp Kabushiki Kaisha | Field decision circuit |
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