JPH026685Y2 - - Google Patents
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- JPH026685Y2 JPH026685Y2 JP19695084U JP19695084U JPH026685Y2 JP H026685 Y2 JPH026685 Y2 JP H026685Y2 JP 19695084 U JP19695084 U JP 19695084U JP 19695084 U JP19695084 U JP 19695084U JP H026685 Y2 JPH026685 Y2 JP H026685Y2
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- circuit
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- 230000005764 inhibitory process Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Logic Circuits (AREA)
Description
【考案の詳細な説明】
「産業上の利用分野」
この考案は第1入力信号に制御されて第1高レ
ベルと第1低レベルとの何れかを出力すると共に
第2入力信号により制御されて上記第1高レベル
よりも高い第2高レベル、又は上記第1低レベル
よりも低い第2低レベルを出力する3値出力回路
に関する。
ベルと第1低レベルとの何れかを出力すると共に
第2入力信号により制御されて上記第1高レベル
よりも高い第2高レベル、又は上記第1低レベル
よりも低い第2低レベルを出力する3値出力回路
に関する。
「従来の技術」
従来の論理回路の出力回路においては、例えば
第2図Aに示すような論理入力信号がトランジス
タトランジスタロジツク、いわゆるTTL又はエ
ミツタカツプルドロジツクいわゆるECL(エミツ
タ結合電流切替回路)のレベルで入力され、電源
の高レベルをVh、低レベルVlとする時、入力と
同極性で高レベルVh、低レベルVlの論理出力が
第2図Bに示すように出力される。
第2図Aに示すような論理入力信号がトランジス
タトランジスタロジツク、いわゆるTTL又はエ
ミツタカツプルドロジツクいわゆるECL(エミツ
タ結合電流切替回路)のレベルで入力され、電源
の高レベルをVh、低レベルVlとする時、入力と
同極性で高レベルVh、低レベルVlの論理出力が
第2図Bに示すように出力される。
場合によつては第2図Aに示す第1入力信号が
入力されている状態で、第2図Cに示すような第
2入力信号が入力されると、これに応じてこの例
では第2入力信号が低レベルの時に、高レベル
Vhよりも更に高いレベルVpを出力する3値出力
回路が要求されることがある。
入力されている状態で、第2図Cに示すような第
2入力信号が入力されると、これに応じてこの例
では第2入力信号が低レベルの時に、高レベル
Vhよりも更に高いレベルVpを出力する3値出力
回路が要求されることがある。
このような3値出力回路としては従来において
は、第3図に示すものが用いられていた。すなわ
ち入力端子11からの第1入力信号は禁止回路1
2に与えられ、禁止回路12の出力は高出力イン
ピーダンスの出力回路13に入力される。この出
力回路13の高圧側の動作電源端子14に高レベ
ルVhが与えられ、低圧側電源端子15に低レベ
ルVlが与えられ、出力回路13の出力側は出力
端子16とされている。この出力端子16は
FETスイツチ17を通じて電源端子18に接続
され、電源端子18は電源端子14の高レベル
Vhよりも更に高いレベルVpの電圧が与えられて
いる。このFETスイツチ17のゲートに入力端
子19から第2入力信号が与えられると共にこの
第2入力信号は禁止回路12に禁止信号として供
給される。この禁止回路12は入力端子19の第
2入力信号が低レベルで禁止状態となり、高レベ
ルで禁止が解除されるものである。
は、第3図に示すものが用いられていた。すなわ
ち入力端子11からの第1入力信号は禁止回路1
2に与えられ、禁止回路12の出力は高出力イン
ピーダンスの出力回路13に入力される。この出
力回路13の高圧側の動作電源端子14に高レベ
ルVhが与えられ、低圧側電源端子15に低レベ
ルVlが与えられ、出力回路13の出力側は出力
端子16とされている。この出力端子16は
FETスイツチ17を通じて電源端子18に接続
され、電源端子18は電源端子14の高レベル
Vhよりも更に高いレベルVpの電圧が与えられて
いる。このFETスイツチ17のゲートに入力端
子19から第2入力信号が与えられると共にこの
第2入力信号は禁止回路12に禁止信号として供
給される。この禁止回路12は入力端子19の第
2入力信号が低レベルで禁止状態となり、高レベ
ルで禁止が解除されるものである。
入力端子19の第2入力信号が高レベルで禁止
回路12が禁止解除され、またFETスイツチ1
7がオフの場合は入力端子11よりの例えば第2
図Aに示す論理入力信号は同一極性で出力回路1
3を通じて出力端子16に第2図Bに示すように
出力される。しかし入力端子19の第2入力信号
が低レベルとなると禁止回路12が禁止されて入
力端子11からの第1入力信号に無関係に出力回
路13は高インピーダンス出力状態となり、また
入力端子19の第2入力信号によつてFETスイ
ツチ17が導通し、従つて出力端子18からVp
なる高レベルが出力端子16に出力される。この
ようにして第2図Dに示すような出力が得られ
る。
回路12が禁止解除され、またFETスイツチ1
7がオフの場合は入力端子11よりの例えば第2
図Aに示す論理入力信号は同一極性で出力回路1
3を通じて出力端子16に第2図Bに示すように
出力される。しかし入力端子19の第2入力信号
が低レベルとなると禁止回路12が禁止されて入
力端子11からの第1入力信号に無関係に出力回
路13は高インピーダンス出力状態となり、また
入力端子19の第2入力信号によつてFETスイ
ツチ17が導通し、従つて出力端子18からVp
なる高レベルが出力端子16に出力される。この
ようにして第2図Dに示すような出力が得られ
る。
この従来の3値出力回路においては、FETス
イツチ17を使用するため高速度に動作させるこ
とができず。その立上り、立下りが比較的切れの
悪いものとなるおそれがあつた。
イツチ17を使用するため高速度に動作させるこ
とができず。その立上り、立下りが比較的切れの
悪いものとなるおそれがあつた。
従つてこの考案の目的は3値レベルを出力し、
しかも高速度で動作し、スイツチング特性の良好
な3値出力回路を提供することにある。
しかも高速度で動作し、スイツチング特性の良好
な3値出力回路を提供することにある。
「問題点を解決するための手段」
この考案によれば第1入力信号は分配回路によ
つて正極性信号と逆極性信号とに分配出力され、
これら第1分配回路の正極性出力、逆極性出力は
それぞれ第1、第2禁止回路に供給される。これ
ら第1、第2禁止回路は第2入力信号によつて禁
止制御される。第1禁止回路の出力によつて第1
出力回路が制御されて第1高レベルを出力すると
共に、第2入力信号によつて禁止されている状態
においては高インピーダンスが出力状態となり、
また第2禁止回路の出力により第2出力回路が制
御されて第1低レベルを第2出力回路から出力
し、この第2出力回路は第2禁止回路が禁止状態
とされている場合は高インピーダンス出力状態と
なる。更に第3出力回路が第2入力信号によつて
制御され、第1高レベルよりも高い第2高レベル
又は第1低レベルよりも低い第2低レベルを出力
し、かつ第3出力回路はエミツタ結合電流切替回
路で構成されている。これら第1出力回路、第2
出力回路、第3出力回路の各出力側は共通の出力
端子に接続される。上記第3出力回路と逆に第2
入力信号によつて制御され、エミツタ結合電流切
替回路によつて構成されて上記第1高レベル電源
端子又は第1低レベル電源端子と共通出力端子と
がスイツチ回路によつて接続されるように構成さ
れる。
つて正極性信号と逆極性信号とに分配出力され、
これら第1分配回路の正極性出力、逆極性出力は
それぞれ第1、第2禁止回路に供給される。これ
ら第1、第2禁止回路は第2入力信号によつて禁
止制御される。第1禁止回路の出力によつて第1
出力回路が制御されて第1高レベルを出力すると
共に、第2入力信号によつて禁止されている状態
においては高インピーダンスが出力状態となり、
また第2禁止回路の出力により第2出力回路が制
御されて第1低レベルを第2出力回路から出力
し、この第2出力回路は第2禁止回路が禁止状態
とされている場合は高インピーダンス出力状態と
なる。更に第3出力回路が第2入力信号によつて
制御され、第1高レベルよりも高い第2高レベル
又は第1低レベルよりも低い第2低レベルを出力
し、かつ第3出力回路はエミツタ結合電流切替回
路で構成されている。これら第1出力回路、第2
出力回路、第3出力回路の各出力側は共通の出力
端子に接続される。上記第3出力回路と逆に第2
入力信号によつて制御され、エミツタ結合電流切
替回路によつて構成されて上記第1高レベル電源
端子又は第1低レベル電源端子と共通出力端子と
がスイツチ回路によつて接続されるように構成さ
れる。
「実施例」
第1図はこの考案による高速動作3値出力回路
の一例を示す。第1入力信号は第1入力端子11
に供給され、この第1入力信号は第1分配回路2
1に入力され、この第1分配回路21からは正極
性出力と逆極性出力とが分配出力される。その逆
極性出力は第1禁止回路22に供給され、正極性
出力は第2禁止回路23に供給される。
の一例を示す。第1入力信号は第1入力端子11
に供給され、この第1入力信号は第1分配回路2
1に入力され、この第1分配回路21からは正極
性出力と逆極性出力とが分配出力される。その逆
極性出力は第1禁止回路22に供給され、正極性
出力は第2禁止回路23に供給される。
一方第2入力端子19よりの第2入力信号も分
配回路24により正極性出力と逆極性出力とに分
配された場合で、その逆極性出力によつて禁止回
路22,23がそれぞれ禁止制御される。禁止回
路22,23が禁止されてない状態においては、
入力された第1入力信号が禁止回路22,23を
通過し、これら禁止回路22,23の各出力によ
り第1出力回路25、第2出力回路26がそれぞ
れ制御される。第1出力回路25から端子14の
高レベルVhを出力端子27に出力し、また第2
出力回路26から端子15の低レベルVlを出力
端子28に出力する。
配回路24により正極性出力と逆極性出力とに分
配された場合で、その逆極性出力によつて禁止回
路22,23がそれぞれ禁止制御される。禁止回
路22,23が禁止されてない状態においては、
入力された第1入力信号が禁止回路22,23を
通過し、これら禁止回路22,23の各出力によ
り第1出力回路25、第2出力回路26がそれぞ
れ制御される。第1出力回路25から端子14の
高レベルVhを出力端子27に出力し、また第2
出力回路26から端子15の低レベルVlを出力
端子28に出力する。
例えば第1出力回路25はnpnトランジスタ3
1,32のエミツタが共通の抵抗器33を通して
電源端子34に接続され、かつコレクタはnpnト
ランジスタ35,36をそれぞれ通じて電源端子
14に接続され、いわゆるエミツタ結合電流切替
回路を構成している。その一方のトランジスタ3
6と電源端子14との間に抵抗器37、ダイオー
ド38の直列回路が挿入され、抵抗器37の両端
間にトランジスタ39のベースエミツタ間が接続
される。pnpトランジスタ39のコレクタは出力
端子29に接続されると共にダイオード41を通
じてトランジスタ37のコレクタに接続される。
1,32のエミツタが共通の抵抗器33を通して
電源端子34に接続され、かつコレクタはnpnト
ランジスタ35,36をそれぞれ通じて電源端子
14に接続され、いわゆるエミツタ結合電流切替
回路を構成している。その一方のトランジスタ3
6と電源端子14との間に抵抗器37、ダイオー
ド38の直列回路が挿入され、抵抗器37の両端
間にトランジスタ39のベースエミツタ間が接続
される。pnpトランジスタ39のコレクタは出力
端子29に接続されると共にダイオード41を通
じてトランジスタ37のコレクタに接続される。
第2出力回路26も同様にエミツタ結合電流切
替回路として構成され、pnpトランジスタ43,
44のエミツタがエミツタ抵抗器を通じて電源端
子45に接続され、それぞれコレクタはpnpトラ
ンジスタ46,47を通じて電源端子15に接続
され、またそのトランジスタ47及び電源端子4
5間に挿入された抵抗器48の両端にnpnトラン
ジスタ49のベースエミツタが接続され、トラン
ジスタ49のコレクタが出力端子28に接続され
る。禁止回路22の正極性出力側、正極性出力側
はそれぞれツエナーダイオード及び抵抗器の各直
列回路を通じて電源端子34に接続され、これら
ツエナーダイオード、抵抗器の接続点はそれぞれ
トランジスタ31,32のベースに接続される。
同様に禁止回路23の正極性出力側及び逆極性出
力側はツエナーダイオード、抵抗器の直列回路を
それぞれ通じて電源端子45に接続され、そのツ
エナーダイオード、抵抗器の各接続点はそれぞれ
トランジスタ43,44のベースに接続される。
替回路として構成され、pnpトランジスタ43,
44のエミツタがエミツタ抵抗器を通じて電源端
子45に接続され、それぞれコレクタはpnpトラ
ンジスタ46,47を通じて電源端子15に接続
され、またそのトランジスタ47及び電源端子4
5間に挿入された抵抗器48の両端にnpnトラン
ジスタ49のベースエミツタが接続され、トラン
ジスタ49のコレクタが出力端子28に接続され
る。禁止回路22の正極性出力側、正極性出力側
はそれぞれツエナーダイオード及び抵抗器の各直
列回路を通じて電源端子34に接続され、これら
ツエナーダイオード、抵抗器の接続点はそれぞれ
トランジスタ31,32のベースに接続される。
同様に禁止回路23の正極性出力側及び逆極性出
力側はツエナーダイオード、抵抗器の直列回路を
それぞれ通じて電源端子45に接続され、そのツ
エナーダイオード、抵抗器の各接続点はそれぞれ
トランジスタ43,44のベースに接続される。
第2分配回路24の正極性出力によつて第3出
力回路51が制御される。第3出力回路51は
npnトランジスタ52,53のエミツタを結合
し、共通の抵抗器を通じて電源端子34に接続し
たエミツタ結合電流切替回路を構成し、その各コ
レクタは電源端子18に接続される。その一方の
コレクタと電源端子18との間に抵抗器が挿入さ
れ、その抵抗器の両端にpnpトランジスタ54の
ベースエミツタが接続され、トランジスタ54の
コレクタは出力端子55に接続される。また分配
回路24の正極性出力側は分配回路56に供給さ
れ、分配回路56の正極性出力と逆極性出力がそ
れぞれトランジスタ52,53のベースに供給さ
れる。この分配回路56の正極性出力側と逆極性
出力側はツエナーダイオード抵抗器をそれぞれ通
じて電源端子45及び46にそれぞれ接続され
る。
力回路51が制御される。第3出力回路51は
npnトランジスタ52,53のエミツタを結合
し、共通の抵抗器を通じて電源端子34に接続し
たエミツタ結合電流切替回路を構成し、その各コ
レクタは電源端子18に接続される。その一方の
コレクタと電源端子18との間に抵抗器が挿入さ
れ、その抵抗器の両端にpnpトランジスタ54の
ベースエミツタが接続され、トランジスタ54の
コレクタは出力端子55に接続される。また分配
回路24の正極性出力側は分配回路56に供給さ
れ、分配回路56の正極性出力と逆極性出力がそ
れぞれトランジスタ52,53のベースに供給さ
れる。この分配回路56の正極性出力側と逆極性
出力側はツエナーダイオード抵抗器をそれぞれ通
じて電源端子45及び46にそれぞれ接続され
る。
更にスイツチ回路57が設けられ、入力端子1
9の第2入力信号により第3出力回路51と逆に
制御される。このスイツチ回路57もエミツタ結
合電流切替回路として構成され、pnpトランジス
タ58,59を備え、そのエミツタは共通の抵抗
器を通じて電源端子45に接続され、コレクタは
電源端子14に接続され、一方のトランジスタ5
9と電源端子14との間に抵抗器が挿入され、そ
の抵抗器の両端にnpnトランジスタ61のベース
エミツタ間が接続され、トランジスタ61のコレ
クタは出力端子55に接続される。出力回路2
5,26,51の出力端子27,28,55は共
通の出力端子62に接続される。図においては端
子27,28間に可変抵抗器63が接続され、可
変抵抗器63の可動子が共通出力端子62に接続
される。また端子27,55は互に直接接続され
ている。更に分配回路56の出力側におけるツエ
ナーダイオード及び抵抗器の各接続点がトランジ
スタ58,59のベースに接続される。
9の第2入力信号により第3出力回路51と逆に
制御される。このスイツチ回路57もエミツタ結
合電流切替回路として構成され、pnpトランジス
タ58,59を備え、そのエミツタは共通の抵抗
器を通じて電源端子45に接続され、コレクタは
電源端子14に接続され、一方のトランジスタ5
9と電源端子14との間に抵抗器が挿入され、そ
の抵抗器の両端にnpnトランジスタ61のベース
エミツタ間が接続され、トランジスタ61のコレ
クタは出力端子55に接続される。出力回路2
5,26,51の出力端子27,28,55は共
通の出力端子62に接続される。図においては端
子27,28間に可変抵抗器63が接続され、可
変抵抗器63の可動子が共通出力端子62に接続
される。また端子27,55は互に直接接続され
ている。更に分配回路56の出力側におけるツエ
ナーダイオード及び抵抗器の各接続点がトランジ
スタ58,59のベースに接続される。
動 作
第1図に示した構成において、第2入力端子1
9の入力信号レベルが高レベルの場合は分配回路
24の反転出力は低レベルとなつて禁止回路2
2,23に対し禁止は行われない。従つて第1入
力端子11よりの第1入力信号が分配回路21に
より分配されて禁止回路22,23を通じて出力
回路25,26がそれぞれ制御される。つまり第
1入力信号が高レベルの場合は、禁止回路22の
正極性出力が高レベルであつて、トランジスタ3
2,36が導通し、トランジスタ39も導通し、
出力端子27に端子14のVhに対応する高レベ
ルが現われる。トランジスタ31のベースには低
レベルが与えられていて不導通となつている。一
方第2出力回路26ではトランジスタ43のベー
ス側に低レベルが与えられ、トランジスタ43が
導通し、トランジスタ44のベース側には高レベ
ルが与えられてトランジスタ44は不導通となつ
ている。従つてトランジスタ49も不導通となつ
ている。また分配回路24の正極性出力は高レベ
ルであるため分配回路56の正極性出力も高レベ
ルとなり、トランジスタ52のベースが高レベル
となつてこれが導通し、従つてトランジスタ53
が不導通、トランジスタ54も不導通となつて、
高インピーダンス出力状態にある。一方トランジ
スタ58のベースに高レベルが与えられてトラン
ジスタ58は不導通であるが、トランジスタ59
のベースには低レベルが与えられてトランジスタ
59が導通し、従つてトランジスタ61も導通
し、端子55は端子14のレベルVhと対応した
レベルになる。このようにして端子27の出力、
つまり端子14の高レベルVhにほぼ対応した値
が共通端子62に出力される。
9の入力信号レベルが高レベルの場合は分配回路
24の反転出力は低レベルとなつて禁止回路2
2,23に対し禁止は行われない。従つて第1入
力端子11よりの第1入力信号が分配回路21に
より分配されて禁止回路22,23を通じて出力
回路25,26がそれぞれ制御される。つまり第
1入力信号が高レベルの場合は、禁止回路22の
正極性出力が高レベルであつて、トランジスタ3
2,36が導通し、トランジスタ39も導通し、
出力端子27に端子14のVhに対応する高レベ
ルが現われる。トランジスタ31のベースには低
レベルが与えられていて不導通となつている。一
方第2出力回路26ではトランジスタ43のベー
ス側に低レベルが与えられ、トランジスタ43が
導通し、トランジスタ44のベース側には高レベ
ルが与えられてトランジスタ44は不導通となつ
ている。従つてトランジスタ49も不導通となつ
ている。また分配回路24の正極性出力は高レベ
ルであるため分配回路56の正極性出力も高レベ
ルとなり、トランジスタ52のベースが高レベル
となつてこれが導通し、従つてトランジスタ53
が不導通、トランジスタ54も不導通となつて、
高インピーダンス出力状態にある。一方トランジ
スタ58のベースに高レベルが与えられてトラン
ジスタ58は不導通であるが、トランジスタ59
のベースには低レベルが与えられてトランジスタ
59が導通し、従つてトランジスタ61も導通
し、端子55は端子14のレベルVhと対応した
レベルになる。このようにして端子27の出力、
つまり端子14の高レベルVhにほぼ対応した値
が共通端子62に出力される。
一方第1入力端子11の第1入力信号が低レベ
ルになると、今と逆に動作し、トランジスタ31
が導通し、トランジスタ32が不導通となり、従
つてトランジスタ39も不導通となる。第2出力
回路26ではトランジスタ43が不導通となり、
トランジスタ44が導通し、従つてトランジスタ
47,49も導通する。端子15の低レベルVl
と対応した低レベルが出力端子28に与えられ
る。この時出力回路51、スイツチ回路57は先
と同様に第2入力信号の高レベルが入力されてい
るため、トランジスタ54は不導通であり、トラ
ンジスタ61は導通状態となつている。従つて端
子15より低レベルVlと対応した低レベルが共
通端子62に出力される。
ルになると、今と逆に動作し、トランジスタ31
が導通し、トランジスタ32が不導通となり、従
つてトランジスタ39も不導通となる。第2出力
回路26ではトランジスタ43が不導通となり、
トランジスタ44が導通し、従つてトランジスタ
47,49も導通する。端子15の低レベルVl
と対応した低レベルが出力端子28に与えられ
る。この時出力回路51、スイツチ回路57は先
と同様に第2入力信号の高レベルが入力されてい
るため、トランジスタ54は不導通であり、トラ
ンジスタ61は導通状態となつている。従つて端
子15より低レベルVlと対応した低レベルが共
通端子62に出力される。
一方第2入力端子19よりの第2入力信号が低
レベルの場合は禁止回路22,23に高レベルが
与えられて禁止状態となる。従つて第1入力端子
11の第1入力信号の高レベル、低レベルに関係
なくトランジスタ31,43が共に導通し、トラ
ンジスタ32,44が不導通となつてトランジス
タ39,49は共に不導通となり、従つて端子2
7は高レベルVhの端子14から切離され、同様
に端子28は低レベルVlの端子15から切離さ
れて共に高インピーダンス出力状態になる。第2
入力端子19の第2入力信号の低レベルは分配回
路56に入力されてトランジスタ53が導通、ト
ランジスタ52が不導通とされ、トランジスタ5
4が導通し、端子18の高レベルVpと対応した
高レベルが端子55に出力される。一方トランジ
スタ58は導通し、トランジスタ59は不導通と
なつてトランジスタ61は不導通となる。従つて
端子18の高レベルVpと対応した高レベルが共
通端子62に出力される。この状態で入力端子1
9の信号が高レベルになると先に述べたように出
力回路51のトランジスタ54が不導通となり、
スイツチ回路57のトランジスタ61が導通す
る。
レベルの場合は禁止回路22,23に高レベルが
与えられて禁止状態となる。従つて第1入力端子
11の第1入力信号の高レベル、低レベルに関係
なくトランジスタ31,43が共に導通し、トラ
ンジスタ32,44が不導通となつてトランジス
タ39,49は共に不導通となり、従つて端子2
7は高レベルVhの端子14から切離され、同様
に端子28は低レベルVlの端子15から切離さ
れて共に高インピーダンス出力状態になる。第2
入力端子19の第2入力信号の低レベルは分配回
路56に入力されてトランジスタ53が導通、ト
ランジスタ52が不導通とされ、トランジスタ5
4が導通し、端子18の高レベルVpと対応した
高レベルが端子55に出力される。一方トランジ
スタ58は導通し、トランジスタ59は不導通と
なつてトランジスタ61は不導通となる。従つて
端子18の高レベルVpと対応した高レベルが共
通端子62に出力される。この状態で入力端子1
9の信号が高レベルになると先に述べたように出
力回路51のトランジスタ54が不導通となり、
スイツチ回路57のトランジスタ61が導通す
る。
ところでこの第2入力端子19が低レベルの状
態で、従つて共通出力端子62より端子18の高
レベルVpが出力さている状態から入力端子19
の第2入力信号が高レベルに変化したとき、第1
入力端子11の入力信号が低レベルの場合は先に
述べたようにトランジスタ49が導通していて端
子15の低レベルVlが共通端子62に現われる。
従つて端子62に高レベルVpが出力されていて
その状態に浮遊容量などが充填されていてもその
浮遊容量の電荷はトランジスタ49を通じて端子
15側に急速に放電し、直ちにレベルVlに出力
端子62が下ることができる。
態で、従つて共通出力端子62より端子18の高
レベルVpが出力さている状態から入力端子19
の第2入力信号が高レベルに変化したとき、第1
入力端子11の入力信号が低レベルの場合は先に
述べたようにトランジスタ49が導通していて端
子15の低レベルVlが共通端子62に現われる。
従つて端子62に高レベルVpが出力されていて
その状態に浮遊容量などが充填されていてもその
浮遊容量の電荷はトランジスタ49を通じて端子
15側に急速に放電し、直ちにレベルVlに出力
端子62が下ることができる。
しかし第2入力信号が低レベルより高レベルに
なつた時、第1入力信号が高レベルの状態におい
てはトランジスタ49は不導通でトランジスタ3
9が導通となるため、スイツチ回路57が設けら
れていない場合は、端子62の電圧Vpに充電さ
れた浮遊容量の電荷は直ちには放電されず、出力
端子62のVpからVhへの切替えが遅いものとな
る。しかしこの考案においてはスイツチ回路57
のトランジスタ61が導通するため、共通端子6
2の浮遊容量に充電された電圧Vpの電荷は端子
62より端子27,55、トランジスタ61を通
じて端子14側に直ちに放電する。従つて高速度
の切替わりが行われる。
なつた時、第1入力信号が高レベルの状態におい
てはトランジスタ49は不導通でトランジスタ3
9が導通となるため、スイツチ回路57が設けら
れていない場合は、端子62の電圧Vpに充電さ
れた浮遊容量の電荷は直ちには放電されず、出力
端子62のVpからVhへの切替えが遅いものとな
る。しかしこの考案においてはスイツチ回路57
のトランジスタ61が導通するため、共通端子6
2の浮遊容量に充電された電圧Vpの電荷は端子
62より端子27,55、トランジスタ61を通
じて端子14側に直ちに放電する。従つて高速度
の切替わりが行われる。
なおダイオード38は端子18からの高レベル
Vpがトランジスタ54、トランジスタ39を通
じて端子14側に流れるのを防止するためのもの
であり、また同様にダイオード64は端子14よ
りトランジスタ39、トランジスタ54を通じて
端子18側へ流れるのを防止するためであり、更
にダイオード65はトランジスタ61よりトラン
ジスタ49側に流れるのを防止するためである。
また逆流防止のダイオードの向きや挿入場所を変
えることによつて端子18に低レベルVlよりも
更に低い低レベルを接続し、例えば第2図Eに示
すように第2入力信号によつて共通端子62に第
1低レベルよりも低い第2低レベルを出力するよ
うに制御することもできる。分配回路24は必ず
しも必要としない。
Vpがトランジスタ54、トランジスタ39を通
じて端子14側に流れるのを防止するためのもの
であり、また同様にダイオード64は端子14よ
りトランジスタ39、トランジスタ54を通じて
端子18側へ流れるのを防止するためであり、更
にダイオード65はトランジスタ61よりトラン
ジスタ49側に流れるのを防止するためである。
また逆流防止のダイオードの向きや挿入場所を変
えることによつて端子18に低レベルVlよりも
更に低い低レベルを接続し、例えば第2図Eに示
すように第2入力信号によつて共通端子62に第
1低レベルよりも低い第2低レベルを出力するよ
うに制御することもできる。分配回路24は必ず
しも必要としない。
「考案の効果」
以上述べたようにこの考案による3値出力回路
によれば、第1入力信号によつて第1高レベルと
第1低レベルとの間を制御出力することができ、
第2入力信号によつて第1高レベルより高い高レ
ベル、又第1低レベルよりも低い低レベルを出力
することができ、つまり3値の出力を得ることが
でき、しかも高速度に動作させることが可能であ
る。
によれば、第1入力信号によつて第1高レベルと
第1低レベルとの間を制御出力することができ、
第2入力信号によつて第1高レベルより高い高レ
ベル、又第1低レベルよりも低い低レベルを出力
することができ、つまり3値の出力を得ることが
でき、しかも高速度に動作させることが可能であ
る。
第1図はこの考案による高速動作3値出力回路
の一例を示す接続図、第2図は入力論理信号と2
値出力信号と3値出力信号との関係を示す図、第
3図は従来の3値出力回路を示す回路図である。 11……第1入力端子、19……第2入力端
子、21……第1分配回路、22,23……禁止
回路、25,26……第1、第2出力回路、51
……第3出力回路、57……スイツチ回路、14
……第1高レベル電源端子、15……第1低レベ
ル電源端子、18……第2高レベル電源端子。
の一例を示す接続図、第2図は入力論理信号と2
値出力信号と3値出力信号との関係を示す図、第
3図は従来の3値出力回路を示す回路図である。 11……第1入力端子、19……第2入力端
子、21……第1分配回路、22,23……禁止
回路、25,26……第1、第2出力回路、51
……第3出力回路、57……スイツチ回路、14
……第1高レベル電源端子、15……第1低レベ
ル電源端子、18……第2高レベル電源端子。
Claims (1)
- 【実用新案登録請求の範囲】 第1入力信号が入力されてその正極性信号と逆
極性信号とを出力する分配回路と、 第2入力信号により制御されて上記第1分配回
路からの正極性信号および逆極性信号をそれぞれ
禁止する第1及び第2禁止回路と、 その第1禁止回路の出力により制御され、第1
高レベルを出力し、禁止出力により高インピーダ
ンス出力状態とされる第1出力回路と、 上記第2禁止回路の出力により制御され、第1
低レベルを出力し、禁止出力により高インピーダ
ンス出力状態とされる第2出力回路と、 上記第2入力信号により制御され、上記第1高
レベルより高い第2高レベル又は上記第1レベル
より低い第2低レベルを出力し、エミツタ結合電
流切替回路よりなる第3出力回路と、 上記第1、第2及び第3出力回路の各出力側か
ら共通に導出された共通出力端子と、 上記第2入力信号により上記第3出力回路と逆
に制御されて上記共通出力端子と上記第1高レベ
ルの電源又は第1低レベルの電源とを接続するエ
ミツタ結合電流切替回路よりなるスイツチ回路と
を具備する高速動作3値出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19695084U JPH026685Y2 (ja) | 1984-12-28 | 1984-12-28 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19695084U JPH026685Y2 (ja) | 1984-12-28 | 1984-12-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61116441U JPS61116441U (ja) | 1986-07-23 |
JPH026685Y2 true JPH026685Y2 (ja) | 1990-02-19 |
Family
ID=30754895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19695084U Expired JPH026685Y2 (ja) | 1984-12-28 | 1984-12-28 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH026685Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0659091B2 (ja) * | 1987-05-27 | 1994-08-03 | 日本電気株式会社 | 同期信号発生回路 |
-
1984
- 1984-12-28 JP JP19695084U patent/JPH026685Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS61116441U (ja) | 1986-07-23 |
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