JPH0263553U - - Google Patents
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- Publication number
- JPH0263553U JPH0263553U JP1988144061U JP14406188U JPH0263553U JP H0263553 U JPH0263553 U JP H0263553U JP 1988144061 U JP1988144061 U JP 1988144061U JP 14406188 U JP14406188 U JP 14406188U JP H0263553 U JPH0263553 U JP H0263553U
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- utility
- mounting surface
- model registration
- element mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000005452 bending Methods 0.000 claims 1
- 239000013067 intermediate product Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
第1図aは本考案の第1の実施例を説明するた
めのリードフレームの中間製品の平面図、第1図
b,cは本考案の第1の実施例を説明するための
リードフレームの平面図及びX―X′線断面図、
第2図は本考案の第1の実施例の実装状態を示す
樹脂封止型半導体装置の断面図、第3図a,bは
本考案の第2の実施例を説明するためのリードフ
レームの平面図及びY―Y′線断面図、第4図は
従来のリードフレームを説明するための平面図、
第5図は従来のリードフレームの実装状態を示す
樹脂封止型半導体装置の断面図である。 1……タブ、2……切込み、3……タブリード
、4……リード、5……放熱部、6……半導体チ
ツプ、7……ボンデイング線、8……樹脂体、9
……ボンデイング領域。
めのリードフレームの中間製品の平面図、第1図
b,cは本考案の第1の実施例を説明するための
リードフレームの平面図及びX―X′線断面図、
第2図は本考案の第1の実施例の実装状態を示す
樹脂封止型半導体装置の断面図、第3図a,bは
本考案の第2の実施例を説明するためのリードフ
レームの平面図及びY―Y′線断面図、第4図は
従来のリードフレームを説明するための平面図、
第5図は従来のリードフレームの実装状態を示す
樹脂封止型半導体装置の断面図である。 1……タブ、2……切込み、3……タブリード
、4……リード、5……放熱部、6……半導体チ
ツプ、7……ボンデイング線、8……樹脂体、9
……ボンデイング領域。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 半導体集積回路用のリードフレームにおい
て、素子搭載面を有するタイプの中央部に設けた
エ字型の切込部と、前記切込部の前記タブの一部
を前記素子搭載面の反対側に折曲げて形成した爪
状の放熱部を有することを特徴とするリードフレ
ーム。 (2) タブの周縁部に設けた少なくとも1個所以
上の突起状のボンデイング領域を有することを特
徴とする実用新案登録請求の範囲第1項のリード
フレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1988144061U JPH0263553U (ja) | 1988-11-02 | 1988-11-02 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1988144061U JPH0263553U (ja) | 1988-11-02 | 1988-11-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0263553U true JPH0263553U (ja) | 1990-05-11 |
Family
ID=31411438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1988144061U Pending JPH0263553U (ja) | 1988-11-02 | 1988-11-02 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0263553U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011014758A (ja) * | 2009-07-03 | 2011-01-20 | Renesas Electronics Corp | リードフレーム及びこれを用いた電子部品 |
-
1988
- 1988-11-02 JP JP1988144061U patent/JPH0263553U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011014758A (ja) * | 2009-07-03 | 2011-01-20 | Renesas Electronics Corp | リードフレーム及びこれを用いた電子部品 |