JPH0262982B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明はメモリ制御装置に関し、特にPCM装
置の復号器に用いるメモリのためのメモリ制御装
置に関するものである。 ランダムアクセスメモリの書込み／読出し制御
に関しては、一般に書込み／読出し制御の周期が
互いに非同期であることが多い。かゝる場合にお
いて各動作が発生すると、互いに対応するフラツ
グをたてゝこの信号に基いて、他方の動作を禁止
するとともに、スタート信号を発生させ、この時
点より、カウンタ又はシフトレジスタで基準クロ
ツクを分周して決定される時間領域に於いて動作
を行い、終了時点に於いてストツプ信号を発生さ
せることにより、自身のフラツグを解除して、他
方の動作を可能にする方法で、互いの動作が重な
ることなく行つている。この方法では、各々の動
作のためにそれぞれ個別にタイミング発生回路が
必要で制御が複雑になる。また各動作が非同期で
あるので、素子の遅延等に起因して、両方のフラ
ツクが同時にたち動作が重なつて誤動作の原因に
なる。これを防ぐために保護回路が必要となつて
一層回路が複雑になる。 従つて、本発明の目的は簡単な回路構成により
互いに非同期の書込み／読出しの動作が重なるこ
となく安定に動作し得るランダムアクセスメモリ
の制御装置を提供することである。 本発明によるメモリ制御装置は、各ビツトが直
列に伝送されるデイジタルデータを並列変換する
ことによりこの並列変換に要する時間を利用した
もので、データの直列−並列変換を行うための伝
送クロツクを計数するカウンタと別のクロツクを
分周することにより得られた周期的な読出し又は
書込み指令信号発生回路とを用い、これらカウン
タ出力と指令信号出力とをアドレス入力として予
めプログラムされたROM（リードオンリメモリ）
等のタイミング発生回路からタイミング信号を発
生せしめるようにし、このプログラムを適当に選
定して、書込み及び読出し動作のうち発生頻度の
高い方の動作を優先させ、互いの動作が重ならな
いようにして素子の遅延等に起因する誤動作をな
くすことを特徴としている。 以下に、本発明について図面を用いて説明す
る。 第１図は、例えばデジタルオーデイオ信号の復
号に用いられる一般的なPCM復号器の一部概略
を示すブロツク図であり、基準クロツク発生回路
５で発生する基準クロツク信号と、入力PCMデ
ータ信号からクロツク信号抽出回路１及びメモリ
ー装置２に於いて、データに同期したクロツク信
号を用いて、同期分離及びデータ抽出回路３によ
つて、同期信号が分離されデータの抽出がなされ
る。入力PCMデータ信号には誤り訂正を可能と
すべくオーデイオデータ（実データ）の外に余分
なデータの冗長ビツト（訂正符号）が含まれてお
り、エラー検出回路４にて誤りデータの検出がな
されエラーの有無を示すエラー指示ビツト信号が
付加されてメモリー装置２へ書込まれる。当該メ
モリー装置２に於いて、１つのサンプル値を示す
データ毎に、並列に変換されて記憶されるように
構成されており、メモリーの書込み／読出し制御
は、クロツク抽出回路１より抽出したクロツクで
行われる。またメモリへの書込み周期の制御は、
同様にクロツク抽出回路１より抽出したクロツク
信号に基いて行われ、読出し周期は基準クロツク
信号発生回路５でつくられたクロツク信号に基い
てメモリへの書込みと読出しの周期を独立したク
ロツク信号で行うことでPCMデータ信号の時間
変動の補正が行われる。メモリ装置２は、少なく
とも（インターリーブ長＋ジツタ補正分）の記憶
容量を有しており、実データ量はメモリ２への書
込み及び読出しにおいて等しいので、いわゆる書
込みデータが溢れ状態となつたり、読出し過多に
よる空状態になることはない。メモリ装置２から
は実データ部分が読出されてエラー補正回路６に
て補正を受けた後に、Ｄ／Ａコンバータ７に入力
されてアナログ信号に変換されて以後アナログ処
理が適当になされるものである。 第１図に於いて基準クロツク信号発生回路５で
発生したクロツク信号を分周して発生する読出し
サイクルの発生頻度はサンプリング周波数と一致
し、通常44.1KHz又は50.4KHzが適用されている。
PCMデータよりクロツク抽出回路１及びメモリ
ー装置２で作り出されかつデータに同期したクロ
ツク信号は伝送クロツク信号と呼ばれるもので今
後このクロツク信号を伝送クロツク信号と呼ぶこ
とにする。この伝送クロツク信号はPCM装置に
於いて、一サンプルデータのビツト数、サンプリ
ング周波数、及び冗長度によつて異るが通常2M
Hz〜5MHzの伝送レートがとられている。書込み
サイクルの発生頻度は、伝送レートを１サンプル
データのビツト数で割つた値である。すなわち16
ビツトとすれば125KHz〜312.5KHzの書込みサイ
クルとなり、PCM装置では実データと冗長ビツ
トとをメモリに書込みつつ、実データ部分のみを
該メモリから読出すために書込みサイクルの発生
頻度が大となつている。 第２図は、第１図に示したPCM復号器に於け
るメモリー装置２の本発明の実施例を示す回路ブ
ロツク図である。a₁〜a_NからなるＮ（Ｎは２以上
の整数）ビツトの直列バイナリーデータ信号はＮ
ビツト・直列／並列変換器９に伝送される。当該
直列／並列変換器９の並列出力ｂは、並列データ
を一時記憶するためにＮビツト・ライト・バツフ
ア・レジスタ１０へ印加されている。当該レジス
タ１０の出力Ｗは、ランダム・アクセス・メモリ
（今後省略してRAMと記する）１１の入力に印
加されている。当該RAM１１の出力ＲはＮビツ
ト・リード・バツフア・レジスタ１２の入力に印
加されている。直列データa₁〜a_Nを並列に変換す
る際に、ビツト数を管理するためにＮ進バイナリ
ー・カウンタ２０が使用されている。当該カウン
タ２０のバイナリー出力X₀〜X₃は、コントロー
ル信号を発生させるためにリードオンリメモリ
（今後省略してROMと記する）７のアドレス入
力Y₀〜Y₃に印加されている。またX₃出力はレジ
スタ１５のCK端子に印加されている。 一方、基準クロツク信号発生回路５で発生した
基準クロツク信号は、読出しサイクルを発生させ
るために分周回路１３のクロツク端子CKに印加
されている。読出しサイクルが発生すると、当該
分周回路１３のキヤリイ出力CYはリードフラツ
グレジスタ１４のCK端子に印加されている。当
該フラツグレジスタ１４は、前記RAM１１より
データの読出しが必要であることを示すために一
定期間読出動作指令信号ｈを発生するための１ビ
ツトレジスタである。当該フラツグレジスタ１４
の出力ｈは読出しを制御するために必要なレジス
タ１５の入力Ｄに印加されている。当該レジスタ
１５の出力h′は読出可能信号としてROM７のア
ドレス入力Y₄に印加されている。当該ROM７の
Z₀出力ｇは、RAM１１の書込み／読出しを制御
するＷ／Ｒ端子に印加されていると同時に、イン
バータ１８を介してライトアドレスカウンタ１６
のクロツク端子CKに印加されている。当該
ROM７のZ₁出力ｆは、アドレス選択回路８の制
御端子に印加されている。当該ROM７のZ₂出力
ｊはＮビツトリードバツフアレジスタ１２のCK
端子に印加されている。当該ROM７のZ₃出力ｋ
は、リードフラツグ１４及びレジスタ１５のクリ
ア端子CLRに夫々印加されていると同時に、イ
ンバータ１９を介してリードアドレスカウンタ１
７のクロツク端子CKに印加されている。 他方直列データa₁〜a_NをＮビツト直列／並列変
換器９に伝送するために、伝送クロツク信号Ｃが
当該Ｎビツト直列／並列変換器９のクロツク端子
CKに印加されていると同時に、インバータ２１
を介して前記Ｎビツトバイナリーカウンタ２０の
クロツク端子CKに印加されている。当該カウン
タ２０のキヤリー出力ｅはＮビツト直列／並列変
換器９の出力ｂをライトバツフアレジスタ１０に
一時記憶するために当該レジスタ１０のCK端子
に印加されている。またRAM１１の所定内のア
ドレスにデータを書込む際には、所定のアドレス
を指定してから１伝送クロツク遅れた時点で、
RAM１１の制御端子Ｗ／Ｒに１クロツク間だけ
“１”信号が与えられかつこの間にアドレス変化
がなければ、RAM１１にデータを書込むことが
可能であるようにRAM１１は構成されている。
またRAM１１の所定のアドレスからデータを読
出す場合には、所定アドレスを指定してから１伝
送クロツク以内にRAM１１の出力に所定アドレ
スの記憶内容が読出されるようになつている。ア
ドレス選択回路８は、制御端子入力が“１”のと
きライトアドレスカウンタ１６の出力を選択する
ように構成されている。 ここで、PCM信号におけるサンプリング周波
数が50.4KHzであり、伝送クロツク信号Ｃの周波
数が2MHzであるとすると、左右チヤンネルのス
テレオ信号を復号する場合読出サイクル周波数は
100.8KHzであり、また書込サイクル周波数は、
１サンプルデータがＮ＝16ビツトであれば125K
Hzとなる。すなわち、書込ビツト数は2Mビツ
ト／秒（125KHz×16ビツト）、読出ビツト数は
1.6128Mビツト／秒（50.4KHz×２チヤンネル×
16ビツト）、冗長ビツト数は0.3872Mビツト／秒
（書込ビツト数−読出ビツト数）である。従つて、
１回読出す間に２回以上の書込みが必要となり、
これら各動作が非同期的になされるから、互いの
動作が重複しないようにするために、第２図の実
施例に於ては、発生頻度の高い書込み動作を優先
して行うようにしている。すなわちデータの直並
列変換に要する時間を２分割してこの２分割され
た時間の前半のある定まつた時間領域で書込みを
なし、後半のある定まつた時間領域で読出しが必
要な場合にのみ読出しを行わせるものである。 かかる第２図のブロツクの動作を第３図の各部
波形を参照しつつ説明するが、第３図においてａ
〜ｋ及びh′の各波形は第２図の各部信号ａ〜ｋ及
びh′を夫々示している。尚、タイミング信号発生
用のROM７の記憶内容と入力アドレスY₀〜Y₄と
の関係は明細書末尾の表１に示されている。Ｎ＝
16ビツトの直列デイジタルデータa₁〜a₁₆は、伝
送クロツクＣの立上りエツジで直並列変換器９に
伝送される。この直列データa₁〜a₁₆の変換器９
への伝送が完了すると、バイナリカウンタ２０の
キヤリイ出力ｅが伝送クロツクＣより半クロツク
遅れて１クロツク間だけ“１”となる。このバイ
ナリカウンタ２０のキヤリイ出力ｅの立上りにお
いて変換器９で並列変換されたデータｂは、ライ
トバツフアレジスタ１０に一時記憶される。バツ
フアレジスタ１０のデータの次の直列データが変
換器９に伝送されている間のカウンタ２０の出力
が16進数の２及び３に対応する値になつた時点
で、表１に従つてROM７のZ₁出力ｆは“１”と
なる。すなわち伝送クロツクＣの２クロツク間だ
け“１”となる。よつて16進バイナリカウンタ２
０の出力が２と３の間の２クロツク間、前記
RAM１１のアドレス入力にはライトアドレスカ
ウンタ１６の出力が印加されている。次に16進バ
イナリーカウンタ２０の出力が３の時点で表１に
従いROM７のZ₀出力ｇは１になる。すなわち、
伝送クロツク信号Ｃの１クロツク間だけRAM１
１の書込み／読出し制御端子Ｗ／Ｒは“１”にな
る。従つて、ライトバツフアレジスタ１０に一時
記憶されているデータは、次の直列データが直
列／並列変換器９に伝送されている間の時間を２
分割した時間の前半の定まつた時間領域でRAM
１１の所定のアドレスに書込まれる。書込みが完
了するとROM７のZ₀出力ｇはインバータ１８を
介してライトアドレスカウンタ１６の内容を１イ
ンクリメントして次のデータを書込むべきアドレ
スを決定する。 次に読出しであるが、基準クロツク信号発生回
路５で発生した基準クロツクを分周回路１３で分
周してサンプリングクロツクを発生させている
が、読出しが必要になると当該分周回路１３のキ
ヤリイ出力は基準クロツク信号の１クロツク間だ
け“１”にたちあがる。当該分周回路１３のキヤ
リイ出力のたちあがりでリードフラツグレジスタ
１４の出力ｈを１にする。当該フラツグレジスタ
１４の出力ｈ＝１は16進バイナリーカウンタ２０
のX₃出力のたちあがり時点すなわち当該カウン
タ２０の内容が16進数で“８”になつた時点でレ
ジスタ１５に一時記憶される。そうすると、当該
レジスタ１５の出力h′が１になりこの出力h′の１
の間読出し可能とする。一方、ROM７のZ₀出力
ｇは、16進バイナリカウンタ２０の内容が“２”
でないときは全て“０”であり、RAM１１は読
出モードを指定されている。またROM７のZ₁出
力ｆは前述してあるように16進バイナリーカウン
タ２０の状態が２と３の時だけ１になるので、当
該カウンタ２０の出力が２と３の時以外はアドレ
ス選択回路８の制御入力は“０”となり、当該ア
ドレス選択回路８の出力にリードアドレスカウン
タ１７の出力が選ばれているので、RAM１１の
アドレス入力には、読出すべき所定のアドレスが
印加されている。従つてRAM１１の出力には、
16進バイナリーカウンタ２０の状態が８より後の
時間領域では、確実にデータが表われている。本
発明の実施例では、充分に余裕をとつて、ROM
７のZ₂出力ｊはカウンタ２０の状態が16進数でＢ
の時に“１”になる。当該ROM７のZ₂出力ｊの
たちあがりでRAM１１の出力に表われているデ
ータをリードバツフアレジスタ１２に一時記憶す
る。従つてRAM１１の所定のアドレスよりデー
タが読出されたことになる。 RAM１１の所定のアドレスよりデータの読出
しが完了すると、リードフラツグレジスタ１４及
びレジスタ１５をクリアし、リードアドレスカウ
ンタ１７の内容を１インクリメントする。本発明
の実施例では16進バイナリーカウンタ２０の状態
が16進数Ｃの時にROM７のZ₃出力ｋが“０”に
なり、リードフラツグレジスタ１４及びレジスタ
１５をクリアするとともに、インバータ１９を介
してリードアドレスレジスタ１７の内容を１イン
クリメントして次の読出すデータのアドレスを決
定する。尚、読出しの発生は伝送クロツク信号Ｃ
には同期していないので、16進バイナリーカウン
タ２０の内容がある定まつた時点では発生しな
い。従つて、読出しが発生してリードフラツグレ
ジスタ１４の出力ｈが“１”になるのも16進バイ
ナリーカウンタ２０の内容がある定まつた時点で
はない。リードフラツグレジスタ１４の出力ｈが
“１”になるのが16進バイナリーカウンタ２０の
状態が８より前であればレジスタ１５の出力
h′は、16進バイナリーカウンタ２０のX₃出力が
たちあがる時点、すなわち当該カウンタ２０の状
態が８になる時点で“１”になり読出しの必要が
発生し、直列データa₁〜a_Nが直列／並列変換器９
に伝送されている時間を２分割した後半の時間領
域に於ける定まつた時間領域で読出される。又、
第３図タイミングチヤート例のようにリードフラ
ツグレジスタ１４の出力ｈが16進バイナリーカウ
ンタ２０のX₃出力がたちあがつた後、すなわち
カウンタ２０の状態が８より後の時点で１になつ
た場合、次の直列データa_1-1〜a_N-1が直列／並列
変換器９に伝送されている時の16進バイナリーカ
ウンタ２０のX₃出力のたちあがりでレジスタ１
５の出力h′を“１”にして読出しの必要を知ら
せ、直列データa_1-1〜a_N-1を直列／並列変換器９
に伝送している時間を２分割した後半の時間領域
に於けるある定まつた時間領域で読出すことがで
きる。 リードフラツグレジスタ１４の出力ｈが１にな
る時点が、16進バイナリーカウンタ２０の状態が
８になる時点に近接して、素子の遅延等で直列デ
ータa₁〜a₁₆を伝送している時間の16進バイナリ
ーカウンタ２０のX₃出力のたちあがりで、レジ
スタ１５に読出しの必要であることを記憶ができ
ない場合でも、次の直列データを伝送している時
間の当該カウンタ２０のX₃出力、すなわち８に
なる時点で読出しが必要であることを記憶して、
RAM１１の所定のアドレスを読出すことが可能
であり、書込みを２回実行する間で１回の読出し
ができ、かつたがいの動作が重なることはない。 このようにして発生頻度の高いほうを優先さ
せ、かつ発生頻度の高いほうのサイクルを基準に
し、発生頻度の高いサイクルでつくられる時間領
域を２分割し、２分割された時間領域内で、各々
の動作をするためのタイミングを発生させること
によつて、互いの動作が重なることなく制御する
ことが可能である。 又、本例の説明で書込みの時間領域を16進バイ
ナリーカウンタ２０の状態が２と３の場合を説明
したが当該カウンタ２０の状態が０と１，４と
５，６と７の各時間領域でも書込みが可能であ
る。又読出しも同様にＢとＣだけでなく、８と
９，ＣとＤ，ＥとＦの各時間領域でも可能であ
る。従つて、本例に於いては書込み時間領域に於
いては、書込み動作をする時間領域以外の他の時
間領域で異つた動作をすることが可能である。例
えば、書込み動作に同期して書込みアドレスとは
異なつたアドレスのデータをチエツクして、誤り
があつた場合には訂正して正しいデータに書き替
える動作等が、又、読出しの場合は４チヤンネル
分のデータを読出すこと等が可能になる。また直
並列変換に要する期間の２分割点を16ビツトの中
点である８ビツト目としたが、これに限定される
ことなく、２ビツト目以上の所定ビツト目で２分
割してもよいことは勿論である。 叙上の如く、本発明によれば回路構成が簡単で
かつ使用素子数を少くすることができ集積化も容
易である。またタイミングが明確で素子の遅延等
による誤動作がない利点がある。RCM信号処理
装置における時間軸圧縮、伸長やインターリブ、
デインターリブを行うためのメモリ制御装置に用
いて好適である。 The present invention relates to a memory control device, and more particularly to a memory control device for a memory used in a decoder of a PCM device. Regarding write/read control of random access memory, write/read control cycles are generally asynchronous with each other in many cases. In such a case, when each operation occurs, flags corresponding to each other are set, and based on this signal, the other operation is inhibited and a start signal is generated, and from this point on, the counter or shift register starts clocking the reference clock. It operates in the time domain determined by dividing the frequency of The movements are performed without overlapping. This method requires separate timing generation circuits for each operation, making control complicated. Moreover, since each operation is asynchronous, both fluxes occur simultaneously due to element delays, etc., and the operations overlap, causing malfunction. A protection circuit is required to prevent this, making the circuit even more complex. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a random access memory control device that can stably operate asynchronous write/read operations without overlapping each other with a simple circuit configuration. The memory control device according to the present invention utilizes the time required for parallel conversion by converting digital data in which each bit is serially transmitted into parallel data, and counts the transmission clock for serial-parallel conversion of data. A ROM (read-only memory) is programmed using the counter output and the command signal output as address inputs. )
A timing signal is generated from a timing generation circuit such as a timing generator, and this program is appropriately selected to give priority to the write and read operations that occur more frequently, and to prevent the operations from overlapping each other. It is characterized by eliminating malfunctions caused by delays, etc. The present invention will be explained below with reference to the drawings. FIG. 1 is a block diagram schematically showing a part of a general PCM decoder used, for example, to decode digital audio signals. In the signal extraction circuit 1 and the memory device 2, a synchronization separation and data extraction circuit 3 separates the synchronization signal and extracts data using a clock signal synchronized with the data. In order to enable error correction, the input PCM data signal includes redundant bits (correction codes) of extra data in addition to the audio data (actual data), and the error detection circuit 4 detects the error data. An error indication bit signal indicating the presence or absence of an error is added and written into the memory device 2. The memory device 2 is configured so that each data representing one sample value is converted and stored in parallel, and memory write/read control is performed using the clock extracted from the clock extraction circuit 1. It will be done. In addition, the control of the write cycle to memory is
Similarly, reading is performed based on the clock signal extracted from the clock extraction circuit 1, and the reading cycle is based on the clock signal generated by the reference clock signal generating circuit 5, and the writing and reading cycles to the memory are performed using independent clock signals. This corrects the time fluctuation of the PCM data signal. The memory device 2 has a storage capacity of at least (interleaving length + jitter correction), and the actual amount of data is the same when writing to and reading from the memory 2, so there is no possibility of overflow of written data or excessive reading. It will never become empty. The actual data portion is read out from the memory device 2, corrected by the error correction circuit 6, and then inputted to the D/A converter 7 where it is converted into an analog signal and thereafter subjected to appropriate analog processing. . In FIG. 1, the frequency of read cycles generated by dividing the clock signal generated by the reference clock signal generating circuit 5 matches the sampling frequency, and is usually 44.1 KHz or 50.4 KHz.
The clock signal generated from the PCM data by the clock extraction circuit 1 and the memory device 2 and synchronized with the data is called a transmission clock signal, and will hereinafter be referred to as the transmission clock signal. This transmission clock signal is normally 2M depending on the number of bits of one sample data, sampling frequency, and redundancy in the PCM device.
Transmission rates range from Hz to 5MHz. The frequency of write cycles is the transmission rate divided by the number of bits of one sample data. i.e. 16
In terms of bits, it is a write cycle of 125KHz to 312.5KHz, and in a PCM device, while writing the actual data and redundant bits to the memory, only the actual data portion is read from the memory, so the frequency of write cycles increases. There is. FIG. 2 is a circuit block diagram showing an embodiment of the present invention of the memory device 2 in the PCM decoder shown in FIG. A serial binary data signal of N ( _N is an integer greater than or equal to 2) bits consisting of a ₁ to a N is N
It is transmitted to the bit-to-serial/parallel converter 9. The parallel output b of the serial/parallel converter 9 is applied to an N-bit write buffer register 10 for temporarily storing parallel data. The output W of the register 10 is applied to the input of a random access memory (hereinafter abbreviated as RAM) 11. The output R of the RAM 11 is applied to the input of the N-bit read buffer register 12. An N-ary binary counter 20 is used to manage the number of bits when converting the serial data a ₁ to a _N into parallel data. The binary outputs X ₀ -X ₃ of the counter 20 are applied to address inputs Y ₀ -Y ₃ of a read-only memory (hereinafter abbreviated as ROM) 7 in order to generate control signals. Further, the _X3 output is applied to the CK terminal of the register 15. On the other hand, the reference clock signal generated by the reference clock signal generating circuit 5 is applied to the clock terminal CK of the frequency dividing circuit 13 in order to generate a read cycle. When a read cycle occurs, the carry output CY of the frequency dividing circuit 13 is applied to the CK terminal of the read flag register 14. The flag register 14 is a 1-bit register for generating a read operation command signal h for a certain period of time to indicate that data needs to be read from the RAM 11. The flag register 14
The output h of is applied to the input D of the register 15 necessary for controlling the readout. The output h' of the register 15 is applied to the address input _Y4 of the ROM 7 as a read enable signal. of the ROM7 concerned
The _Z0 output g is applied to the W/R terminal that controls writing/reading of the RAM 11, and at the same time is applied to the write address counter 16 via the inverter 18.
is applied to the clock terminal CK of the concerned
The _Z1 output f of the ROM 7 is applied to the control terminal of the address selection circuit 8. The _Z2 output j of the ROM7 is the CK of the N-bit read buffer register 12.
applied to the terminal. _Z3 output k of the relevant ROM7
is applied to the read flag 14 and the clear terminal CLR of the register 15, respectively, and at the same time, the read address counter 1 is applied via the inverter 19.
It is applied to the clock terminal CK of No.7. On the other hand, in order to transmit the serial data a ₁ to a _N to the N-bit serial/parallel converter 9, the transmission clock signal C is applied to the clock terminal of the N-bit serial/parallel converter 9.
At the same time that CK is applied, inverter 21
The signal is applied to the clock terminal CK of the N-bit binary counter 20 through the N-bit binary counter 20. The carry output e of the counter 20 is applied to the CK terminal of the write buffer register 10 in order to temporarily store the output b of the N-bit serial/parallel converter 9 in the register 10. Also, when writing data to a predetermined address in the RAM 11, one transmission clock delay after specifying the predetermined address,
The RAM 11 is configured such that data can be written into the RAM 11 if a "1" signal is applied to the control terminal W/R of the RAM 11 for one clock period and there is no address change during this period.
Further, when data is read from a predetermined address of the RAM 11, the storage contents of the predetermined address are read out to the output of the RAM 11 within one transmission clock after the predetermined address is designated. The address selection circuit 8 is configured to select the output of the write address counter 16 when the control terminal input is "1". Here, assuming that the sampling frequency of the PCM signal is 50.4KHz and the frequency of the transmission clock signal C is 2MHz, the readout cycle frequency is
The write cycle frequency is 100.8KHz.
If 1 sample data is N=16 bits, it is 125K.
Hz. In other words, the number of write bits is 2M bits/second (125KHz x 16 bits), and the number of read bits is
1.6128 Mbit/s (50.4KHz x 2 channels x
16 bits), and the number of redundant bits is 0.3872 Mbit/sec (number of write bits - number of read bits). Therefore,
Two or more writes are required during one read,
Since each of these operations is performed asynchronously, in order to prevent the operations from duplicating each other, in the embodiment of FIG. 2, priority is given to the write operation that occurs frequently. In other words, the time required for serial-to-parallel conversion of data is divided into two, and writing is performed in a fixed time domain in the first half of the divided time, and only when reading is necessary in a fixed time domain in the second half. This is used to perform reading. The operation of the block in FIG. 2 will be explained with reference to the waveforms of each part in FIG.
The waveforms .about.k and h' respectively represent the respective signals a.about.k and h' in FIG. The relationship between the storage contents of the ROM 7 for timing signal generation and the input addresses _Y0 to _Y4 is shown in Table 1 at the end of the specification. N=
The 16-bit serial digital data a ₁ -a ₁₆ are transmitted to the serial/parallel converter 9 at the rising edge of the transmission clock C. Converter 9 of this serial data a ₁ to a ₁₆
When the transmission to is completed, the carry output e of the binary counter 20 is delayed by half a clock from the transmission clock C and becomes "1" for one clock period. Data b, which is parallel-converted by the converter 9 at the rise of the carry output e of the binary counter 20, is temporarily stored in the write buffer register 10. While the serial data next to the data in the buffer register 10 is being transmitted to the converter 9, when the output of the counter 20 becomes a value corresponding to 2 and 3 in hexadecimal, the ROM 7 is stored according to Table 1. _Z1 output f becomes "1". That is, it becomes "1" only during two clocks of the transmission clock C. Hexadecimal binary counter 2
0 output for two clocks between 2 and 3.
The output of the write address counter 16 is applied to the address input of the RAM 11. Next, when the output of the hexadecimal binary counter 20 is 3, the _Z0 output g of the ROM 7 becomes 1 according to Table 1. That is,
RAM1 is used only for one clock period of transmission clock signal C.
The write/read control terminal W/R of 1 becomes "1". Therefore, the data temporarily stored in the write buffer register 10 is stored for 2 hours while the next serial data is being transmitted to the serial/parallel converter 9.
RAM in a fixed time domain in the first half of the divided time.
11 predetermined addresses. When writing is completed, the _Z0 output g of the ROM 7 increments the contents of the write address counter 16 by 1 via the inverter 18 to determine the address to which the next data should be written. Next, regarding reading, the frequency of the reference clock generated by the reference clock signal generation circuit 5 is divided by the frequency dividing circuit 13 to generate a sampling clock. The output rises to "1" for only one clock of the reference clock signal. When the carry output of the frequency dividing circuit 13 rises, the output h of the read flag register 14 is set to 1. The output h=1 of the flag register 14 is the hexadecimal binary counter 20.
The data is temporarily stored in the register 15 at the time when the output of _X3 rises, that is, when the content of the counter 20 reaches "8" in hexadecimal. Then, the output h' of the register 15 becomes 1, and this output h' becomes 1.
It is possible to read during the period. On the other hand, the content of the hexadecimal binary counter 20 in the Z ₀ output g of the ROM 7 is “2”.
Otherwise, they are all "0", and the RAM 11 is designated to read mode. Furthermore, as mentioned above, the _Z1 output f of the ROM 7 becomes 1 only when the hexadecimal binary counter 20 is in the states 2 and 3, so the address selection circuit 8 is Since the control input of is "0" and the output of the read address counter 17 is selected as the output of the address selection circuit 8, the predetermined address to be read is applied to the address input of the RAM 11. Therefore, the output of RAM11 is
In the time domain in which the state of the hexadecimal binary counter 20 is after 8, data is definitely represented. In the embodiment of the present invention, with sufficient margin, the ROM
7's Z ₂ output j is the state of the counter 20 in hexadecimal number B
It becomes “1” when . When the _Z2 output j of the ROM 7 rises, the data appearing in the output of the RAM 11 is temporarily stored in the read buffer register 12. Therefore, data is read from the predetermined address of the RAM 11. When reading data from a predetermined address in the RAM 11 is completed, the read flag register 14 and the register 15 are cleared, and the contents of the read address counter 17 are incremented by one. In the embodiment of the present invention, when the state of the hexadecimal binary counter 20 is hexadecimal number C, the _Z3 output k of the ROM 7 becomes "0", clearing the read flag register 14 and register 15, and The contents of the read address register 17 are incremented by 1 to determine the address of the next data to be read. Note that the readout occurs using the transmission clock signal C.
The contents of the hexadecimal binary counter 20 do not occur at a fixed point in time since they are not synchronized with each other. Therefore, when reading occurs and the output h of the read flag register 14 becomes "1", the content of the hexadecimal binary counter 20 is not at a fixed point in time. If the state of the hexadecimal binary counter 20 is before 8, the output h of the read flag register 14 becomes "1", and the output h of the register 15 becomes "1".
h' becomes "1" when the X ₃ output of the hexadecimal binary counter 20 rises, that is, when the state of the counter 20 reaches 8, and the need for reading occurs, and the serial data a ₁ to a _N are Series/parallel converter 9
The data is read out in a fixed time domain in the latter half of the time domain, which is obtained by dividing the time being transmitted into two. or,
As shown in the example timing chart in Figure 3, the output h of the read flag register 14 becomes 1 after the _X3 output of the hexadecimal binary counter 20 rises, that is, after the state of the counter 20 exceeds 8. In this case, when the next serial data a _1-1 to a _N-1 is transmitted to the serial/parallel converter ₉ , the register 1 is
The output h' of 5 is set to "1" to indicate the need for reading, and the serial data _a1-1 to _aN-1 are sent to the serial/parallel converter 9.
The data can be read out in a certain fixed time domain in the latter half of the time domain obtained by dividing the transmission time into two. The time when the output h of the read flag register 14 becomes 1 is close to the time when the state of the hexadecimal binary counter 20 becomes 8, and the time during which serial data a ₁ to a ₁₆ is being transmitted due to element delays, etc. Even if the need for reading cannot be stored in the register 15 when the _X3 output of the hexadecimal binary counter 20 rises, the _X3 output of the counter 20 at the time of transmitting the next serial data, i.e. Remembering that it is necessary to read when it reaches 8,
It is possible to read a predetermined address in the RAM 11, and one read can be performed while two writes are performed, and the two operations do not overlap. In this way, the cycle with higher frequency of occurrence is given priority, and the time domain created by the cycle with higher frequency of occurrence is divided into two, and each cycle within the divided time domain is divided into two. By generating the timing for the operations, it is possible to control the operations without overlapping each other. In addition, in the explanation of this example, the case where the state of the hexadecimal binary counter 20 is 2 and 3 is explained for the time domain of writing, but the state of the counter 20 is 0, 1, 4, 5, 6, and 7, respectively. However, writing is possible. Similarly, reading is possible not only in B and C, but also in each time domain of 8 and 9, C and D, and E and F. Therefore, in this example, in the write time domain, it is possible to perform different operations in other time domains other than the time domain in which the write operation is performed. For example, in synchronization with a write operation, data at an address different from the write address is checked, and if an error is found, it is corrected and rewritten to the correct data. It becomes possible to read the data of. In addition, the point at which the period required for serial-to-parallel conversion is divided into two is set at the 8th bit, which is the middle point of 16 bits, but the period is not limited to this, and it may be divided into two at a predetermined bit higher than the 2nd bit. Of course. As described above, according to the present invention, the circuit configuration is simple, the number of elements used can be reduced, and integration is easy. Another advantage is that the timing is clear and there are no malfunctions due to element delays or the like. Time axis compression, expansion and interleaving in RCM signal processing equipment,
It is suitable for use in a memory control device for deinterleaving.

【表】【table】

【表】【table】 【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、一般的なPCM復号器の一部ブロツ
ク図、第２図は本発明の実施例を示すブロツク
図、第３図は、本発明実施例に於ける、Ｎ＝16の
場合のタイミングチヤートである。 主要部分の符号の説明、１３，１６，１７，２
０……カウンタ、９……直列／並列変換器、１
０，１２，１４，１５……レジスタ、１１……
RAM、７……ROM、８……アドレス選択回路。 Fig. 1 is a partial block diagram of a general PCM decoder, Fig. 2 is a block diagram showing an embodiment of the present invention, and Fig. 3 is a block diagram of a part of a general PCM decoder. This is a timing chart. Explanation of symbols of main parts, 13, 16, 17, 2
0...Counter, 9...Serial/parallel converter, 1
0, 12, 14, 15... register, 11...
RAM, 7...ROM, 8...address selection circuit.

Claims (1)

【特許請求の範囲】 １ 直列伝送されるＮビツト（Ｎは２以上の整
数）単位よりなるデイジタルデータ（a_N〜a₁）を
直並列変換器９によりＮビツト毎に並列変換して
この並列変換出力をメモリ１１に書込み読出し制
御するに際し、書込み読出し動作を互いに非同期
的に制御するメモリ制御装置であつて、 書込アドレスを指定する書込アドレス信号を発
生する書込アドレス信号発生手段１６と、 読出アドレスを指定する読出アドレス信号を発
生する読出アドレス信号発生手段１７と、 前記直並列変換器９へ前記デイジタルデータを
伝送するための伝送クロツクＣをカウントするＮ
進カウンタ２０と、 所定周期毎に一定期間読出動作指令信号ｈを発
生する手段５，１３，１４と、 前記読出動作指令信号ｈの発生期間中でかつ前
記Ｎ進カウンタ２０が１以外の所定積算値に対応
する内容になつたときに応答して読出可能信号
h′を発生する手段１５と、 前記Ｎ進カウンタ２０のカウント出力信号X₀
〜X₃及び前記読出可能信号h′に基づいて前記Ｎ
進カウンタの積算開始後前記メモリ１１に対して
前記読出可能信号h′の発生前においては書込モー
ドを指定し前記読出可能信号h′の発生期間内にお
いては読出しモードを指定するモード指定信号ｇ
と前記モード指定信号ｇに対応した書込又は読出
アドレスの選択を指令するアドレス選択信号ｆと
を発生するタイミング信号発生手段７と、 前記アドレス選択信号ｆに応答して前記書込及
び前記読出アドレス信号のうちいずれか一方を前
記メモリ１１のアドレス入力端に導出するアドレ
ス選択手段８とを含むことを特徴とするメモリ制
御装置。 ２ 前記タイミング信号発生手段７は、前記Ｎ進
カウンタのカウント出力信号X₀〜X₃及び前記読
出可能信号h′を読出アドレス入力端に受けて、該
読出アドレスに予め記憶された信号パターンを出
力する読出専用メモリからなることを特徴とする
請求項１記載のメモリ制御装置。[Scope of Claims] 1 Digital data (a _N to a ₁ ) consisting of N bits (N is an integer of 2 or more) transmitted in series is converted into parallel data every N bits by a serial/parallel converter 9, and the data is parallelized. A memory control device that controls write and read operations asynchronously with respect to each other when writing and reading conversion outputs to and from the memory 11 is controlled, and includes a write address signal generating means 16 that generates a write address signal that specifies a write address; , read address signal generating means 17 for generating a read address signal specifying a read address, and N for counting the transmission clock C for transmitting the digital data to the serial-parallel converter 9.
a base counter 20; means 5, 13, and 14 for generating a read operation command signal h for a certain period every predetermined cycle; Readable signal in response to the content corresponding to the value
a count output signal X ₀ of the N-ary counter 20;
~X ₃ and the readable signal h'
A mode designation signal g that designates a write mode for the memory 11 after the start of integration of the advance counter and designates a write mode before the read enable signal h' is generated and a read mode during the generation period of the read enable signal h'.
and an address selection signal f for instructing the selection of a write or read address corresponding to the mode designation signal g; A memory control device characterized in that it includes address selection means 8 for deriving one of the signals to an address input terminal of the memory 11. 2. The timing signal generating means 7 receives the count output signals _X0 to _X3 of the N-ary counter and the read enable signal h' at a read address input terminal, and outputs a signal pattern stored in advance at the read address. 2. The memory control device according to claim 1, comprising a read-only memory.