JPH0262796A - Boosting circuit - Google Patents
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- JPH0262796A JPH0262796A JP63213986A JP21398688A JPH0262796A JP H0262796 A JPH0262796 A JP H0262796A JP 63213986 A JP63213986 A JP 63213986A JP 21398688 A JP21398688 A JP 21398688A JP H0262796 A JPH0262796 A JP H0262796A
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Abstract
Description
【発明の詳細な説明】 産業上の利用分野 本発明は昇圧回路に関するものである。[Detailed description of the invention] Industrial applications The present invention relates to a booster circuit.
従来の技術
近年、半導体不揮発生記憶装置において、データ書き込
み及び消去に必要な高電圧を半導体装置内部で発生する
ための昇圧回路が利用されるようになってきた。従来の
昇圧回路は第６図に示すように、ゲートとドレインとが
接続された複数ＭＯＳ型トランジスタＱ１． Ｑ２・・
・・・・Ｑｏが直列に接続され、この直列接続の一方の
端のＭＯＳ型トランジスタＱ１のドレインがダイオード
結合のＭＯＳ型トランジスタＱｏを介して定電圧源ＶＤ
Ｄに接続され、その他の各ＭＯＳ型トランジスタＱｌ、
Ｑ２・・・・・・Ｑ、の各々のドレインが結合容量Ｃ
Ｉ＋Ｃ２・・・・・・ｃｏを介して発振源１と、この発
振源１とは逆相の発振源２とに、隣り合う各ＭＯＳ型ト
ランジスタのドレインが互いに逆相の各発振源に接続さ
れるよう構成されている。以上のように構成された従来
の昇圧回路について、その動作を説明する。2. Description of the Related Art In recent years, booster circuits have been used in semiconductor non-volatile memory devices to generate high voltages necessary for writing and erasing data inside the semiconductor device. As shown in FIG. 6, the conventional booster circuit includes a plurality of MOS type transistors Q1. Q2...
...Qo are connected in series, and the drain of the MOS transistor Q1 at one end of this series connection is connected to the constant voltage source VD via the diode-coupled MOS transistor Qo.
D, and each of the other MOS transistors Ql,
Q2...Q, each drain has a coupling capacitance C
The drains of the adjacent MOS transistors are connected to the oscillation source 1 and the oscillation source 2, which has a phase opposite to that of the oscillation source 1, through I+C2... It is configured so that The operation of the conventional booster circuit configured as described above will be explained.
第６図において、まず、発振源１がローレベル、発振源
２がハイレベルのとき、ＭＯＳ型トランジスタＱ１のド
レインの電位はＭＯＳ型トランジスタＱｏを通して定電
圧源ＶＤＤから供給され、ｖｏｏ ｖｔ−ΔＶＴＯ（
ＶＴはＭＯＳ型トランジスタのしきい値電圧、ΔＶｔＯ
はＭＯＳ型トランジスタＱｏのバックバイアス効果によ
るしきい値電圧の変化）になる。つぎに、発振源１がハ
イレベル、発振源２がローレベルになると、ＭＯＳ型ト
ランジスタＱ１のドレインが結合容量Ｃ１を介して発振
源１によって昇圧され、同時にＭＯＳ型トランジスタＱ
１を通してＭＯＳ型トランジスタＱ２のドレインへ電流
が流れ、ＭＯＳ型トランジスタＱ２のドレイン電圧を上
昇させる。つぎに、再び発振源ｌがローレベル、発振源
２がハイレベルになると、ＭＯＳ型トランジスタＱ２の
ドレインの電位は、発振源１がハイレベルであったとき
のＭＯＳ型トランジスタＱ＋ のドレインよりも高電位
まで昇圧される。同様にして各ＭＯＳ型トランジスタの
ドレイン電圧は１段ごとに昇圧される。In FIG. 6, first, when oscillation source 1 is at low level and oscillation source 2 is at high level, the potential at the drain of MOS transistor Q1 is supplied from constant voltage source VDD through MOS transistor Qo, and voo vt - ΔVTO (
VT is the threshold voltage of the MOS transistor, ΔVtO
is the change in threshold voltage due to the back bias effect of the MOS transistor Qo. Next, when oscillation source 1 becomes high level and oscillation source 2 becomes low level, the drain of MOS type transistor Q1 is boosted by oscillation source 1 via coupling capacitance C1, and at the same time, MOS type transistor Q
1, current flows to the drain of the MOS transistor Q2, increasing the drain voltage of the MOS transistor Q2. Next, when the oscillation source 1 becomes low level and the oscillation source 2 becomes high level again, the potential of the drain of MOS transistor Q2 becomes higher than that of the drain of MOS transistor Q+ when oscillation source 1 was at high level. The voltage is boosted to the potential. Similarly, the drain voltage of each MOS type transistor is boosted for each stage.
発明が解決しようとする課題
しかしながら上記の従来構成では、発振源１及び発振源
２に接続される負荷容量が大きいために、この負荷容量
を充電するために、発振源から大きな瞬時電流が流れて
しまう。この電流は電源ラインから供給されるため、電
源ラインに大きな瞬時電流が流れる。Problem to be Solved by the Invention However, in the above conventional configuration, since the load capacitance connected to the oscillation source 1 and the oscillation source 2 is large, a large instantaneous current flows from the oscillation source in order to charge this load capacitance. Put it away. Since this current is supplied from the power line, a large instantaneous current flows through the power line.
この電流によって高い強度の電磁波が輻射され、周辺電
子機器への雑音混入の原因となる。また、この電流によ
る電圧変動など、種々の障害の原因ともなる。This current radiates high-intensity electromagnetic waves, causing noise intrusion into peripheral electronic equipment. Furthermore, this current causes various problems such as voltage fluctuations.
本発明は上記従来の問題点を解決するもので、瞬時電流
を低下させることのできる昇圧回路の提供を目的とする
。The present invention solves the above-mentioned conventional problems, and aims to provide a booster circuit that can reduce instantaneous current.
課題を解決するための手段
この目的を達成するために、本発明の昇圧回路は、各Ｍ
ＯＳ型トランジスタのドレインに接続された結合容量の
他端が論理ゲートを介して、互いに隣り合うＭＯＳ型ト
ランジスタのドレインに接続された結合容量の他端と接
続され、論理ゲート人力の一端が発振源に接続される構
成を有している。Means for Solving the Problems To achieve this object, the booster circuit of the present invention provides
The other end of the coupling capacitor connected to the drain of the OS type transistor is connected to the other end of the coupling capacitor connected to the drain of the MOS type transistors adjacent to each other via a logic gate, and one end of the logic gate is connected to the oscillation source. It has a configuration that is connected to.
作用
この構成によって、各結合容量に送り込まれる電流は、
それぞれ異なる論理ゲートから供給されるため、それぞ
れの結合容量の充電電流に論理ゲートの遅延時間に相等
する時間差が生ずる。論理ゲートの遅延時間は負荷容量
やトランジスタのサイズを変えることによって任意に設
定できるので、本回路における各結合容量の充電電流に
時間差を設定することができる。この時間差によって電
源電流のピーク値を低下させることができる。Effect: With this configuration, the current fed into each coupling capacitance is
Since each of the coupling capacitances is supplied from a different logic gate, a time difference equivalent to the delay time of the logic gate occurs in the charging current of each coupling capacitor. Since the delay time of the logic gate can be set arbitrarily by changing the load capacitance and the size of the transistor, a time difference can be set in the charging current of each coupling capacitor in this circuit. This time difference can reduce the peak value of the power supply current.
実施例
本発明を実施例により、図面を用いて説明する。第１図
、第２図は各々、本発明の一実施例を示す回路ブロック
図、具体回路図である。とくに、第２図では、６個のＭ
ＯＳ型トランジスタＱＩＱ２． Ｑｓ、 Ｑ４． Ｑａ
、 Ｑａが直列に接続され、それぞれのＭＯＳ型トラン
ジスタのゲートはそれぞれのドレインに接続され、ＭＯ
Ｓ型トランジスタＱ２．Ｑ３．Ｑ４．Ｑｓ、Ｑｓのドレ
インはそれぞれ結合容量Ｃ１，Ｃ２１Ｃ３，Ｃ４，Ｃｓ
を介してＭＯＳ型トランジスタＱ７〜Ｑ＋ｅでなるイン
バータ構成の論理ゲートの出力Ｎ１．Ｎ ２ 、Ｎ ３
１ Ｎ ４゜Ｎ５に接続され、５個の論理ゲートは直列
に接続され、入力には単一の発振源が接続されている。EXAMPLES The present invention will be explained by way of examples and with reference to the drawings. FIG. 1 and FIG. 2 are a circuit block diagram and a specific circuit diagram, respectively, showing one embodiment of the present invention. In particular, in Figure 2, six M
OS type transistor QIQ2. Qs, Q4. Qa
, Qa are connected in series, the gate of each MOS type transistor is connected to the respective drain, and the MO
S-type transistor Q2. Q3. Q4. The drains of Qs and Qs have coupling capacitances C1, C21, C3, C4, and Cs, respectively.
The output N1. N2, N3
1 N 4° N5, five logic gates are connected in series, and a single oscillation source is connected to the input.
つぎに、本実施例についてその動作を説明する。Next, the operation of this embodiment will be explained.
第３図は発振源の出力に対する論理ゲート出力のタイミ
ングを示す。ＭＯＳ型トランジスタＱ２ 。FIG. 3 shows the timing of the logic gate output relative to the oscillation source output. MOS type transistor Q2.
Ｑ３．Ｑ４．Ｑａ、ＱＧのドレインがそれぞれ結合容量
ｃ１．Ｃ２，Ｃ３，Ｃ４Ｔ Ｃ５を介して論理ゲートの
出力Ｎ１． Ｎ２． Ｎ３． Ｎ４． ＮＳによって昇
圧されることによって、電荷が順次出力側へ送られると
同時に昇圧効果が生じ、出力で高電圧が得られる。本実
施例によれば、直列接続した論理ゲートの出力Ｎｌ、
Ｎ２． Ｎ３１ Ｎ４． Ｎ５によって結合容量ＣＩｌ
Ｃ２，Ｃ３，Ｃ４，Ｃ５をツレツレ充電スルため、そ
れぞれの充電電流のピーク値を低く設定することができ
る。しかもそれぞれの充電電流は論理ゲートの遅延時間
だけずれるため、電源ラインに流れる瞬時電流のピーク
値が低下する。これによって電源ラインからの輻射電磁
波の強度を低下させることができる。Q3. Q4. The drains of Qa and QG each have a coupling capacitance c1. C2, C3, C4T The output of the logic gate N1. N2. N3. N4. By boosting the voltage by the NS, charges are sequentially sent to the output side and at the same time a boosting effect occurs, and a high voltage is obtained at the output. According to this embodiment, the output Nl of the logic gates connected in series,
N2. N31 N4. Coupling capacitance CIl by N5
Since C2, C3, C4, and C5 are charged gradually, the peak value of each charging current can be set low. Moreover, since the respective charging currents are shifted by the delay time of the logic gate, the peak value of the instantaneous current flowing through the power supply line decreases. This allows the intensity of radiated electromagnetic waves from the power supply line to be reduced.
第４図は本発明の他の実施例である。上記実施例１にお
いて、結合容量Ｃ１をチャージするための論理ゲートを
２人力のＮＯＲゲートとし、入力の１つを終段論理ゲー
ト出力Ｎ５に接続し、もう一方の入力を信号端子Ｓ１に
接続する。以上のように構成された本実施例について以
下その動作を説明する。図６は各論理ゲート出力のタイ
ミングである。信号端子Ｓ！にローレベルを与えること
によって、環状に接続された５個の論理ゲートは発振源
として働き、各論理ゲートの出力Ｎ ｌ ＊ Ｎ ２
＊Ｎ３．Ｎ、、Ｎ５によって結合容量ｃｌ、 Ｃ２１Ｃ
３１Ｃ４，ｃｓをそれぞれ充電することによって、昇圧
効果を得ることができる。FIG. 4 shows another embodiment of the invention. In the first embodiment described above, the logic gate for charging the coupling capacitance C1 is a two-man powered NOR gate, one of the inputs is connected to the final stage logic gate output N5, and the other input is connected to the signal terminal S1. . The operation of this embodiment configured as above will be described below. FIG. 6 shows the timing of each logic gate output. Signal terminal S! By giving a low level to , the five logic gates connected in a ring act as an oscillation source, and the output of each logic gate N l * N 2
*N3. N, , N5 gives the coupling capacitance cl, C21C
A boosting effect can be obtained by charging 31C4 and cs respectively.
発明の効果
本発明によれば、直列接続された論理ゲートの各々の出
力によって、各結合容量を充電するので、それぞれの充
電電流のピーク値を低（設定することができ、しかも、
それぞれの充電電流は各論理ゲートの遅延時間だけ相互
にずれるため、電源ラインに流れる瞬時電流はピーク値
の低下に好都合に作用し、総合して、電源ラインの瞬時
電流の低下ないしは低電流安定化がはかられる。Effects of the Invention According to the present invention, since each coupling capacitance is charged by the output of each of the logic gates connected in series, the peak value of each charging current can be set to a low value.
Since the respective charging currents are shifted from each other by the delay time of each logic gate, the instantaneous current flowing in the power supply line favorably reduces the peak value, and overall, the instantaneous current in the power supply line is reduced or stabilized at a low level. can be measured.
第１図は本発明の回路構成を示すブロック図、第２図は
本発明の一実施例を示す回路図、第３図は第２図の回路
図における発振源と各論理ゲートの出力電圧とのタイミ
ングを示すタイミングチャート、第４図は本発明の他の
実施例を示す回路図、第５図は第４図の回路図の論理ゲ
ート出力のタイミングを示すタイミングチャート、第６
図は従来例昇圧回路の回路図である。
Ｔ ｒｏ、Ｔ ｒ＋−・”Ｔ ｒｎ、Ｑｏ、Ｑｌ・・”
・・Ｑｎｓ ｐＯ。
Ｐｌ・・・Ｐｌ７・・・・・・ＭＯＳ型トランジスタ、
Ｃ１，Ｃ２・・・Ｃｎ・・・・・・結合容量、Ｎ１．
Ｎ２・・・Ｎ５・・・・・・論理ゲート出力、Ｌｌ＋Ｌ
２・・・Ｌｎ・・・・・・論理ゲート。
代理人の氏名 弁理士 粟野重孝 ほか１名区
Ｕ）
−Ｉ 工
四−
怖
にFig. 1 is a block diagram showing the circuit configuration of the present invention, Fig. 2 is a circuit diagram showing an embodiment of the invention, and Fig. 3 shows the oscillation source and the output voltage of each logic gate in the circuit diagram of Fig. 2. 4 is a circuit diagram showing another embodiment of the present invention. FIG. 5 is a timing chart showing the timing of output of the logic gate in the circuit diagram of FIG. 4.
The figure is a circuit diagram of a conventional booster circuit. T ro, T r+-・"T rn, Qo, Ql..."
...Qns pO. Pl...Pl7...MOS type transistor,
C1, C2...Cn...Coupling capacity, N1.
N2...N5...Logic gate output, Ll+L
2...Ln...Logic gate. Name of agent: Patent attorney Shigetaka Awano and 1 other person Ward U) -I Koushi- Scary
Claims (1)
ランジスタと、第１の論理ゲートと、前記第１の論理ゲ
ートの出力と前記第１のＭＯＳ型トランジスタのドレイ
ンとの間に設けられた第１の結合容量とで第１の単位構
成をなし、前記第１のＭＯＳ型トランジスタのソースが
、第２の単位構成の中の第２のＭＯＳ型トランジスタの
ドレインに接続され、前記第１の論理ゲートの出力が前
記第２の単位構成の中の第２の論理ゲートの入力に接続
されて、各々直列結合され前記第１のＭＯＳ型トランジ
スタのドレインがダイオード結合のＭＯＳ型トランジス
タを介して定電圧源Ｖ＿Ｄ＿Ｄに接続されるとともに前
記の論理ゲートの入力が発振源に接続されたことを特徴
とする昇圧回路。a first MOS transistor whose gate and drain are commonly connected; a first logic gate; and a first MOS transistor provided between the output of the first logic gate and the drain of the first MOS transistor. 1, the source of the first MOS type transistor is connected to the drain of the second MOS type transistor in the second unit configuration, and the first logic The output of the gate is connected to the input of the second logic gate in the second unit configuration, and the drains of the first MOS transistors are connected in series, and the drains of the first MOS transistors are connected to the inputs of the second logic gates, and the drains of the first MOS transistors are connected to the inputs of the second logic gates in the second unit configuration. A booster circuit characterized in that the booster circuit is connected to a source V_D_D and an input of the logic gate is connected to an oscillation source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213986A JPH0262796A (en) | 1988-08-29 | 1988-08-29 | Boosting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213986A JPH0262796A (en) | 1988-08-29 | 1988-08-29 | Boosting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262796A true JPH0262796A (en) | 1990-03-02 |
Family
ID=16648357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213986A Pending JPH0262796A (en) | 1988-08-29 | 1988-08-29 | Boosting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262796A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525595B2 (en) | 2000-03-07 | 2003-02-25 | Nec Corporation | Booster, IC card having the same, and electronic equipment having the same |
| US6816000B2 (en) * | 2000-08-18 | 2004-11-09 | Texas Instruments Incorporated | Booster circuit |
| US7138200B1 (en) | 1997-12-18 | 2006-11-21 | Toyota Jidosha Kabushiki Kaisha | Fuel cell and separator for the same |
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| JPS6285669A (en) * | 1985-10-08 | 1987-04-20 | Sony Corp | Boosting circuit |
-
1988
- 1988-08-29 JP JP63213986A patent/JPH0262796A/en active Pending
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