JPH0262124A - A/d変換器 - Google Patents
A/d変換器Info
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- JPH0262124A JPH0262124A JP21398988A JP21398988A JPH0262124A JP H0262124 A JPH0262124 A JP H0262124A JP 21398988 A JP21398988 A JP 21398988A JP 21398988 A JP21398988 A JP 21398988A JP H0262124 A JPH0262124 A JP H0262124A
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- digital
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- 230000015654 memory Effects 0.000 claims abstract description 14
- 238000005070 sampling Methods 0.000 abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はオーバーサンプリング型AD変換器に関し、特
にディジタルフィルタの並列構成により高速かつ高精度
化をはかったAD変換器に関するものである。
にディジタルフィルタの並列構成により高速かつ高精度
化をはかったAD変換器に関するものである。
従来の技術
高速のA/D変換器としては並列形が優れている。この
方式は、nビットのAD変換器であれば2’−1個の比
較器を用意し、これに比較すべき電圧を印加しておきこ
の基準電圧と入力電圧を比較し入力電圧のレベルを検出
するものである。この方式では速度は速いが多数の比較
器を必要とするため素子数が増大すること、変換精度を
高くすることが難しいなどの欠点がある。
方式は、nビットのAD変換器であれば2’−1個の比
較器を用意し、これに比較すべき電圧を印加しておきこ
の基準電圧と入力電圧を比較し入力電圧のレベルを検出
するものである。この方式では速度は速いが多数の比較
器を必要とするため素子数が増大すること、変換精度を
高くすることが難しいなどの欠点がある。
これに対し使用する素子に高い精度を必要としない方式
としてオーバーサンプリング形A/D変換器がある。
(例えば 日経エレクトロニクスNo、447 (19
88,5,16)p165)−船釣なA/D変換器のサ
ンプリング周波数は信号周波数帯域の3倍程度に設定さ
れている。これに対して、オーバーサンプリング形A/
D変換器はサンプリング周波数を信号周波数帯域の数倍
以上の高い周波数に設定することで、使用する素子の精
度が低くても高精度の変換ができるものである。
としてオーバーサンプリング形A/D変換器がある。
(例えば 日経エレクトロニクスNo、447 (19
88,5,16)p165)−船釣なA/D変換器のサ
ンプリング周波数は信号周波数帯域の3倍程度に設定さ
れている。これに対して、オーバーサンプリング形A/
D変換器はサンプリング周波数を信号周波数帯域の数倍
以上の高い周波数に設定することで、使用する素子の精
度が低くても高精度の変換ができるものである。
第3図は従来のデルタ・シグマ変調方式を使ったオーバ
ーサンプリングA/D変換器のブロック図を示す。21
は加算器、22は積分器、23は比較器、24は1サン
プル遅延回路、25はD/A変換器、26はディジタル
フィルタ、27はアナログ信号入力端子、28はディジ
タル信号の出力端子である。
ーサンプリングA/D変換器のブロック図を示す。21
は加算器、22は積分器、23は比較器、24は1サン
プル遅延回路、25はD/A変換器、26はディジタル
フィルタ、27はアナログ信号入力端子、28はディジ
タル信号の出力端子である。
端子27からのアナ・ログ入力信号と25のD/A変換
器の出力は21の加算器でその差が計算され22の積分
器に入力される。この積分器22の出力は23の比較器
に入力されディジタル信号に変換される。この比較器の
出力は24の遅延回路で1サンプル期間遅延され25の
D/A変換器に入力される。このA/D変換器は22の
積分器の出力がアナログ入力信号に追随する様に変化し
、これに対応するディジタル信号を得る方式のA/D変
換器である。このディジタル信号には大きな高周波成分
のノイズが含まれているので28のディジタルフィルタ
でこの成分が除去される。
器の出力は21の加算器でその差が計算され22の積分
器に入力される。この積分器22の出力は23の比較器
に入力されディジタル信号に変換される。この比較器の
出力は24の遅延回路で1サンプル期間遅延され25の
D/A変換器に入力される。このA/D変換器は22の
積分器の出力がアナログ入力信号に追随する様に変化し
、これに対応するディジタル信号を得る方式のA/D変
換器である。このディジタル信号には大きな高周波成分
のノイズが含まれているので28のディジタルフィルタ
でこの成分が除去される。
発明が解決しようとする課題
このオーバーサンプリング形AD変換器は、構成要素で
ある素子の精度が低くても高いi11度のA/D変換器
が実現でき、且つ通常の逐次比較形AD変換器の様に高
速化が難しいサンプル・ホールド回路を必要としない。
ある素子の精度が低くても高いi11度のA/D変換器
が実現でき、且つ通常の逐次比較形AD変換器の様に高
速化が難しいサンプル・ホールド回路を必要としない。
しかしながら、アナログ入力信号帯域よりも100倍以
上の高速サンプリング周波数を必要とするため音声等の
低い信号帯域の信号のA/D変換器としては、最適であ
るが。
上の高速サンプリング周波数を必要とするため音声等の
低い信号帯域の信号のA/D変換器としては、最適であ
るが。
ビデオ周波数帯域のA/D変換器としては、クロック周
波数が非常に高くなってしまい実現が難しい。特にディ
ジタルフィルタは比較的大規模になるため、半導体集積
化を図る必要があるが、速度の点で半導体集積化は困難
である。
波数が非常に高くなってしまい実現が難しい。特にディ
ジタルフィルタは比較的大規模になるため、半導体集積
化を図る必要があるが、速度の点で半導体集積化は困難
である。
課題を解決するための手段
本発明は、加算器と積分器、比較器、D/A変換器、デ
ィジタルフィルタで構成されたオーバーサンプリング形
A/D変換器であって、上記比較器のディジタル信号が
シフトレジスタと複数個のメモリを介して複数個のディ
ジタルフィルタに入力され、並列演算処理できるA/D
変換器である。
ィジタルフィルタで構成されたオーバーサンプリング形
A/D変換器であって、上記比較器のディジタル信号が
シフトレジスタと複数個のメモリを介して複数個のディ
ジタルフィルタに入力され、並列演算処理できるA/D
変換器である。
また、上記比較器のディジタル信号が複数個のシフトレ
ジスタと複数個のメモリを介して複数個のディジタルフ
ィルタに入力され、並列演算処理できるA/D変換器で
ある。
ジスタと複数個のメモリを介して複数個のディジタルフ
ィルタに入力され、並列演算処理できるA/D変換器で
ある。
作用
このオーバーサンプリング形A/D変換器によれば、デ
ィジタルフィルタの処理速度を使用する素子の限界まで
低くすることができ、ビデオ帯域等の高周波アナログ信
号をA/D変換できる。また、ディジタルフィルタのク
ロック周波数の制限がなくなるので、A/D変換器のサ
ンプリング周波数を高くでき、グラニュラ−雑音や勾配
過負荷雑音を小さくおさえることができ、高速、高精度
のA/D変換器が実現できる。
ィジタルフィルタの処理速度を使用する素子の限界まで
低くすることができ、ビデオ帯域等の高周波アナログ信
号をA/D変換できる。また、ディジタルフィルタのク
ロック周波数の制限がなくなるので、A/D変換器のサ
ンプリング周波数を高くでき、グラニュラ−雑音や勾配
過負荷雑音を小さくおさえることができ、高速、高精度
のA/D変換器が実現できる。
実施例
第1図は本発明のオーバーサンプリング形A/D変換器
の一実施例である。従来例と同じ部分は同じ番号で示す
。21は加算器、22は積分器、23は比較器、24は
1サンプル遅延回路、25はD/A変換器、1−1から
1−3はディジタルフィルタ、2−1から2−3はメモ
リ、3はシフトレジスタ、4はマルチプレクサ、27は
アナログ信号入力端子、28はディジタル信号の出力端
子である。
の一実施例である。従来例と同じ部分は同じ番号で示す
。21は加算器、22は積分器、23は比較器、24は
1サンプル遅延回路、25はD/A変換器、1−1から
1−3はディジタルフィルタ、2−1から2−3はメモ
リ、3はシフトレジスタ、4はマルチプレクサ、27は
アナログ信号入力端子、28はディジタル信号の出力端
子である。
27のアナログ入力信号と25のD/A変換器の出力は
21の加算器でその差が計算され22の積分器に入力さ
れる。この積分器22の出力は23の比較器に入力され
ディジタル信号に変換される。この比較器は積分器22
の出力が一定の値よりも小さければ”1”を出力する。
21の加算器でその差が計算され22の積分器に入力さ
れる。この積分器22の出力は23の比較器に入力され
ディジタル信号に変換される。この比較器は積分器22
の出力が一定の値よりも小さければ”1”を出力する。
この信号は24の遅延回路で1サンプル期間遅延され、
25のD/A変換器に入力される。このD/A変換器の
出力で22の積分器の出力電圧は僅かに増加する。
25のD/A変換器に入力される。このD/A変換器の
出力で22の積分器の出力電圧は僅かに増加する。
逆に、積分器22の出力電圧の方が高ければ22の比較
器はIT O”を出力し、結果的に22の積分器の出力
電圧は僅かに減少する。こうして比較器23の出力とし
て得られたディジタル信号には大きな高周波成分のノイ
ズが含まれているので1−1から1−3のディジタルフ
ィルタでグラニュラ−雑音等のアナログ信号入力周波数
帯域より高い成分がカットされ、高ビットのディジタル
信号かえられる。比較器23の出力は一旦3のシフトレ
ジスタに取り込まれる。シフトレジスタの段数は、1−
1から1−3のディジタルフィルタの精度によってきま
る。このシフトレジスタ3のデータは2−1から2−3
のメモリにサンプリング周期に従って順番に振り分けら
れる。シフトレジスタ3からメモリへのデータ入力はス
ピードを速めるため並列入力となる。2−1から2−3
のメモリに一時的にストアされたデータは、各々1−1
から1−3のディジタルフィルタに入力され、演算され
る。こうして各々のディジタルフィルタで演算されたデ
ィジタル信号は3のマルチプレクサに入力され順番にデ
ィジタル出力端子18に出力される。
器はIT O”を出力し、結果的に22の積分器の出力
電圧は僅かに減少する。こうして比較器23の出力とし
て得られたディジタル信号には大きな高周波成分のノイ
ズが含まれているので1−1から1−3のディジタルフ
ィルタでグラニュラ−雑音等のアナログ信号入力周波数
帯域より高い成分がカットされ、高ビットのディジタル
信号かえられる。比較器23の出力は一旦3のシフトレ
ジスタに取り込まれる。シフトレジスタの段数は、1−
1から1−3のディジタルフィルタの精度によってきま
る。このシフトレジスタ3のデータは2−1から2−3
のメモリにサンプリング周期に従って順番に振り分けら
れる。シフトレジスタ3からメモリへのデータ入力はス
ピードを速めるため並列入力となる。2−1から2−3
のメモリに一時的にストアされたデータは、各々1−1
から1−3のディジタルフィルタに入力され、演算され
る。こうして各々のディジタルフィルタで演算されたデ
ィジタル信号は3のマルチプレクサに入力され順番にデ
ィジタル出力端子18に出力される。
この様に、本発明のオーバーサンブリシダ形A/D変換
器によれば、高速度で入力されるディジタル信号は3個
のディジタルフィルタに分割されて処理されるため、デ
ィジタルフィルタの処理速度を使用する素子の限界まで
低くすることができ、ビデオ帯域等の高周波アナログ信
号をA/D変換できる。また、ディジタルフィルタのク
ロック周波数の制限がなくなるので、A/D変換器のサ
ンプリング周波数を高くでき、グラニュラ7雑音や勾配
過負荷雑音を小さくおさえることができ、高速、高精度
のA/D変換器が実現できる。もちろんこの実施例では
3個のディジタルフィルタを使用した場合について説明
したが、この数にこだわるものではない。
器によれば、高速度で入力されるディジタル信号は3個
のディジタルフィルタに分割されて処理されるため、デ
ィジタルフィルタの処理速度を使用する素子の限界まで
低くすることができ、ビデオ帯域等の高周波アナログ信
号をA/D変換できる。また、ディジタルフィルタのク
ロック周波数の制限がなくなるので、A/D変換器のサ
ンプリング周波数を高くでき、グラニュラ7雑音や勾配
過負荷雑音を小さくおさえることができ、高速、高精度
のA/D変換器が実現できる。もちろんこの実施例では
3個のディジタルフィルタを使用した場合について説明
したが、この数にこだわるものではない。
第2図に本発明のオーバーサンプリング形A/D変換器
の他の実施例を示す。この実施例はシフトレジスタが高
速にできない場合の例である。第1図と同じ部分は同じ
番号で示す。21は加算器。
の他の実施例を示す。この実施例はシフトレジスタが高
速にできない場合の例である。第1図と同じ部分は同じ
番号で示す。21は加算器。
22は積分器、23は比較器、24は1サンプル遅延回
路、25はD/A変換器、1−1から1−3はディジタ
ルフィルタ、2−1から2−3はメモIJ、3−1と3
−2はシフトレジスタ、4と5はマルチプレクサ、27
はアナログ信号入力端子、28はディジタル信号の出力
端子である。
路、25はD/A変換器、1−1から1−3はディジタ
ルフィルタ、2−1から2−3はメモIJ、3−1と3
−2はシフトレジスタ、4と5はマルチプレクサ、27
はアナログ信号入力端子、28はディジタル信号の出力
端子である。
ディジタル信号を得るまでの動作については、第1図の
場合と同様である。比較器23のディジタル出力は5の
マルチプレクサによって3−1と3−2のシフトレジス
タに1データ毎に振り分けられる。シフトレジスタの段
数は、1−1から1−3のディジタルフィルタの精度に
よってきまる。
場合と同様である。比較器23のディジタル出力は5の
マルチプレクサによって3−1と3−2のシフトレジス
タに1データ毎に振り分けられる。シフトレジスタの段
数は、1−1から1−3のディジタルフィルタの精度に
よってきまる。
これら3−1と3−2のシフトレジスタのデータは2−
1から2−3のメモリにサンプリング周期に従って順番
に振り分けられる。2−1から2−3のメモリに一時的
にストアされたデータは、各々1−1から1−3のディ
ジタルフィルタに入力され、演算される。こうして各々
のディジタルフィルタで演算されたディジタル信号は3
のマルチプレクサに入力され順番にディジタル出力端子
18に出力される。
1から2−3のメモリにサンプリング周期に従って順番
に振り分けられる。2−1から2−3のメモリに一時的
にストアされたデータは、各々1−1から1−3のディ
ジタルフィルタに入力され、演算される。こうして各々
のディジタルフィルタで演算されたディジタル信号は3
のマルチプレクサに入力され順番にディジタル出力端子
18に出力される。
この様に高速度で入力されるディジタル信号は2個のシ
フトレジスタと3個のディジタルフィルタに分割されて
処理されるため個々のシフトレジスタとディジタルフィ
ルタは低速のものでよくなる。もちろんこの実施例では
2個のシフトレジスタと3個のディジタルフィルタを使
用した場合について説明したが、この数にこだわるもの
ではない。
フトレジスタと3個のディジタルフィルタに分割されて
処理されるため個々のシフトレジスタとディジタルフィ
ルタは低速のものでよくなる。もちろんこの実施例では
2個のシフトレジスタと3個のディジタルフィルタを使
用した場合について説明したが、この数にこだわるもの
ではない。
発明の効果
本発明のオーバーサンプリング形A/II)変換器は高
精度を保ちながらディジタルフィルタのクロック周波数
を下げることができるので、ビデオ帯域のA/D変換器
でも容易に半導体集積化することができる。
精度を保ちながらディジタルフィルタのクロック周波数
を下げることができるので、ビデオ帯域のA/D変換器
でも容易に半導体集積化することができる。
第1図は本発明のオーバーサンプリング形A/D変換器
の一実施例のブロック図、第2図は本発明のオーバーサ
ンプリング形A/D変換器の他の実施例のブロック図、
第3図は従来のオーバーサンプリング形A/D変換器の
プロ、ンク図である。 1・・ディジタルフイルり、2舎・メモリ、3・−シフ
トレジスタ、21・・加算器、22φの積分器、 23 ・ 拳比較器、 25 ・ ・D/A変換器。 ゴ 図
の一実施例のブロック図、第2図は本発明のオーバーサ
ンプリング形A/D変換器の他の実施例のブロック図、
第3図は従来のオーバーサンプリング形A/D変換器の
プロ、ンク図である。 1・・ディジタルフイルり、2舎・メモリ、3・−シフ
トレジスタ、21・・加算器、22φの積分器、 23 ・ 拳比較器、 25 ・ ・D/A変換器。 ゴ 図
Claims (2)
- (1)加算器と積分器、比較器、D/A変換器、ディジ
タルフィルタで構成されたオーバーサンプリング形A/
D変換器であって、上記比較器のディジタル信号がシフ
トレジスタと複数個のメモリを介して複数個のディジタ
ルフィルタに入力され、並列演算処理される手段を有す
ることを特徴とするA/D変換器。 - (2)加算器と積分器、比較器、D/A変換器、ディジ
タルフィルタで構成されたオーバーサンプリング形A/
D変換器であって、上記比較器のディジタル信号が複数
個のシフトレジスタと複数個のメモリを介して複数個の
ディジタルフィルタに入力され、並列演算処理される手
段を有することを特徴とするA/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21398988A JPH0262124A (ja) | 1988-08-29 | 1988-08-29 | A/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21398988A JPH0262124A (ja) | 1988-08-29 | 1988-08-29 | A/d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0262124A true JPH0262124A (ja) | 1990-03-02 |
Family
ID=16648412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21398988A Pending JPH0262124A (ja) | 1988-08-29 | 1988-08-29 | A/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0262124A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0613906A (ja) * | 1992-03-30 | 1994-01-21 | Toshiba Corp | Σ−δ変調器 |
WO2010109551A1 (ja) * | 2009-03-27 | 2010-09-30 | パナソニック株式会社 | フィルタ回路、送信フィルタ回路、半導体集積回路及び通信機器並びにフィルタ回路のタイミング調整方法 |
WO2020195534A1 (ja) * | 2019-03-28 | 2020-10-01 | パナソニックIpマネジメント株式会社 | Adコンバータ、センサ処理回路、及びセンサシステム |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59105571A (ja) * | 1982-11-20 | 1984-06-18 | インターナショナル コンピューターズ リミテッド | デイジタル電子回路 |
JPS59161115A (ja) * | 1983-03-04 | 1984-09-11 | Oki Electric Ind Co Ltd | 非巡回型デイジタルフイルタ |
JPS6226928A (ja) * | 1985-07-29 | 1987-02-04 | Oki Electric Ind Co Ltd | デルタ型アナログ/デイジタル変換器のデルタ変調回路 |
-
1988
- 1988-08-29 JP JP21398988A patent/JPH0262124A/ja active Pending
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
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US8395442B2 (en) | 2009-03-27 | 2013-03-12 | Panasonic Corporation | Filter circuit, transmission filter circuit, semiconductor integrated circuit, communication apparatus, and timing adjustment method for filter circuit |
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JPWO2020195534A1 (ja) * | 2019-03-28 | 2020-10-01 | ||
US11677411B2 (en) | 2019-03-28 | 2023-06-13 | Panasonic Intellectual Property Management Co., Ltd. | A/D converter, sensor processing circuit, and sensor system |
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