JPH0260204A - マイクロ波集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、使用面積の少ない小型マイクロ波集積回路に
関するものである。

従来の技術 従来のマイクロ波集積回路においては、アルミナなどの
誘電体基板の下面に接地電極を、その上面にマイクロス
トリップラインを形成し、高周波信号短絡用には１／４
波長先端開放マイクロストリップラインを、トランジス
タの直流バイアス給電端子には１／４波長チョーク回路
マイクロストリップラインを、また入出力インピーダン
スの整台用には先端開放あるいは短絡スタブを用いてい
る。

発明が解決しようとする課題 従来の増幅用マイクロ波集積回路の例を第６図に示す。

図において、■は下側に電極を有する入力側アルミナ基
板、２は下側に電極を有する出力側アルミナ基板、３は
砒化ガリウム（ＧａＡｓ）電界効果トランジスタ（ＦＥ
Ｔ）、４は入力側マイクロストリップライン、５は入力
結合用チップコンデンサ、６はゲート側マイクロストリ
ップライン、７は入力整合用先端開放スタブ（マイクロ
ストリップラインと同じことであるが、これに関しては
スタブと記述する）、８はゲートバイアス給電用１／４
波長チヨーク回路マイクロストリップライン、９は出力
側マイクロストリップライン、１０は出力結合用チップ
コンデンサ、１１はドレイン側マイクロストリップライ
ン、１２は出力整合用スタブ、１３はドレイン給電用１
／４波長チヨーク回路マイクロストリップライン、１４
′は給電点において高周波信号を短絡するための１／４
波長先端開放マイクロストリップラインであり、入力端
子と入力側マイクロストリップライン、出力端子と出力
側マイクロストリップライン、入力側マイクロストリッ
プラインと入力結合用チップコンデンサ、出力側マイク
ロストリップラインと出力結合用チップコンデンサ、ゲ
ートバイアス給電部およびドレインバイアス給電部と各
給電端子、およびＧａＡｓＦＥＴゲート電極、ドレイン
側マイクロストリップラインとＧａＡｓＦＥＴドレイン
電極、ＧａＡｓＦＥＴソース電極とアース（パッケージ
）は、それぞれワイヤーにより接続されている。また入
出力結合用チップコンデンサも、チップの上下にそれぞ
れ電極が形成されているので、マイクロストリップライ
ンの上に導電性接着剤等で下電極を接着固定することに
より電気的接続がなされている。またアルミナ基板もや
はりパッケージの上に導電性接着剤等で下電極を接着固
定することにより下電極が接地されている。

このように従来例では、高周波信号の短絡用に１／４波
長先端開放マイクロストリップライン、バイアス部に１
／４波長チョーク回路マイクロストリップライン、入出
力整合用に先端開放マイクロストリップラインが用いら
れている。２５０μｍのアルミナ基板を用い、１４ＧＨ
ｚで使用する場合、１／４波長は約２胴となる。また特
性インピーダンスが５０Ωとなるマイクロストリップラ
インの幅は約２５０μｍである。マイクロ波集積回路の
使用面積を小さくして、小型化を図り、材料費を低減し
ようとすると、この１／４波長の長さ、すなわち２ｍｍ
が制約条件となり、このため回路使用面積の削減がはな
はだ困難となっている。とくにＧａＡｓのモノリシック
マイクロ波集積回路を作る場合、面積が大きいことは、
価格面、製造歩留り面で著しく不利である。

課題を解決するための手段 上記目的を達成するために、本発明の高周波信号短絡用
１／４波長先端開放マイクロストリップライン、バイア
ス用１／４波長チヨーク回路マイクロストリップライン
、入出力整合用スタブには、その少なくとも一部の上部
または下部に、基板よりも誘電率が大きく、厚みの薄い
膜を有し、その上部または下部に前記各マイクロストリ
ップラインまたはスタブに対向して接地電極を設けるこ
とによって、前記各マイクロストリップラインの波長短
縮率を小さくし、これにより必要とするマイクロストリ
ップラインまたはスタブの長さを短縮するものである。

作用 上記のように構成することにより、小型で、使用面積の
小さいマイクロ波集積回路が得られる。

実施例 以下本発明の一実施例のマイクロ波集積回路について、
図面を参照しながら説明する。

（実施例１） 本実施例のマイクロ波集積回路の構造の一例を第１図に
示す。図において、１は下側に電極を有する入力側アル
ミナ基板、２は下側に電極を有する出力側アルミナ基板
、３は砒化ガリウム（ＧａＡｓ）電界効果トランジスタ
（ＦＥＴ）、４は入力側マイクロストリップライン、５
は入力結合用チップコンデンサ、６はゲート側マイクロ
ストリップライン、７は入力整合用先端開放スタブ、８
はゲートバイアス給電用１／４波長チヨーク回路マイク
ロストリップライン、９は出力側マイクロストリップラ
イン、１０は出力結合用チップコンデンサ、１１はドレ
イン側マイクロストリップライン、１２は出力整合用先
端開放スタブ、１３はドレイン給電用１／４波長チヨー
ク回路マイクロストリップライン、１４は給電点におい
て高周波信号を短絡するための１／４波長先端開放マイ
クロストリップラインである。入力端子と入力側マイク
ロストリップライン、出力端子と出力側マイクロストリ
ップライン、入力側マイクロストリップラインと入力結
合用チップコンデンサ、出力側マイクロストリップライ
ンと出力結合用チップコンデンサ、ゲートバイアス給電
部およびドレインバイアス給電部と主給電端子、および
ＧａＡｓＦＥＴゲート電極、ドレイン側マイクロストリ
ップラインとＧａＡｓＦＥＴドレイン電極、ＧａＡｓＦ
ＥＴソース電極とアース（パッケージ）は、それぞれワ
イヤーにより接続されている。また入出力結合用チップ
コンデンサも、チップの上下にそれぞれ電極が形成され
ているので、マイクロストリップラインの上に導電性接
着剤等で下電極を接着固定することにより電気的接続が
なされている。またアルミナ基板もやはりパッケージの
上に導電性接着剤等で下電極を接着固定することにより
下電極が接地されている。１５は１／４波長先端開放マ
イクロストリモ された１μｍ厚みの酸化チタン膜、１６はその上に、前
記１／４波長先端開放マイクロストリップラインに対向
して設けられた接地電極である。この図では接地部につ
いて描いてないが、実際には基板端まで接地電極をのば
し、そこで金リボンなどで接地している。第２図は、前
記１／４波長先端開放マイクロストリップライン部を、
横からみた図である。図において、■はアルミナ基板、
１４は１／４波長先端開放マイクロストリップライン、
１５は酸化チタン膜、１６はその上に設けられた、接地
電極である。

本実施例の構造における１／４波長先端開放マイクロス
トリップラインは、上下を接地電極で挾まれたいわゆる
トリプレート線路構造となっている。しかし酸化チタン
膜の膜圧が１μｍであり、アルミナ基板の厚み２５０μ
ｍに対して、圧倒的に薄いことから、実質的には、酸化
チタンを誘電体とするマイクロストリップライン構造と
なっている。酸化チタン膜の誘電率は約１００、アルミ
ナ基板の誘電率は約１０である。マイクロストリップラ
インの波長短縮率は、基板の実効誘電率の平方根に反比
例する。実効誘電率は、近似的に基板の誘電率に比例す
るので、アルミナ基板に比べ約１０倍の誘電率を有する
酸化チタン膜を用いた場合、波長短縮率は約１／３、す
なわちこの部分の１／４波長に対応するマイクロストリ
ップラインの長さは、アルミナ基板上の長さの約１／３
となる。線路の特性インピーダンスは誘電率と、基板厚
みの関数であるが、厚みが１μｍと薄いので、アルミナ
基板上のように２５０μｍと広くしなくても、数μｍで
５０Ω以下の低インピーダンスが得られる。

この部分には大きい電流は流れないことから、数μｍに
まで細くしても問題がない。上部接地電極は、少なくと
も対向するマイクロストリップラインの幅と同等以上あ
ればよく、３倍程度あれば十分である。

（実施例２） 本実施例のマイクロ波集積回路の構造の他の例を第３図
に示す。図において、１から７および９から１２までは
実施例１と同様である。また１４′は従来例の第６図と
同様である。本実施例では、バイアス用１／４波長チヨ
ーク回路マイクロストリップライン８’、１３’部分に
、酸化チタン膜１５とその上の接地電極１６を設けた構
造となっている。

アルミナ基板、酸化チタン膜の膜厚は実施例１と同様で
ある。したがってこの部分が、実施例１と同様に、実質
的に酸化チタンを基板とするマイクロストリップライン
構造となっており、アルミナ基板上で１／４波長に対応
する長さが、約１／３と短縮できる。

（実施例３） 本実施例のマイクロ波集積回路の構造の他の例を第４図
に示す。図において、１から１２までは実施例１と同様
である。そして８′および１３′の１／４波長チョーク
回路マイクロストリップラインおよび、１４の１／４波
長先端開放マイクロストリップラインの上に、１μｍの
酸化チタン膜１５とその上の接地電極、１６を設けたも
のである。したがって本実施例は、実施例１と実施例２
の組合せ例であり、それぞれの実施例の説明において述
べたように、この場合には１／４波長チョーク回路マイ
クロストリップラインおよび１／４波長先端開放マイク
ロストリップラインの長さが、アルミナ基板上に比べｌ
／３となり、より小型化および基板面積の削減が図れる
。

（実施例４） 本実施例のマイクロ波集積回路の構造の他の例を第５図
に示す。図において、１から６までと８から１１まで、
又１３．１４’は実施例１と同じである。

そして７′は入力整合用先端開放スタブ、１２′は出力
整合用先端開放スタブで、この上に１ａｍの酸化チタン
膜１５とその上の接地電極、１６を設けたものである。

したがってこの場合には、入力整合用および出力整合用
先端開放スタブの両者の長さが、アルミナ基板上に比べ
１／３となり、小型化および基板面積の削減が図れる。

（実施例５） 上記実施例１〜４においては、いずれも短縮したい部分
の上部に高誘電率の膜を形成し、その上に接地電極を形
成した例を示したが、高誘電率膜および接地電極を、短
縮したい部分の下側に形成してもほぼ同様の効果が得ら
れる。第６図は第２図と対比して、その実施例を示した
ものである。

図において、１はアルミナ基板、１４は短縮したい部分
、例えば１／４波長先端開放マイクロストリップライン
、１５は高誘電率膜、１６は接地電極である。この場合
はトリプレート構造ではなく通常のマイクロストリップ
ライン構造となるが、前記実施例もほぼ近イ以的には同
様の構造と考えてよいものであり、その効果はほぼ同じ
である。ここでは１／４波長先端開放マイクロストリッ
プラインについて述べたが、１／４波長チョーク回路マ
イクロストリップラインおよびインピーダンス整合用ス
タブにおいても同様の構成をとることができる。

発明の効果 本発明は、以上説明したような構成から成るので、以下
に記載されるような効果を示す。

高周波信号短絡用１／４波長先端開放マイクロストリッ
プライン、バイアス用１／４波長チｉｆｆ　−り回路マ
イクロストリップライン、入出力整合用各種スタブには
、その少なくとも一部の上部または下部に、基板よりも
誘電率が大きく、厚みの薄い膜を有し、その上部または
下部に前記各マイクロストリップラインおよびスタブに
対向して接地電極を設けることによって、前記各マイク
ロストリップラインおよびスタブの波長短縮率を小さく
し、これにより、１／４波長に相当する長さを短縮し、
基板使用面積の削減および小型化が図れる。

本実施例においては、アルミナ基板の厚みは２５０μｍ
を用い、マイクロストリップラインの線幅として、やは
り２５０μｍを用いたが、使用周波数に応じて適当な値
を用いることができる。

また本実施例では基板としてアルミナ基板を用いたがこ
れに限定されるものではない。電極材料も本実施例では
ＣｒおよびＡｕを用いたがこれに限定されるものではな
い。

波長短縮率を小さくしたいマイクロストリップラインま
たはスタブの上に形成する誘電体は、基板上に各種の成
膜技術を用いて形成されるが、いずれにしても数１０μ
ｍ以上の厚い膜を形成することは困難である。したがっ
て波長短縮率を小さくするためには、基板よりも誘電率
の高いものを用いる必要がある。また厳密にはトリプレ
ート構造の伝送線になるのを、実質的に前記誘電体膜を
挾むマイクロストリップライン構造とするためには、高
誘電体膜の膜厚が基板厚みよりも薄くなくてはならない
。

本実施例では入出力整合用スタブとして、先端開放スタ
ブの例を示したが、これに限られる必要はなく、先端短
絡スタブであっても良いことは明らかである。

高誘電率基板を用いれば、回路の小型化を図れることは
明らかであるが、そうするとインピーダンスを従来と同
じ５０Ω程度にしようとした場合、基板厚みが極めて薄
くなるため、取り扱いが困難になり、またわずかの寸法
の違いで、インピーダンスが大きく変化するようになる
ため、インピーダンスの整合調整が極めて困難になる。

その点本発明の構造であれば、基板厚みおよび伝送線路
部分の寸法は従来どおりでよく、したがって取り扱いに
問題がなく、またインピーダンス整合調整も容易にでき
る。

【図面の簡単な説明】

第１図〜第６図は本発明のマイクロ波集積回路の各種実
施例の構造図、第７図は従来のマイクロ波集積回路の構
造図である。 １・・・・・・入力側アルミナ基板、２・・・・・・出
力側アルミナ基板、３・・・・・・ＧａＡｓＦＥＴ、’
４・・・・・・入力側マイクロストリップライン、５・
・・・・・入力結合用チップコンデンサ、６・・・・・
・ゲート側マイクロストリップライン、７・・・・・・
入力整合用先端開放スタブ、８・・・・・・ゲートバイ
アス給電用１／４波長マイクロストリップライン、９・
・・・・・出力側マイクロストリップライン、１０・・
・・・・出力結合用チップコンデンサ、１１・・・・・
・ドレイン側マイクロストリップライン、１２・・・・
・・出力整合用先端開放スタブ、１３・・・・・・ドレ
イン給電用１／４波長マイクロストリップライン、１４
・・・・・弓／４波長先端開放スタブ、１５・・・・・
・誘電体膜、１６・・・・・・接地電極。 代理人の氏名　弁理士　粟野重孝　はか１名Ｉ　・− ４・−・ ５−・− −一− 入’２］　ＩＰ＋アルミナ暮坂 出方１１アルミナ暮板 ＧａＡｓＦＥＴ 人力ｆ１マイクロストリ・ツブライソ 入乃結台用÷ツブコン手ソす ケート劉マイクロストリ・ノブライン 入力整合用完厖聞放スタブ ケートバイアス給電量ヴ４倹長 マイクロストリップライン ー　出力側マイクロストリヅブライソ 出力結台用チップフソテンナ ドレイソ制マイクロストリップライン 出力１台用先ｍ關放スタラ ドレインバイアス給電用１７４彼長 マイクロストリ１リブライン １／４Ｒ長先ｔｌＡｌ’！放ストリップライン特電体冑 第２図 第 図 ｒ２ が 図 第 図 第６図

Claims (3)

【特許請求の範囲】
1. （１）少なくともマイクロストリップラインと１／４波
   長先端開放マイクロストリップラインとを含むマイクロ
   波集積回路において、１／４波長先端開放マイクロスト
   リップラインの少なくとも一部の上部または下部に、基
   板よりも誘電率が大きく、厚みの薄い膜を有し、その上
   部または下部に前記１／４波長先端開放マイクロストリ
   ップラインに対向して接地電極を設けたマイクロ波集積
   回路。
2. （２）少なくともマイクロストリップラインと１／４波
   長チョーク回路マイクロストリップラインとを含むマイ
   クロ波集積回路において、１／４波長チョーク回路マイ
   クロストリップラインの少なくとも一部の上部または下
   部に、基板よりも誘電率が大きく、厚みの薄い膜を有し
   、その上部または下部に前記１／４波長チョーク回路マ
   イクロストリップラインに対向して接地電極を設けたマ
   イクロ波集積回路。
3. （３）少なくともマイクロストリップラインとインピー
   ダンス整合用スタブを含むマイクロ波集積回路において
   、前記インピーダンス整合用スタブの少なくとも一部の
   上部または下部に、基板よりも誘電率が大きく、厚みの
   薄い膜を有し、その上部または下部に前記インピーダン
   ス整合用スタブに対向して接地電極を設けたマイクロ波
   集積回路。