JPH0257041A - Multilevel qam transversal filter control circuit - Google Patents
Multilevel qam transversal filter control circuitInfo
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- 238000006243 chemical reaction Methods 0.000 claims description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 12
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 4
- 230000001934 delay Effects 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 abstract 1
- 238000005070 sampling Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 102100024331 Collectin-11 Human genes 0.000 description 2
- 101710194644 Collectin-11 Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術(第4図〜第6図)
発明が解決しようとする課題
課題を解決するだめの手段(第1図)
作用
実施例(第2図、第3図)
発明の効果
〔概要〕
多値QAM l−ランスバーサル・フィルタ制御回路に
関し、
クロックをN分周して極性信号および誤差信号をサンプ
リングすることにより制御回路の低速化をはかることを
目的とし、
極性信号と誤差信号に基づき相関を求める相関語群と、
該相関器群のディジタル出力をアナlコグ信号に変換す
る変換手段を具漏し、このアナログ信号をトランスバー
サル・フィルタのタップに印加する多値QAM)ランス
パーナル・フィルタ制御回路において、クロックを分周
ジーるクロック分周手段と、このクロック分周手段の出
力クロックを移相する移相手段と、分周手段によ′つ分
周されたクロックに応じて制御される1敗のFF群を設
け、このlsF群より初めのデータ速度よりも低い速度
の極性信号と誤差借りを得て、ごね、らに応して相関を
求めるように構成したちのである。[Detailed description of the invention] [Table of contents] Overview Industrial field of application Prior art (Figures 4 to 6) Problems to be solved by the invention Means for solving the problem (Figure 1) Working examples (Figures 2 and 3) Effects of the invention [Summary] Regarding the multi-level QAM l-ransversal filter control circuit, the speed of the control circuit can be reduced by dividing the clock by N and sampling the polarity signal and error signal. The purpose is to measure the correlation word group based on the polarity signal and the error signal, and
The clock is frequency-divided in a transversal filter control circuit (multilevel QAM) which omit the conversion means for converting the digital output of the correlator group into an analog cog signal and apply this analog signal to the taps of the transversal filter. A clock frequency dividing means that shifts the output clock, a phase shifting means that shifts the phase of the output clock of the clock frequency dividing means, and a group of one-loss FFs that are controlled in accordance with the clock frequency divided by the frequency dividing means. , from this lsF group, a polarity signal and an error signal at a speed lower than the initial data rate are obtained, and the correlation is determined according to the data rate.
本発明は多値QAM)ランスパーナル・フィルタの制御
回路に係り、特にこの制御回路においてクロックをN分
周して極性信号皮び誤差13号をサンプリングすること
により制御回路の低速化をはかり、消費電力の大きい高
速デバイスに比較して低速のデバイスで制御信号−を得
るよ・)にしたものである。The present invention relates to a control circuit for a multi-level QAM) transparnal filter, and in particular, in this control circuit, the clock is divided by N and the polar signal peel error No. 13 is sampled to reduce the speed of the control circuit and power consumption. This allows a low-speed device to obtain a control signal compared to a high-speed device with a high speed.
〔従来の技術〕
データ伝送の普及にともなって、伝送容量の増大が要求
され、多値QAM (Quadrature Aa+p
litude Modulation)方式が使用され
ている。[Prior Art] With the spread of data transmission, an increase in transmission capacity is required, and multilevel QAM (Quadrature Aa+p
(Litude Modulation) method is used.
QAM方式では、第4図に黒丸として信号点が配置され
ており、1信号点毎に4ピントのデータを1云送できる
。In the QAM system, signal points are arranged as black circles in FIG. 4, and one signal of 4-pin data can be transmitted for each signal point.
とごろでQAM方式のデータを解読するとき、第5図に
示す如く、トランスパーナル・フィルタ5()、51を
庚用して、■同相信号、■直交信号、Q同相信号、Q直
交・信号を得、■同相信号とQ直交13号をfJII算
器52により加算してI出力信号を求め、I直交1言号
と0同相化号を加算?A53により加算してQ出力(8
号を求め、これりI出力信号とQ出力13吋によりどの
信号点かを判別している。When decoding data in the QAM system, as shown in FIG. Obtain the orthogonal signal, ■ Add the in-phase signal and the Q-orthogonal signal 13 using the fJII calculator 52 to obtain the I output signal, and add the I-orthogonal 1 word and the 0-in-phase signal? A53 adds the Q output (8
This signal point is determined based on the I output signal and the Q output signal of 13 inches.
1−ランスパーナル・フィルタ50.51は同一に構成
されているので1+S表的に■測のトランスバーサル・
フィルタ50について説明する。なお、第5図のものは
3タツプ型の例である。The 1-transversal filters 50 and 51 have the same configuration, so the 1+S transversal filter is
The filter 50 will be explained. Note that the one shown in FIG. 5 is an example of a three-tap type.
トランスバーサル・フィルタ50番こは遅延線50−0
と50−1が設けられ、同相タップ540.54−1.
54−2及び直交タップ55−0.55−1.55−2
が設けられ、各同相タッグの出力は加算器50−2で加
算されてI同相信号が得られ、加算器52に送出される
。又芥直交タップの出力は加算H50−3で1■算され
てI直交信号が得られ、加算器53に送出される。この
トランスバーサル・フィルタ50には、図示省略した受
信部より1敗分信号が人力され、1−記の如く、■同相
信号と1直交信号が得られる。Q側のトランスバーサル
・フィルタ51には、図示省略した受信部よりQ成分信
号が入力され、同様にQ同相信号とQ直交信号が得られ
る。そして1−記の如く、これらのI同相信号、1直交
信号、(走置相信号、Q直交信号にもとづき、加算器5
2.53からI出力信号、Q出力信号が出力され、信号
点の判定が行われる。Transversal filter No. 50 is delay line 50-0
and 50-1 are provided, and in-phase taps 540.54-1 .
54-2 and orthogonal tap 55-0.55-1.55-2
are provided, and the outputs of the respective in-phase tags are added by an adder 50-2 to obtain an I-in-phase signal, which is sent to an adder 52. Also, the output of the orthogonal tap is multiplied by 1 in addition H50-3 to obtain an I orthogonal signal, which is sent to the adder 53. The transversal filter 50 receives one loss signal from a receiving section (not shown), and obtains an in-phase signal and one orthogonal signal as shown in 1-. A Q component signal is input to the Q side transversal filter 51 from a receiving section (not shown), and a Q in-phase signal and a Q orthogonal signal are similarly obtained. Then, as described in 1-1, based on these I in-phase signal, 1 orthogonal signal, (travel phase signal, and Q orthogonal signal), the adder 5
From 2.53, the I output signal and Q output signal are output, and the signal point is determined.
ところで、QAM方式でデータを伝送する場合、伝送路
にひずみがありフェージングが存在するような場合、信
号点がこの第4図の黒丸と一致しなくなり偏りが生ずる
。たとえば信号点PがP′に位置するように偏るものと
なる。これにもとづき極性信号りと誤差信号εがそれぞ
れIとQについて得られる。By the way, when transmitting data using the QAM method, if there is distortion and fading in the transmission path, the signal points will no longer match the black circles in FIG. 4, resulting in bias. For example, the signal point P is biased to be located at P'. Based on this, a polarity signal and an error signal ε are obtained for I and Q, respectively.
1について、極性信号りはQ軸を基準として信号へ19
′がそれより正側(右のJテ)にあれば[11、負側(
左の方)にあれば「0」となり、また誤差信号εは信号
点P′がI)よりも点線の範囲内でI成分が大きければ
づ−なわら右側にあれば’ 1 l、 zlsさければ
「0」となる。Regarding 1, the polarity signal is 19 to the signal with the Q axis as the reference.
′ is on the positive side (right Jte), then [11, negative side (
If the signal point P' is on the left side), it becomes ``0'', and if the signal point P' is on the right side, it becomes ``0'', and if the I component is larger than the signal point P' within the range of the dotted line, then the error signal ε becomes ``1 l, zls''. If so, it becomes "0".
Qについて、極性信号りは、信号点P′についてはI軸
よりトにあるとき極性信号りはr 1.1、F側にあれ
ば[0]となり、また誤差信号εは一屯鎖線と1軸の範
囲内で信号点P′がPよりもQ成分が大きければ「1」
、小さければ[0]となる。Regarding Q, the polarity signal is r 1.1 when the signal point P' is on the side of the I axis, and [0] when it is on the F side, and the error signal ε is If the Q component of signal point P' is larger than P within the range of the axis, it is "1"
, if it is smaller, it becomes [0].
そしてこれらのI、Qの極性信号と誤差信号は、第6図
に示す制御回路に入力されて、前記第5図に示すトラン
スバーサル・フィルタの同相タップ及び直交タップに対
する制御信号が作成され、各同相タップ、直交タップに
対する制御が行われる。These I and Q polarity signals and error signals are input to the control circuit shown in FIG. 6 to create control signals for the in-phase tap and quadrature tap of the transversal filter shown in FIG. Control is performed on in-phase taps and quadrature taps.
このトランスバー勺ル・フィルタ用の制御回路は、第6
図に示す如く、フリップ・フロップ群(以下FF群とい
う)60と、相関SJi?’61ト、積分器群62を具
備している。FFFe12.1サンプリング・タイム前
の極性信υ及び誤差信号を保持するF F 60−0〜
60−3を有する。すなわち、現在のシンブリング時の
極性信号をDl、l)Oとし誤差信号をε1、ε0とし
たとき、lサンプリング・タイム前の極性信号及び誤差
信号DD′i、ε1、ε?は、第6図に示す如く、FF
Fe12FF60−0〜60−3にそれぞれ保持される
ことになる。The control circuit for this transverse filter is the sixth
As shown in the figure, a flip-flop group (hereinafter referred to as FF group) 60 and a correlation SJi? '61 and an integrator group 62. FFFe12.1 FF 60-0 ~ that maintains the polarity reliability and error signal before the sampling time
60-3. That is, when the current polarity signal during simbling is Dl, l)O and the error signal is ε1, ε0, the polarity signal and error signal DD′i, ε1, ε0 l sampling time before? is the FF as shown in Figure 6.
It will be held in each of Fe12FF60-0 to 60-3.
相関器群61は現在の状態と1サンプリング・タイム前
のFFg60の保持データとの相関をとるものであって
、排他的論理和回路を具備し、後述する第2図に示す如
き関係でE ORを求めるものである。The correlator group 61 correlates the current state with the data held in the FFg 60 one sampling time ago, and is equipped with an exclusive OR circuit, and performs EOR in the relationship as shown in FIG. 2, which will be described later. This is what we seek.
積分器群62は相関器群61より出力されたディジタル
信号を積分してこれに応じたアナログ信号に変換し、第
6図に示す如く、1−記トランスハザル・フィルタ用の
制御信号を出力するものである。この制御付刃のAI、
Blは、」二記第5図に示すI側のトランスバーサル・
フィルタ50の各同相タップ、直交タップに印加されて
それぞれのタップ出力を制御するものである。そして制
御付刃へ〇、 B ’は、同様にQ側のトランスバーサ
ル・フィルタ51の各同相タップ、直交タップに印加さ
れてそれぞれのタップ出力を制御卸するものである。即
ち、積分器群62から出力される制御信号A−j、Aふ
、A + jは、第5図に示す如く、■側のトランスバ
ーザル・フィルタ50の同相タップ54−1.54−0
.54−2に印加され、制御信号B−!、Bム、Bat
は、第5図に示す如く、直交タップ55−1.55−O
155−2に印加される。そして制御信号A4、A8、
A、?は、同様にQ側のトランスバーザル・フィルタ5
1の図示省略した同相タップに印加され、制御信号B−
?、B8、Bl?はこれまた図示省略した直交タップに
印加されるものである。The integrator group 62 integrates the digital signal output from the correlator group 61, converts it into a corresponding analog signal, and outputs a control signal for the transhazal filter as shown in FIG. It is something. AI of this controlled blade,
Bl is the transversal on the I side shown in Figure 5 of Section 2.
It is applied to each in-phase tap and quadrature tap of the filter 50 to control the output of each tap. Control blades 0 and B' are similarly applied to each in-phase tap and quadrature tap of the Q-side transversal filter 51 to control the output of each tap. That is, the control signals A-j, Af, A+j outputted from the integrator group 62 are applied to the in-phase taps 54-1, 54-0 of the transversal filter 50 on the ■ side, as shown in FIG.
.. 54-2, and the control signal B-! , Bmu, Bat
As shown in FIG. 5, the orthogonal tap 55-1.55-O
155-2. and control signals A4, A8,
A.? Similarly, the transversal filter 5 on the Q side
1 is applied to the in-phase tap (not shown), and the control signal B-
? , B8, Bl? is also applied to an orthogonal tap (not shown).
ところで、第6図におけるFFFe12入力される極性
信号D1、Do、誤差信号ε1、ε0は、従来ではデー
タ速度に対応したクロックでデータを打ち抜くことによ
り得ていた。それ故、データ速度が大となれば、それに
対応して打ら抜きクロックの速度も人となり、デバイス
も高速なものが必要となる。ところでLSIでは、高速
デバイス程消費電力が大きいという問題点がある。それ
故、従来ではデータ速度が太き(なると、それに対応し
て制御回路も高速にしなければならず、発熱量が大きく
なり、LSI化に問題があった。By the way, the polarity signals D1, Do and error signals ε1, ε0 inputted to the FFFe12 in FIG. 6 were conventionally obtained by punching out data with a clock corresponding to the data rate. Therefore, as the data rate increases, the punching clock speed also increases, and high-speed devices are required. However, LSIs have a problem in that the higher the speed of the device, the greater the power consumption. Therefore, in the past, the data speed was high (as a result, the control circuit had to be correspondingly high-speed, and the amount of heat generated was large, which caused problems in LSI implementation.
したがって本発明の目的は、極性信号及び誤差信号を低
速のクロックでサンプリングして制御回路の低速化を計
ることができるトランスバーサル・フィルタ制御回路を
提供することである。Therefore, it is an object of the present invention to provide a transversal filter control circuit that can slow down the control circuit by sampling the polarity signal and the error signal with a low-speed clock.
前記目的を達成するため、本発明のトランスハサル・フ
ィルタ制御回路では、第1図(A)に示す如く、FFF
l、2.3.4とクロックCLKの周波数を2にする分
周器5と、クロックCLKの1サイクル分移相する移相
器6を設ける。In order to achieve the above object, in the transfer filter control circuit of the present invention, as shown in FIG.
1, 2.3.4, a frequency divider 5 that sets the frequency of the clock CLK to 2, and a phase shifter 6 that shifts the phase of the clock CLK by one cycle.
いま、クロックCL Kを分周器5によりその周波数を
2にしてこのクロックCL K 1をF” F群1.2
に印加するとともに、この分周器5の2分周した出力を
クロックCL Kの1サイクル分遅らせる移相器6に入
力し、移相器6から出力されたクロックCLK2をF
F群3.4に印加する。Now, the frequency of the clock CLK is set to 2 by the frequency divider 5, and this clock CLK1 is changed to F''F group 1.2.
At the same time, the output of the frequency divider 5 divided by two is inputted to the phase shifter 6 which delays the clock CLK2 by one cycle, and the clock CLK2 outputted from the phase shifter 6 is inputted to the phase shifter 6.
Apply to F group 3.4.
従って、FFFl、3に入力される極性信号りは、第1
図(B)に示す如く、クロックCL K1によりサンプ
リングされてこのFl・゛群1とFF群2に極性信号D
0、Dz−とじて順次保持され、またクロックCL K
2によりサンプリングされてFFF2aFF群4に極
性信号り0、D 、−とじて順次保持される。また誤差
信号ε1は、第1図(B)に示すクロックCL K L
によりFFFl及び2に極性信号ε。、ε2−及びε1
、ε3−として保持される。勿論Qに対する極性信号D
’、誤差信号ε0も同様にしてクロックC1,KI、C
I−に2によりFF群l、2.3.4に保持される。Therefore, the polarity signal input to FFF1,3 is
As shown in Figure (B), the polarity signal D is sampled by the clock CL K1 and sent to the Fl.
0, Dz- are held sequentially, and the clock CLK
The polarity signals are sampled by 0, D, - and held in the FFF2aFF group 4 in sequence. Further, the error signal ε1 is the clock CL K L shown in FIG. 1(B).
The polarity signal ε is caused by FFF1 and 2. , ε2− and ε1
, ε3−. Of course, the polarity signal D for Q
', error signal ε0 is similarly applied to clocks C1, KI, C
I-2 is held in FF group l, 2.3.4.
そして相関器群7によりこれらFF群1.2及びFF群
3.4の出力が、従来と同様に相関が得られるように組
み合わされEOR論理で処理され、そのディジタル出力
が、それぞれ積分器群8でアナログの直流信号に変換さ
れる。そしてFF群】、2からの出力にもとづく相関器
群出力の積分値と、FF群3.4からの出力にもとづく
相関器群出力の積分値とがそれぞれ加算器群9の加算器
9−0.9−1.9−2−により加算され、このように
分割された制御信号を1つにして得られた@御信号によ
り、トランスバーサル・フィJレタの各タップ。Then, the outputs of these FF groups 1.2 and 3.4 are combined by the correlator group 7 so as to obtain a correlation as in the conventional case, and processed by EOR logic, and the digital outputs are sent to the integrator group 8. is converted into an analog DC signal. Then, the integral value of the correlator group output based on the output from the FF group 3.4 and the integral value of the correlator group output based on the output from the FF group 3.4 are respectively calculated by the adder 9-0 of the adder group 9. Each tap of the transversal filter is controlled by the @ control signal obtained by adding together the control signals divided in this way by .9-1 and 9-2-.
が制御されることになる。will be controlled.
分周器5によりクロックCL Kの周波数を2にすると
ともに、移相器6によりクロックCL K 2をCLK
lよりクロックCL Kの周期だけシフトし、これらの
おそい速度のクロックCL K 1、C1、、K 2に
よりFF群1〜FF群4、相関器群7を制御することが
できるので、トランスバーサル・フィルタの制御回路を
おそい速度のクロックで制御することができるので、L
SI化した場合の発熱量等の問題点を改善することがで
きる。The frequency divider 5 sets the frequency of the clock CLK to 2, and the phase shifter 6 sets the clock CLK2 to CLK.
FF group 1 to FF group 4 and correlator group 7 can be controlled by the slow-speed clocks CL K1, C1, K2 by shifting the period of the clock CL K from l, so that the transversal Since the filter control circuit can be controlled by a slow clock, L
It is possible to improve problems such as the amount of heat generated when using SI.
〔実施例] 本発明の一実施例を第2図にもとづき説明する。〔Example] An embodiment of the present invention will be described based on FIG.
第2図において、第1図と同一符号は同一部分を示す。In FIG. 2, the same symbols as in FIG. 1 indicate the same parts.
10Aは第1制御回路であり、第1図(B)に示すクロ
ックCL K 1により制御されるFF群1.2と、こ
れらFF群1.2の出力にもとづき相関処理を行うEO
R回路7−0〜7−11を有する相関器群7Aと、EO
R回路7−0〜7−11のディジタル出力を積分するた
め抵抗RとコンデンサCよりなる12個の積分器を具備
する積分器群8Aを具備している。10A is a first control circuit, which includes an FF group 1.2 controlled by the clock CL K 1 shown in FIG. 1(B) and an EO that performs correlation processing based on the outputs of these FF group 1.2.
Correlator group 7A having R circuits 7-0 to 7-11 and EO
In order to integrate the digital outputs of the R circuits 7-0 to 7-11, an integrator group 8A including 12 integrators each consisting of a resistor R and a capacitor C is provided.
10Bは第2制御回路であり、FF群3.4と、これら
FF群3.4の出力にもとづき、」二記相関蓋群7Aと
同様の相関処理を行うEOR回路群を有する相関器群7
Bと、相関器群7Bのそれぞれのディジタル出力を積分
して上記積分器群8Aと同様に構成される積分器群8B
を具備している。10B is a second control circuit, which includes an FF group 3.4 and a correlator group 7 having an EOR circuit group that performs correlation processing similar to the correlation cover group 7A based on the outputs of the FF group 3.4.
B, and an integrator group 8B configured similarly to the above integrator group 8A by integrating the respective digital outputs of the correlator group 7B.
Equipped with:
またFF群1には4個のFFl−0〜l−3が具備され
、FF群2にはこれまた4個のFF20〜2−3が具備
されている。これらFF群1.2はクロックCLKIで
制御されるので、FFl012−0には第1図(B)で
示す極性信号1)。−D2−が順次サンプリング保持さ
れ、FF11.2−1には同じ(誤差信号ε。、C2−
が順次サンプリング保持される。そしてF I?l −
2,22には、極性信号Doによる極性信号FD:、F
D? −が順次サンプリング保持され、FFl−3,2
−3には誤差信号Fε8、Fe曾−がllllt次サン
プリング保持される。Further, FF group 1 includes four FFs l-0 to l-3, and FF group 2 also includes four FFs 20 to 2-3. Since these FF groups 1.2 are controlled by the clock CLKI, the FF1012-0 receives a polarity signal 1) shown in FIG. 1(B). -D2- is sequentially sampled and held, and the same (error signal ε., C2-
are sampled and held sequentially. And FI? l −
2 and 22 are polarity signals FD:, F based on the polarity signal Do.
D? - are sequentially sampled and held, FFL-3,2
-3, error signals Fε8 and Feso- are held in llllt-order sampling.
同様に第2制御回路10BのFF群3のFF3−〇〜3
−3及びFF群4のFF4−0〜4−3には、第2図に
示す如く、クロックCL K 2で制御される極性信号
FD!、FDX−1誤着信号Fεjs Fe入−1極性
信号F D 、 、OF D 、、−r誤差信号Fε?
% Fε!−が順次サンプリング保持される。Similarly, FF3-0 to 3 of FF group 3 of the second control circuit 10B
-3 and FFs 4-0 to 4-3 of FF group 4, as shown in FIG. 2, polarity signals FD! , FDX-1 error signal Fεjs Fe input-1 polarity signal F D , , OF D ,, -r error signal Fε?
%Fε! - are sampled and held sequentially.
そしてEOR回路7−〇は、FFl−0の出力と、F
F 2−1の出力が入力される。ごのEOR回路7−0
のディジタル出力は、抵抗RとコンデンサCを具備する
積分器に入力され、制御信号aとして加算器9−0に印
7JIIされる。The EOR circuit 7-0 then outputs the output of FFl-0 and F
The output of F2-1 is input. EOR circuit 7-0
The digital output of is input to an integrator comprising a resistor R and a capacitor C, and is applied to an adder 9-0 as a control signal a.
又第2制御回路10BでもFF3−0の出力とFF4−
1の出力によるEOR演算が相関器群7Bで行われ、そ
の積分出力が積分器群8Bよりこれまた制御信号a −
j として得られ、加算器90に印加される。かくして
加算器9−0より第1制御回路10Aから出力された制
御信号a−1と第2制御回路10Bから出力された制御
信号a −iとの和の制御信号A−1が出力される。そ
してこの制御信号A−iが、第5図に示す1例のトラン
スバサル・フィルタ50の同相タップ54−■への制御
信号として印加される。Also, in the second control circuit 10B, the output of FF3-0 and FF4-
An EOR operation using the output of 1 is performed in the correlator group 7B, and its integral output is also sent to the control signal a - from the integrator group 8B.
j and applied to adder 90. Thus, the adder 9-0 outputs a control signal A-1 which is the sum of the control signal a-1 output from the first control circuit 10A and the control signal a-i output from the second control circuit 10B. This control signal A-i is then applied as a control signal to the in-phase tap 54-■ of the example transversal filter 50 shown in FIG.
またEOR回路7−1は、F F 2−0の出力とF
F 2−1の出力が入力され、このFOR回路71の出
力は、同様に積分器でアナログ化され制御信号aムとし
て加算器9−1に人力される。また第2制御回路]、
OBでもFF4−0とF l” /11の出力によるE
OR演算が相関器群7Bで行われ、その積分出力が制御
信号aAとして出力され、加算器9−1に入力される。Further, the EOR circuit 7-1 connects the output of F F 2-0 and F
The output of F2-1 is input, and the output of this FOR circuit 71 is similarly converted into an analog signal by an integrator and inputted to an adder 9-1 as a control signal am. Also, the second control circuit],
Even in OB, E due to the output of FF4-0 and F l"/11
An OR operation is performed by the correlator group 7B, and its integral output is output as a control signal aA and input to the adder 9-1.
そしてこれにより加算器9−1から制御信号A!、が出
力され、これが第5図に示すT側のトランスバーサル・
フィルタ50の同相タップ54−0への制御信号として
印加されることになる。As a result, the control signal A! from the adder 9-1! , is output, and this is the T-side transversal signal shown in Figure 5.
It will be applied as a control signal to the in-phase tap 54-0 of the filter 50.
このように第1制御回路10Aと、第2制御回路10B
から得られたそれぞれ対応する制御信号は、同様に加算
され、かくして加算器9−2.93−9−11より、従
来のものと同様の制御信号A + j、B −1−”’
B 4 ?が得られ、■側のトランスバサル・フィルタ
50及びQ側のトランスバーサル・フィルタ51の所定
のタップの制御信号として印加されることになる。In this way, the first control circuit 10A and the second control circuit 10B
The respective corresponding control signals obtained from the above are added in the same way, and thus the adders 9-2, 93-9-11 produce control signals A + j, B -1-"', similar to the conventional ones.
B4? is obtained and applied as a control signal to predetermined taps of the transversal filter 50 on the ■ side and the transversal filter 51 on the Q side.
このようにして第1制御回路10A、第2制御回路]、
OBのデータ速度を従来の乙にし、相関器群7A及び
積分器群8Aと、相関器群7B及び積分器群8Bを経由
したのち2分割処理して得たそれぞれの制御信号を1つ
にまとめて正規の制御信号を得ることができる。In this way, the first control circuit 10A, the second control circuit],
The data rate of OB is set to the conventional B, and the respective control signals obtained by dividing into two after passing through correlator group 7A and integrator group 8A, and correlator group 7B and integrator group 8B are combined into one. A regular control signal can be obtained.
本発明の他の実施例を第3図により説明する。Another embodiment of the present invention will be described with reference to FIG.
第2図の場合は元のクロックCLKを2分周した場合で
あるが、第3図は一般的にN分周した例を示す。In the case of FIG. 2, the original clock CLK is frequency-divided by two, but FIG. 3 shows an example in which the frequency is generally divided by N.
第3図において40は分周器であり元のクロックCLK
の速度をN倍に低下させるものである。In Figure 3, 40 is a frequency divider and the original clock CLK
This reduces the speed by N times.
41、−42は元のクロックCL Kの1サイクル分だ
け移相する移相器であり、分周比がNのときN−1個用
意される。したがって移相器41は分周器40の出力す
るクロックCLKIを受けてこれよりクロックCL K
の1サイクル分移相するクロックCL K 2を出力す
る。したがって移相器42はそれより1つ前の移相器の
出力するクロックよりクロックCL Kの1サイクル分
移相したクロックCL K 2を出力する。41 and -42 are phase shifters that shift the phase by one cycle of the original clock CLK, and when the frequency division ratio is N, N-1 phase shifters are prepared. Therefore, the phase shifter 41 receives the clock CLKI output from the frequency divider 40 and uses the clock CLKI from there.
A clock CL K 2 whose phase is shifted by one cycle is output. Therefore, the phase shifter 42 outputs a clock CL K 2 whose phase is shifted by one cycle of the clock CL K from the clock output from the previous phase shifter.
31〜36はFF群であり、それぞれ極性信号D1、誤
差信号ε1、極性信号D0、誤差信号ε0が一時的にセ
ットされる4個OFFを具備している。31 to 36 are FF groups, each of which has four OFFs in which a polarity signal D1, an error signal ε1, a polarity signal D0, and an error signal ε0 are temporarily set.
そしてFF群31.32は分周器4oより出力されるク
ロックCL K 1によりセット制御され、FF群33
.34は移相器41より出力されるクロックCL K
2によりセット制御され、FF群35.36は移相器4
2より出力されるクロックCLKNによりセット制御さ
れる。The FF groups 31 and 32 are set and controlled by the clock CL K 1 output from the frequency divider 4o, and the FF groups 33
.. 34 is a clock CLK output from the phase shifter 41
2, and the FF groups 35 and 36 are controlled by the phase shifter 4.
The setting is controlled by the clock CLKN output from 2.
相関器群43は、上記相関器群7A、7Bと同様に、F
F群31と32、FF群33と34、FF群35と36
の出力にもとづきEOR処理を行い相関を得るものであ
り、複数のEOR回路(図示省略)を具備している。The correlator group 43, like the correlator groups 7A and 7B,
F groups 31 and 32, FF groups 33 and 34, FF groups 35 and 36
It performs EOR processing based on the output of , and obtains a correlation, and includes a plurality of EOR circuits (not shown).
相関器群43の各EOR回路の出力は、それぞれ積分器
群44において積分されてアナログ値に変換される。そ
して第2図と同様にそれぞれ同一のトランスバーサル・
フィルタの同一のタップに印加ずべき制御信号が加算器
群45の加算器450.45−1−に印加されて加算さ
れ、制御信号A−j、l+ −が得られる。これらの
制御信号は、同様に第5図のトランスバーサル・フィル
タ50.51の各タップに所定の通り印加されることに
なる。The output of each EOR circuit of the correlator group 43 is integrated in the integrator group 44 and converted into an analog value. Then, as in Fig. 2, each of the same transversal
The control signals to be applied to the same taps of the filters are applied to the adders 450.45-1- of the adder group 45 and added together to obtain the control signals A-j,l+-. These control signals are similarly applied to each tap of the transversal filter 50, 51 in FIG. 5 as prescribed.
[発明の効果]
本発明によれば、制御信号を得るため、従来はデ=り速
度に等しいクロックでデータを打ち抜いていたのに比較
して、分周器とFF群を使用し、データ速度を]/N化
して相関を求めることができるので、伝送速度が大とな
っても低速のデバイスで制御信号を得ることが可能とな
る。従って制御回路をLSI化し易くなる。[Effects of the Invention] According to the present invention, in order to obtain a control signal, a frequency divider and a group of FFs are used to punch out data at a clock rate equal to the data speed. ]/N to find the correlation, so even if the transmission speed is high, it is possible to obtain a control signal with a low-speed device. Therefore, it becomes easier to integrate the control circuit into an LSI.
第1図は本発明の原理説明図、
第2図は本発明の一実施例構成図、
第3図は本発明の他の実施例構成図、
第4図はQAM方式の信号点説明図、
第5図はトランスバーサル・フィルタ説明図、第6図は
従来の制御回路を示す。
1−4−F F群
5−分周器
6−移相器
7−相関器群
8−積分器群
9−加算器群Fig. 1 is a diagram explaining the principle of the present invention; Fig. 2 is a diagram illustrating the configuration of one embodiment of the invention; Figure 3 is a diagram illustrating the configuration of another embodiment of the invention; Figure 4 is a diagram illustrating signal points of the QAM system; FIG. 5 is an explanatory diagram of a transversal filter, and FIG. 6 shows a conventional control circuit. 1-4-F F group 5 - Frequency divider 6 - Phase shifter 7 - Correlator group 8 - Integrator group 9 - Adder group
Claims (1)
群と、該相関器群のディジタル出力をアナログ信号に変
換する変換手段を具備し、このアナログ信号をトランス
バーサル・フィルタのタップに印加する多値QAMトラ
ンスバーサル・フィルタ制御回路において、クロックを
分周するクロック分周手段(5)と、このクロック分周
手段(5)の出力クロックを移相する移相手段(6)と
、 分周手段(5)により分周されたクロックに応じて制御
される複数のFF群を設け、 このFF群より初めのデータ速度よりも低い速度の極性
信号と誤差信号を得て、これらに応じて相関を求めるよ
うに構成したことを特徴とする多値QAMトランスバー
サル・フィルタ制御回路。(1) Equipped with a correlator group that calculates correlation based on a polar signal and an error signal, and conversion means that converts the digital output of the correlator group into an analog signal, and applies this analog signal to the tap of the transversal filter. In the multi-level QAM transversal filter control circuit, a clock frequency dividing means (5) for dividing the clock frequency, a phase shifting means (6) for shifting the phase of the output clock of the clock frequency dividing means (5), and a frequency dividing means (5) for dividing the clock frequency. A plurality of FF groups controlled according to the frequency-divided clock are provided by the means (5), and a polarity signal and an error signal having a speed lower than the initial data rate are obtained from the FF group, and correlation is performed according to these. A multi-level QAM transversal filter control circuit, characterized in that it is configured to obtain the following.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63209198A JPH0257041A (en) | 1988-08-23 | 1988-08-23 | Multilevel qam transversal filter control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63209198A JPH0257041A (en) | 1988-08-23 | 1988-08-23 | Multilevel qam transversal filter control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0257041A true JPH0257041A (en) | 1990-02-26 |
Family
ID=16568976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63209198A Pending JPH0257041A (en) | 1988-08-23 | 1988-08-23 | Multilevel qam transversal filter control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0257041A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0358648A (en) * | 1989-07-27 | 1991-03-13 | Nec Corp | Control signal generating circuit |
-
1988
- 1988-08-23 JP JP63209198A patent/JPH0257041A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0358648A (en) * | 1989-07-27 | 1991-03-13 | Nec Corp | Control signal generating circuit |
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