JPH0257041A - Multilevel qam transversal filter control circuit - Google Patents

Abstract

PURPOSE:To obtain a control signal with a device at low speed even when a transmission speed goes to be high by using a divider and an FF group, causing data speed to be 1/N and obtaining correlation. CONSTITUTION:The bisected output of a frequency divider 5 is inputted to a phase shifter 6, which delays a clock CLK by one cycle, and a clock CLK2 to be outputted from the phase shifter 6 is impressed to FF groups 3 and 4. The outputs of these FF groups 1 and 2 and FF groups 3 and 4 are combined by a correlative device group 7 so as to obtain the correlation and processed by EOR logic. Then, the respective taps of a transversal filter are controlled by a control signal, for which the integrating value of the correlative device output to be based on the outputs from the FF groups 1 and 2 and the integrating value of the correlative device output to be based on the outputs from the FF groups 3 and 4 are added. Thus, the control circuit of the transversal filter can be controlled by the clock at the low speed. Then, heating quantity can be reduced in the case of LSI operation.

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図〜第６図） 発明が解決しようとする課題 課題を解決するだめの手段（第１図） 作用 実施例（第２図、第３図） 発明の効果 〔概要〕 多値ＱＡＭ　ｌ−ランスバーサル・フィルタ制御回路に
関し、 クロックをＮ分周して極性信号および誤差信号をサンプ
リングすることにより制御回路の低速化をはかることを
目的とし、 極性信号と誤差信号に基づき相関を求める相関語群と、
該相関器群のディジタル出力をアナｌコグ信号に変換す
る変換手段を具漏し、このアナログ信号をトランスバー
サル・フィルタのタップに印加する多値ＱＡＭ）ランス
パーナル・フィルタ制御回路において、クロックを分周
ジーるクロック分周手段と、このクロック分周手段の出
力クロックを移相する移相手段と、分周手段によ′つ分
周されたクロックに応じて制御される１敗のＦＦ群を設
け、このｌｓＦ群より初めのデータ速度よりも低い速度
の極性信号と誤差借りを得て、ごね、らに応して相関を
求めるように構成したちのである。[Detailed description of the invention] [Table of contents] Overview Industrial field of application Prior art (Figures 4 to 6) Problems to be solved by the invention Means for solving the problem (Figure 1) Working examples (Figures 2 and 3) Effects of the invention [Summary] Regarding the multi-level QAM l-ransversal filter control circuit, the speed of the control circuit can be reduced by dividing the clock by N and sampling the polarity signal and error signal. The purpose is to measure the correlation word group based on the polarity signal and the error signal, and
The clock is frequency-divided in a transversal filter control circuit (multilevel QAM) which omit the conversion means for converting the digital output of the correlator group into an analog cog signal and apply this analog signal to the taps of the transversal filter. A clock frequency dividing means that shifts the output clock, a phase shifting means that shifts the phase of the output clock of the clock frequency dividing means, and a group of one-loss FFs that are controlled in accordance with the clock frequency divided by the frequency dividing means. , from this lsF group, a polarity signal and an error signal at a speed lower than the initial data rate are obtained, and the correlation is determined according to the data rate.

〔産業−にの利用分野〕[Industrial field of use]

本発明は多値ＱＡＭ）ランスパーナル・フィルタの制御
回路に係り、特にこの制御回路においてクロックをＮ分
周して極性信号皮び誤差１３号をサンプリングすること
により制御回路の低速化をはかり、消費電力の大きい高
速デバイスに比較して低速のデバイスで制御信号−を得
るよ・）にしたものである。The present invention relates to a control circuit for a multi-level QAM) transparnal filter, and in particular, in this control circuit, the clock is divided by N and the polar signal peel error No. 13 is sampled to reduce the speed of the control circuit and power consumption. This allows a low-speed device to obtain a control signal compared to a high-speed device with a high speed.

〔従来の技術〕 データ伝送の普及にともなって、伝送容量の増大が要求
され、多値ＱＡＭ　（Ｑｕａｄｒａｔｕｒｅ　Ａａ＋ｐ
ｌｉｔｕｄｅ　Ｍｏｄｕｌａｔｉｏｎ）方式が使用され
ている。[Prior Art] With the spread of data transmission, an increase in transmission capacity is required, and multilevel QAM (Quadrature Aa+p
(Litude Modulation) method is used.

ＱＡＭ方式では、第４図に黒丸として信号点が配置され
ており、１信号点毎に４ピントのデータを１云送できる
。In the QAM system, signal points are arranged as black circles in FIG. 4, and one signal of 4-pin data can be transmitted for each signal point.

とごろでＱＡＭ方式のデータを解読するとき、第５図に
示す如く、トランスパーナル・フィルタ５（）、５１を
庚用して、■同相信号、■直交信号、Ｑ同相信号、Ｑ直
交・信号を得、■同相信号とＱ直交１３号をｆＪＩＩ算
器５２により加算してＩ出力信号を求め、Ｉ直交１言号
と０同相化号を加算？Ａ５３により加算してＱ出力（８
号を求め、これりＩ出力信号とＱ出力１３吋によりどの
信号点かを判別している。When decoding data in the QAM system, as shown in FIG. Obtain the orthogonal signal, ■ Add the in-phase signal and the Q-orthogonal signal 13 using the fJII calculator 52 to obtain the I output signal, and add the I-orthogonal 1 word and the 0-in-phase signal? A53 adds the Q output (8
This signal point is determined based on the I output signal and the Q output signal of 13 inches.

１−ランスパーナル・フィルタ５０．５１は同一に構成
されているので１＋Ｓ表的に■測のトランスバーサル・
フィルタ５０について説明する。なお、第５図のものは
３タツプ型の例である。The 1-transversal filters 50 and 51 have the same configuration, so the 1+S transversal filter is
The filter 50 will be explained. Note that the one shown in FIG. 5 is an example of a three-tap type.

トランスバーサル・フィルタ５０番こは遅延線５０−０
と５０−１が設けられ、同相タップ５４０．５４−１．
５４−２及び直交タップ５５−０．５５−１．５５−２
が設けられ、各同相タッグの出力は加算器５０−２で加
算されてＩ同相信号が得られ、加算器５２に送出される
。又芥直交タップの出力は加算Ｈ５０−３で１■算され
てＩ直交信号が得られ、加算器５３に送出される。この
トランスバーサル・フィルタ５０には、図示省略した受
信部より１敗分信号が人力され、１−記の如く、■同相
信号と１直交信号が得られる。Ｑ側のトランスバーサル
・フィルタ５１には、図示省略した受信部よりＱ成分信
号が入力され、同様にＱ同相信号とＱ直交信号が得られ
る。そして１−記の如く、これらのＩ同相信号、１直交
信号、（走置相信号、Ｑ直交信号にもとづき、加算器５
２．５３からＩ出力信号、Ｑ出力信号が出力され、信号
点の判定が行われる。Transversal filter No. 50 is delay line 50-0
and 50-1 are provided, and in-phase taps 540.54-1 .
54-2 and orthogonal tap 55-0.55-1.55-2
are provided, and the outputs of the respective in-phase tags are added by an adder 50-2 to obtain an I-in-phase signal, which is sent to an adder 52. Also, the output of the orthogonal tap is multiplied by 1 in addition H50-3 to obtain an I orthogonal signal, which is sent to the adder 53. The transversal filter 50 receives one loss signal from a receiving section (not shown), and obtains an in-phase signal and one orthogonal signal as shown in 1-. A Q component signal is input to the Q side transversal filter 51 from a receiving section (not shown), and a Q in-phase signal and a Q orthogonal signal are similarly obtained. Then, as described in 1-1, based on these I in-phase signal, 1 orthogonal signal, (travel phase signal, and Q orthogonal signal), the adder 5
From 2.53, the I output signal and Q output signal are output, and the signal point is determined.

ところで、ＱＡＭ方式でデータを伝送する場合、伝送路
にひずみがありフェージングが存在するような場合、信
号点がこの第４図の黒丸と一致しなくなり偏りが生ずる
。たとえば信号点ＰがＰ′に位置するように偏るものと
なる。これにもとづき極性信号りと誤差信号εがそれぞ
れＩとＱについて得られる。By the way, when transmitting data using the QAM method, if there is distortion and fading in the transmission path, the signal points will no longer match the black circles in FIG. 4, resulting in bias. For example, the signal point P is biased to be located at P'. Based on this, a polarity signal and an error signal ε are obtained for I and Q, respectively.

１について、極性信号りはＱ軸を基準として信号へ１９
′がそれより正側（右のＪテ）にあれば［１１、負側（
左の方）にあれば「０」となり、また誤差信号εは信号
点Ｐ′がＩ）よりも点線の範囲内でＩ成分が大きければ
づ−なわら右側にあれば’　１　ｌ、　ｚｌｓさければ
「０」となる。Regarding 1, the polarity signal is 19 to the signal with the Q axis as the reference.
′ is on the positive side (right Jte), then [11, negative side (
If the signal point P' is on the left side), it becomes ``0'', and if the signal point P' is on the right side, it becomes ``0'', and if the I component is larger than the signal point P' within the range of the dotted line, then the error signal ε becomes ``1 l, zls''. If so, it becomes "0".

Ｑについて、極性信号りは、信号点Ｐ′についてはＩ軸
よりトにあるとき極性信号りはｒ　１．１、Ｆ側にあれ
ば［０］となり、また誤差信号εは一屯鎖線と１軸の範
囲内で信号点Ｐ′がＰよりもＱ成分が大きければ「１」
、小さければ［０］となる。Regarding Q, the polarity signal is r 1.1 when the signal point P' is on the side of the I axis, and [0] when it is on the F side, and the error signal ε is If the Q component of signal point P' is larger than P within the range of the axis, it is "1"
, if it is smaller, it becomes [0].

そしてこれらのＩ、Ｑの極性信号と誤差信号は、第６図
に示す制御回路に入力されて、前記第５図に示すトラン
スバーサル・フィルタの同相タップ及び直交タップに対
する制御信号が作成され、各同相タップ、直交タップに
対する制御が行われる。These I and Q polarity signals and error signals are input to the control circuit shown in FIG. 6 to create control signals for the in-phase tap and quadrature tap of the transversal filter shown in FIG. Control is performed on in-phase taps and quadrature taps.

このトランスバー勺ル・フィルタ用の制御回路は、第６
図に示す如く、フリップ・フロップ群（以下ＦＦ群とい
う）６０と、相関ＳＪｉ？’６１ト、積分器群６２を具
備している。ＦＦＦｅ１２．１サンプリング・タイム前
の極性信υ及び誤差信号を保持するＦ　Ｆ　６０−０〜
６０−３を有する。すなわち、現在のシンブリング時の
極性信号をＤｌ、ｌ）Ｏとし誤差信号をε１、ε０とし
たとき、ｌサンプリング・タイム前の極性信号及び誤差
信号ＤＤ′ｉ、ε１、ε？は、第６図に示す如く、ＦＦ
Ｆｅ１２ＦＦ６０−０〜６０−３にそれぞれ保持される
ことになる。The control circuit for this transverse filter is the sixth
As shown in the figure, a flip-flop group (hereinafter referred to as FF group) 60 and a correlation SJi? '61 and an integrator group 62. FFFe12.1 FF 60-0 ~ that maintains the polarity reliability and error signal before the sampling time
60-3. That is, when the current polarity signal during simbling is Dl, l)O and the error signal is ε1, ε0, the polarity signal and error signal DD′i, ε1, ε0 l sampling time before? is the FF as shown in Figure 6.
It will be held in each of Fe12FF60-0 to 60-3.

相関器群６１は現在の状態と１サンプリング・タイム前
のＦＦｇ６０の保持データとの相関をとるものであって
、排他的論理和回路を具備し、後述する第２図に示す如
き関係でＥ　ＯＲを求めるものである。The correlator group 61 correlates the current state with the data held in the FFg 60 one sampling time ago, and is equipped with an exclusive OR circuit, and performs EOR in the relationship as shown in FIG. 2, which will be described later. This is what we seek.

積分器群６２は相関器群６１より出力されたディジタル
信号を積分してこれに応じたアナログ信号に変換し、第
６図に示す如く、１−記トランスハザル・フィルタ用の
制御信号を出力するものである。この制御付刃のＡＩ、
Ｂｌは、」二記第５図に示すＩ側のトランスバーサル・
フィルタ５０の各同相タップ、直交タップに印加されて
それぞれのタップ出力を制御するものである。そして制
御付刃へ〇、　Ｂ　’は、同様にＱ側のトランスバーサ
ル・フィルタ５１の各同相タップ、直交タップに印加さ
れてそれぞれのタップ出力を制御卸するものである。即
ち、積分器群６２から出力される制御信号Ａ−ｊ、Ａふ
、Ａ　＋　ｊは、第５図に示す如く、■側のトランスバ
ーザル・フィルタ５０の同相タップ５４−１．５４−０
．５４−２に印加され、制御信号Ｂ−！、Ｂム、Ｂａｔ
は、第５図に示す如く、直交タップ５５−１．５５−Ｏ
１５５−２に印加される。そして制御信号Ａ４、Ａ８、
Ａ、？は、同様にＱ側のトランスバーザル・フィルタ５
１の図示省略した同相タップに印加され、制御信号Ｂ−
？、Ｂ８、Ｂｌ？はこれまた図示省略した直交タップに
印加されるものである。The integrator group 62 integrates the digital signal output from the correlator group 61, converts it into a corresponding analog signal, and outputs a control signal for the transhazal filter as shown in FIG. It is something. AI of this controlled blade,
Bl is the transversal on the I side shown in Figure 5 of Section 2.
It is applied to each in-phase tap and quadrature tap of the filter 50 to control the output of each tap. Control blades 0 and B' are similarly applied to each in-phase tap and quadrature tap of the Q-side transversal filter 51 to control the output of each tap. That is, the control signals A-j, Af, A+j outputted from the integrator group 62 are applied to the in-phase taps 54-1, 54-0 of the transversal filter 50 on the ■ side, as shown in FIG.
．． 54-2, and the control signal B-! , Bmu, Bat
As shown in FIG. 5, the orthogonal tap 55-1.55-O
155-2. and control signals A4, A8,
A.? Similarly, the transversal filter 5 on the Q side
1 is applied to the in-phase tap (not shown), and the control signal B-
? , B8, Bl? is also applied to an orthogonal tap (not shown).

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

ところで、第６図におけるＦＦＦｅ１２入力される極性
信号Ｄ１、Ｄｏ、誤差信号ε１、ε０は、従来ではデー
タ速度に対応したクロックでデータを打ち抜くことによ
り得ていた。それ故、データ速度が大となれば、それに
対応して打ら抜きクロックの速度も人となり、デバイス
も高速なものが必要となる。ところでＬＳＩでは、高速
デバイス程消費電力が大きいという問題点がある。それ
故、従来ではデータ速度が太き（なると、それに対応し
て制御回路も高速にしなければならず、発熱量が大きく
なり、ＬＳＩ化に問題があった。By the way, the polarity signals D1, Do and error signals ε1, ε0 inputted to the FFFe12 in FIG. 6 were conventionally obtained by punching out data with a clock corresponding to the data rate. Therefore, as the data rate increases, the punching clock speed also increases, and high-speed devices are required. However, LSIs have a problem in that the higher the speed of the device, the greater the power consumption. Therefore, in the past, the data speed was high (as a result, the control circuit had to be correspondingly high-speed, and the amount of heat generated was large, which caused problems in LSI implementation.

したがって本発明の目的は、極性信号及び誤差信号を低
速のクロックでサンプリングして制御回路の低速化を計
ることができるトランスバーサル・フィルタ制御回路を
提供することである。Therefore, it is an object of the present invention to provide a transversal filter control circuit that can slow down the control circuit by sampling the polarity signal and the error signal with a low-speed clock.

〔課題を解決するだめの手段〕[Failure to solve the problem]

前記目的を達成するため、本発明のトランスハサル・フ
ィルタ制御回路では、第１図（Ａ）に示す如く、ＦＦＦ
ｌ、２．３．４とクロックＣＬＫの周波数を２にする分
周器５と、クロックＣＬＫの１サイクル分移相する移相
器６を設ける。In order to achieve the above object, in the transfer filter control circuit of the present invention, as shown in FIG.
1, 2.3.4, a frequency divider 5 that sets the frequency of the clock CLK to 2, and a phase shifter 6 that shifts the phase of the clock CLK by one cycle.

いま、クロックＣＬ　Ｋを分周器５によりその周波数を
２にしてこのクロックＣＬ　Ｋ　１をＦ”　Ｆ群１．２
に印加するとともに、この分周器５の２分周した出力を
クロックＣＬ　Ｋの１サイクル分遅らせる移相器６に入
力し、移相器６から出力されたクロックＣＬＫ２をＦ　
Ｆ群３．４に印加する。Now, the frequency of the clock CLK is set to 2 by the frequency divider 5, and this clock CLK1 is changed to F''F group 1.2.
At the same time, the output of the frequency divider 5 divided by two is inputted to the phase shifter 6 which delays the clock CLK2 by one cycle, and the clock CLK2 outputted from the phase shifter 6 is inputted to the phase shifter 6.
Apply to F group 3.4.

従って、ＦＦＦｌ、３に入力される極性信号りは、第１
図（Ｂ）に示す如く、クロックＣＬ　Ｋ１によりサンプ
リングされてこのＦｌ・゛群１とＦＦ群２に極性信号Ｄ
０、Ｄｚ−とじて順次保持され、またクロックＣＬ　Ｋ
　２によりサンプリングされてＦＦＦ２ａＦＦ群４に極
性信号り０、Ｄ　、−とじて順次保持される。また誤差
信号ε１は、第１図（Ｂ）に示すクロックＣＬ　Ｋ　Ｌ
によりＦＦＦｌ及び２に極性信号ε。、ε２−及びε１
、ε３−として保持される。勿論Ｑに対する極性信号Ｄ
’、誤差信号ε０も同様にしてクロックＣ１，ＫＩ、Ｃ
Ｉ−に２によりＦＦ群ｌ、２．３．４に保持される。Therefore, the polarity signal input to FFF1,3 is
As shown in Figure (B), the polarity signal D is sampled by the clock CL K1 and sent to the Fl.
0, Dz- are held sequentially, and the clock CLK
The polarity signals are sampled by 0, D, - and held in the FFF2aFF group 4 in sequence. Further, the error signal ε1 is the clock CL K L shown in FIG. 1(B).
The polarity signal ε is caused by FFF1 and 2. , ε2− and ε1
, ε3−. Of course, the polarity signal D for Q
', error signal ε0 is similarly applied to clocks C1, KI, C
I-2 is held in FF group l, 2.3.4.

そして相関器群７によりこれらＦＦ群１．２及びＦＦ群
３．４の出力が、従来と同様に相関が得られるように組
み合わされＥＯＲ論理で処理され、そのディジタル出力
が、それぞれ積分器群８でアナログの直流信号に変換さ
れる。そしてＦＦ群】、２からの出力にもとづく相関器
群出力の積分値と、ＦＦ群３．４からの出力にもとづく
相関器群出力の積分値とがそれぞれ加算器群９の加算器
９−０．９−１．９−２−により加算され、このように
分割された制御信号を１つにして得られた＠御信号によ
り、トランスバーサル・フィＪレタの各タップ。Then, the outputs of these FF groups 1.2 and 3.4 are combined by the correlator group 7 so as to obtain a correlation as in the conventional case, and processed by EOR logic, and the digital outputs are sent to the integrator group 8. is converted into an analog DC signal. Then, the integral value of the correlator group output based on the output from the FF group 3.4 and the integral value of the correlator group output based on the output from the FF group 3.4 are respectively calculated by the adder 9-0 of the adder group 9. Each tap of the transversal filter is controlled by the @ control signal obtained by adding together the control signals divided in this way by .9-1 and 9-2-.

が制御されることになる。will be controlled.

〔作用〕[Effect]

分周器５によりクロックＣＬ　Ｋの周波数を２にすると
ともに、移相器６によりクロックＣＬ　Ｋ　２をＣＬＫ
ｌよりクロックＣＬ　Ｋの周期だけシフトし、これらの
おそい速度のクロックＣＬ　Ｋ　１、Ｃ１、、Ｋ　２に
よりＦＦ群１〜ＦＦ群４、相関器群７を制御することが
できるので、トランスバーサル・フィルタの制御回路を
おそい速度のクロックで制御することができるので、Ｌ
ＳＩ化した場合の発熱量等の問題点を改善することがで
きる。The frequency divider 5 sets the frequency of the clock CLK to 2, and the phase shifter 6 sets the clock CLK2 to CLK.
FF group 1 to FF group 4 and correlator group 7 can be controlled by the slow-speed clocks CL K1, C1, K2 by shifting the period of the clock CL K from l, so that the transversal Since the filter control circuit can be controlled by a slow clock, L
It is possible to improve problems such as the amount of heat generated when using SI.

〔実施例］ 本発明の一実施例を第２図にもとづき説明する。〔Example] An embodiment of the present invention will be described based on FIG.

第２図において、第１図と同一符号は同一部分を示す。In FIG. 2, the same symbols as in FIG. 1 indicate the same parts.

１０Ａは第１制御回路であり、第１図（Ｂ）に示すクロ
ックＣＬ　Ｋ　１により制御されるＦＦ群１．２と、こ
れらＦＦ群１．２の出力にもとづき相関処理を行うＥＯ
Ｒ回路７−０〜７−１１を有する相関器群７Ａと、ＥＯ
Ｒ回路７−０〜７−１１のディジタル出力を積分するた
め抵抗ＲとコンデンサＣよりなる１２個の積分器を具備
する積分器群８Ａを具備している。10A is a first control circuit, which includes an FF group 1.2 controlled by the clock CL K 1 shown in FIG. 1(B) and an EO that performs correlation processing based on the outputs of these FF group 1.2.
Correlator group 7A having R circuits 7-0 to 7-11 and EO
In order to integrate the digital outputs of the R circuits 7-0 to 7-11, an integrator group 8A including 12 integrators each consisting of a resistor R and a capacitor C is provided.

１０Ｂは第２制御回路であり、ＦＦ群３．４と、これら
ＦＦ群３．４の出力にもとづき、」二記相関蓋群７Ａと
同様の相関処理を行うＥＯＲ回路群を有する相関器群７
Ｂと、相関器群７Ｂのそれぞれのディジタル出力を積分
して上記積分器群８Ａと同様に構成される積分器群８Ｂ
を具備している。10B is a second control circuit, which includes an FF group 3.4 and a correlator group 7 having an EOR circuit group that performs correlation processing similar to the correlation cover group 7A based on the outputs of the FF group 3.4.
B, and an integrator group 8B configured similarly to the above integrator group 8A by integrating the respective digital outputs of the correlator group 7B.
Equipped with:

またＦＦ群１には４個のＦＦｌ−０〜ｌ−３が具備され
、ＦＦ群２にはこれまた４個のＦＦ２０〜２−３が具備
されている。これらＦＦ群１．２はクロックＣＬＫＩで
制御されるので、ＦＦｌ０１２−０には第１図（Ｂ）で
示す極性信号１）。−Ｄ２−が順次サンプリング保持さ
れ、ＦＦ１１．２−１には同じ（誤差信号ε。、Ｃ２−
が順次サンプリング保持される。そしてＦ　Ｉ？ｌ　−
２，２２には、極性信号Ｄｏによる極性信号ＦＤ：、Ｆ
Ｄ？　−が順次サンプリング保持され、ＦＦｌ−３，２
−３には誤差信号Ｆε８、Ｆｅ曾−がｌｌｌｌｔ次サン
プリング保持される。Further, FF group 1 includes four FFs l-0 to l-3, and FF group 2 also includes four FFs 20 to 2-3. Since these FF groups 1.2 are controlled by the clock CLKI, the FF1012-0 receives a polarity signal 1) shown in FIG. 1(B). -D2- is sequentially sampled and held, and the same (error signal ε., C2-
are sampled and held sequentially. And FI? l −
2 and 22 are polarity signals FD:, F based on the polarity signal Do.
D? - are sequentially sampled and held, FFL-3,2
-3, error signals Fε8 and Feso- are held in llllt-order sampling.

同様に第２制御回路１０ＢのＦＦ群３のＦＦ３−〇〜３
−３及びＦＦ群４のＦＦ４−０〜４−３には、第２図に
示す如く、クロックＣＬ　Ｋ　２で制御される極性信号
ＦＤ！、ＦＤＸ−１誤着信号Ｆεｊｓ　Ｆｅ入−１極性
信号Ｆ　Ｄ　、　、ＯＦ　Ｄ　、、−ｒ誤差信号Ｆε？
％　Ｆε！−が順次サンプリング保持される。Similarly, FF3-0 to 3 of FF group 3 of the second control circuit 10B
-3 and FFs 4-0 to 4-3 of FF group 4, as shown in FIG. 2, polarity signals FD! , FDX-1 error signal Fεjs Fe input-1 polarity signal F D , , OF D ,, -r error signal Fε?
%Fε! - are sampled and held sequentially.

そしてＥＯＲ回路７−〇は、ＦＦｌ−０の出力と、Ｆ　
Ｆ　２−１の出力が入力される。ごのＥＯＲ回路７−０
のディジタル出力は、抵抗ＲとコンデンサＣを具備する
積分器に入力され、制御信号ａとして加算器９−０に印
７ＪＩＩされる。The EOR circuit 7-0 then outputs the output of FFl-0 and F
The output of F2-1 is input. EOR circuit 7-0
The digital output of is input to an integrator comprising a resistor R and a capacitor C, and is applied to an adder 9-0 as a control signal a.

又第２制御回路１０ＢでもＦＦ３−０の出力とＦＦ４−
１の出力によるＥＯＲ演算が相関器群７Ｂで行われ、そ
の積分出力が積分器群８Ｂよりこれまた制御信号ａ　−
ｊ　として得られ、加算器９０に印加される。かくして
加算器９−０より第１制御回路１０Ａから出力された制
御信号ａ−１と第２制御回路１０Ｂから出力された制御
信号ａ　−ｉとの和の制御信号Ａ−１が出力される。そ
してこの制御信号Ａ−ｉが、第５図に示す１例のトラン
スバサル・フィルタ５０の同相タップ５４−■への制御
信号として印加される。Also, in the second control circuit 10B, the output of FF3-0 and FF4-
An EOR operation using the output of 1 is performed in the correlator group 7B, and its integral output is also sent to the control signal a - from the integrator group 8B.
j and applied to adder 90. Thus, the adder 9-0 outputs a control signal A-1 which is the sum of the control signal a-1 output from the first control circuit 10A and the control signal a-i output from the second control circuit 10B. This control signal A-i is then applied as a control signal to the in-phase tap 54-■ of the example transversal filter 50 shown in FIG.

またＥＯＲ回路７−１は、Ｆ　Ｆ　２−０の出力とＦ　
Ｆ　２−１の出力が入力され、このＦＯＲ回路７１の出
力は、同様に積分器でアナログ化され制御信号ａムとし
て加算器９−１に人力される。また第２制御回路］、　
ＯＢでもＦＦ４−０とＦ　ｌ”　／１１の出力によるＥ
ＯＲ演算が相関器群７Ｂで行われ、その積分出力が制御
信号ａＡとして出力され、加算器９−１に入力される。Further, the EOR circuit 7-1 connects the output of F F 2-0 and F
The output of F2-1 is input, and the output of this FOR circuit 71 is similarly converted into an analog signal by an integrator and inputted to an adder 9-1 as a control signal am. Also, the second control circuit],
Even in OB, E due to the output of FF4-0 and F l"/11
An OR operation is performed by the correlator group 7B, and its integral output is output as a control signal aA and input to the adder 9-1.

そしてこれにより加算器９−１から制御信号Ａ！、が出
力され、これが第５図に示すＴ側のトランスバーサル・
フィルタ５０の同相タップ５４−０への制御信号として
印加されることになる。As a result, the control signal A! from the adder 9-1! , is output, and this is the T-side transversal signal shown in Figure 5.
It will be applied as a control signal to the in-phase tap 54-0 of the filter 50.

このように第１制御回路１０Ａと、第２制御回路１０Ｂ
から得られたそれぞれ対応する制御信号は、同様に加算
され、かくして加算器９−２．９３−９−１１より、従
来のものと同様の制御信号Ａ　＋　ｊ、Ｂ　−１−”’
Ｂ　４　？が得られ、■側のトランスバサル・フィルタ
５０及びＱ側のトランスバーサル・フィルタ５１の所定
のタップの制御信号として印加されることになる。In this way, the first control circuit 10A and the second control circuit 10B
The respective corresponding control signals obtained from the above are added in the same way, and thus the adders 9-2, 93-9-11 produce control signals A + j, B -1-"', similar to the conventional ones.
B4? is obtained and applied as a control signal to predetermined taps of the transversal filter 50 on the ■ side and the transversal filter 51 on the Q side.

このようにして第１制御回路１０Ａ、第２制御回路］、
　ＯＢのデータ速度を従来の乙にし、相関器群７Ａ及び
積分器群８Ａと、相関器群７Ｂ及び積分器群８Ｂを経由
したのち２分割処理して得たそれぞれの制御信号を１つ
にまとめて正規の制御信号を得ることができる。In this way, the first control circuit 10A, the second control circuit],
The data rate of OB is set to the conventional B, and the respective control signals obtained by dividing into two after passing through correlator group 7A and integrator group 8A, and correlator group 7B and integrator group 8B are combined into one. A regular control signal can be obtained.

本発明の他の実施例を第３図により説明する。Another embodiment of the present invention will be described with reference to FIG.

第２図の場合は元のクロックＣＬＫを２分周した場合で
あるが、第３図は一般的にＮ分周した例を示す。In the case of FIG. 2, the original clock CLK is frequency-divided by two, but FIG. 3 shows an example in which the frequency is generally divided by N.

第３図において４０は分周器であり元のクロックＣＬＫ
の速度をＮ倍に低下させるものである。In Figure 3, 40 is a frequency divider and the original clock CLK
This reduces the speed by N times.

４１、−４２は元のクロックＣＬ　Ｋの１サイクル分だ
け移相する移相器であり、分周比がＮのときＮ−１個用
意される。したがって移相器４１は分周器４０の出力す
るクロックＣＬＫＩを受けてこれよりクロックＣＬ　Ｋ
の１サイクル分移相するクロックＣＬ　Ｋ　２を出力す
る。したがって移相器４２はそれより１つ前の移相器の
出力するクロックよりクロックＣＬ　Ｋの１サイクル分
移相したクロックＣＬ　Ｋ　２を出力する。41 and -42 are phase shifters that shift the phase by one cycle of the original clock CLK, and when the frequency division ratio is N, N-1 phase shifters are prepared. Therefore, the phase shifter 41 receives the clock CLKI output from the frequency divider 40 and uses the clock CLKI from there.
A clock CL K 2 whose phase is shifted by one cycle is output. Therefore, the phase shifter 42 outputs a clock CL K 2 whose phase is shifted by one cycle of the clock CL K from the clock output from the previous phase shifter.

３１〜３６はＦＦ群であり、それぞれ極性信号Ｄ１、誤
差信号ε１、極性信号Ｄ０、誤差信号ε０が一時的にセ
ットされる４個ＯＦＦを具備している。31 to 36 are FF groups, each of which has four OFFs in which a polarity signal D1, an error signal ε1, a polarity signal D0, and an error signal ε0 are temporarily set.

そしてＦＦ群３１．３２は分周器４ｏより出力されるク
ロックＣＬ　Ｋ　１によりセット制御され、ＦＦ群３３
．３４は移相器４１より出力されるクロックＣＬ　Ｋ　
２によりセット制御され、ＦＦ群３５．３６は移相器４
２より出力されるクロックＣＬＫＮによりセット制御さ
れる。The FF groups 31 and 32 are set and controlled by the clock CL K 1 output from the frequency divider 4o, and the FF groups 33
．． 34 is a clock CLK output from the phase shifter 41
2, and the FF groups 35 and 36 are controlled by the phase shifter 4.
The setting is controlled by the clock CLKN output from 2.

相関器群４３は、上記相関器群７Ａ、７Ｂと同様に、Ｆ
Ｆ群３１と３２、ＦＦ群３３と３４、ＦＦ群３５と３６
の出力にもとづきＥＯＲ処理を行い相関を得るものであ
り、複数のＥＯＲ回路（図示省略）を具備している。The correlator group 43, like the correlator groups 7A and 7B,
F groups 31 and 32, FF groups 33 and 34, FF groups 35 and 36
It performs EOR processing based on the output of , and obtains a correlation, and includes a plurality of EOR circuits (not shown).

相関器群４３の各ＥＯＲ回路の出力は、それぞれ積分器
群４４において積分されてアナログ値に変換される。そ
して第２図と同様にそれぞれ同一のトランスバーサル・
フィルタの同一のタップに印加ずべき制御信号が加算器
群４５の加算器４５０．４５−１−に印加されて加算さ
れ、制御信号Ａ−ｊ、ｌ＋　　−が得られる。これらの
制御信号は、同様に第５図のトランスバーサル・フィル
タ５０．５１の各タップに所定の通り印加されることに
なる。The output of each EOR circuit of the correlator group 43 is integrated in the integrator group 44 and converted into an analog value. Then, as in Fig. 2, each of the same transversal
The control signals to be applied to the same taps of the filters are applied to the adders 450.45-1- of the adder group 45 and added together to obtain the control signals A-j,l+-. These control signals are similarly applied to each tap of the transversal filter 50, 51 in FIG. 5 as prescribed.

［発明の効果］ 本発明によれば、制御信号を得るため、従来はデ＝り速
度に等しいクロックでデータを打ち抜いていたのに比較
して、分周器とＦＦ群を使用し、データ速度を］／Ｎ化
して相関を求めることができるので、伝送速度が大とな
っても低速のデバイスで制御信号を得ることが可能とな
る。従って制御回路をＬＳＩ化し易くなる。[Effects of the Invention] According to the present invention, in order to obtain a control signal, a frequency divider and a group of FFs are used to punch out data at a clock rate equal to the data speed. ]/N to find the correlation, so even if the transmission speed is high, it is possible to obtain a control signal with a low-speed device. Therefore, it becomes easier to integrate the control circuit into an LSI.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図は本発明の他の実施例構成図、 第４図はＱＡＭ方式の信号点説明図、 第５図はトランスバーサル・フィルタ説明図、第６図は
従来の制御回路を示す。 １−４−Ｆ　Ｆ群 ５−分周器 ６−移相器 ７−相関器群 ８−積分器群 ９−加算器群Fig. 1 is a diagram explaining the principle of the present invention; Fig. 2 is a diagram illustrating the configuration of one embodiment of the invention; Figure 3 is a diagram illustrating the configuration of another embodiment of the invention; Figure 4 is a diagram illustrating signal points of the QAM system; FIG. 5 is an explanatory diagram of a transversal filter, and FIG. 6 shows a conventional control circuit. 1-4-F F group 5 - Frequency divider 6 - Phase shifter 7 - Correlator group 8 - Integrator group 9 - Adder group

Claims (1)

【特許請求の範囲】[Claims] （１）極性信号と誤差信号に基づき相関を求める相関器
群と、該相関器群のディジタル出力をアナログ信号に変
換する変換手段を具備し、このアナログ信号をトランス
バーサル・フィルタのタップに印加する多値ＱＡＭトラ
ンスバーサル・フィルタ制御回路において、クロックを
分周するクロック分周手段（５）と、このクロック分周
手段（５）の出力クロックを移相する移相手段（６）と
、 分周手段（５）により分周されたクロックに応じて制御
される複数のＦＦ群を設け、 このＦＦ群より初めのデータ速度よりも低い速度の極性
信号と誤差信号を得て、これらに応じて相関を求めるよ
うに構成したことを特徴とする多値ＱＡＭトランスバー
サル・フィルタ制御回路。(1) Equipped with a correlator group that calculates correlation based on a polar signal and an error signal, and conversion means that converts the digital output of the correlator group into an analog signal, and applies this analog signal to the tap of the transversal filter. In the multi-level QAM transversal filter control circuit, a clock frequency dividing means (5) for dividing the clock frequency, a phase shifting means (6) for shifting the phase of the output clock of the clock frequency dividing means (5), and a frequency dividing means (5) for dividing the clock frequency. A plurality of FF groups controlled according to the frequency-divided clock are provided by the means (5), and a polarity signal and an error signal having a speed lower than the initial data rate are obtained from the FF group, and correlation is performed according to these. A multi-level QAM transversal filter control circuit, characterized in that it is configured to obtain the following.