JPH0256769A - Time base control system - Google Patents

Abstract

PURPOSE:To satisfactorily execute the time base control of a disk rotation by detecting a pulse FP in the signal of an FG servo loop, turning on an FP servo loop, detecting and locking a pickup position and turning on the HD servo loop. CONSTITUTION:An FG servo loop by a frequency generator 3, an F/V converter 4, an adding/subtracting circuit 5, a control signal generating circuit 8, a change- over switch 9, an amplifier 13 and a motor 2 controls a motor rotation in accordance with the difference between a reference signal in accordance with the designating position and a speed detecting signal in accordance with the rotation speed of the disk. A synchronizing detecting circuit 30, from the output of a pickup 7, turns on a frame pulse FP servo loop and generates an FP detecting pulse (g) and HD detecting signals e1 and e2 in accordance with a horizontal synchronizing signal. When the reading point of the pickup arrives at the designating point from the address information in a reading signal, a clamping signal (f) is generated based on a signal e1. Based on the pulse (g), the FP servo locking is executed, the HD servo loop is turned on based on the signals e1 and e2, and the time base control is executed.

Description

【発明の詳細な説明】 技術分野 本発明は、記録ディスクに記録されている映像情報等の
情報を再生するディスク演奏装置における時間軸制御方
式に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a time axis control system in a disc performance device that reproduces information such as video information recorded on a recording disc.

背景技術 いわゆる高品位（Ｉｌｌｇｈ　Ｄｏｆ’１ｎｌｔｌｏｎ
　）ビデオ信号のサンプリングを行ない、得られたサン
プルデータに対して一定の手順に従って間引きや並べ換
え等のデータ処理を行ない、その後肢処理信号をＤ／Ａ
変換によってアナログ信号に戻すようにして得られるビ
デオ信号（以下、サンプル化ビデオ信号と称する）をベ
ースバンド信号として伝送或いは記録再生する方式が提
案されている。Background technology So-called high quality (Illgh Dof'1nltlon)
) Sampling the video signal, performing data processing such as thinning and rearranging on the obtained sample data according to a certain procedure, and converting the hindlimb processed signal to D/A.
A method has been proposed in which a video signal obtained by converting it back into an analog signal (hereinafter referred to as a sampled video signal) is transmitted or recorded and reproduced as a baseband signal.

かかるサンプル化ビデオ信号を使用した例としては、高
品位ビデオ信号を帯域幅が約３ＭＨｚになるまで帯域圧
縮して放送衛星による伝送を可能にするＭＵ　Ｓ　Ｅ　
（Ｍｕｌｔｉｐｌｅ　５ｕｂ−ＮｙｑｕｌｓＬ　Ｓａｍ
ｐＨｎｇ　Ｅｎｃｏｄ　ｌ　ｎｇ）方式がある。An example of the use of such a sampled video signal is the MUSE, which compresses a high-definition video signal to a bandwidth of about 3 MHz to enable transmission by broadcasting satellites.
(Multiple 5ub-NyqulsL Sam
There is a pHng encode method.

このＭ　Ｕ　Ｓ　Ｅ方式によれば、高品位ビデオ信号を
光学式ビデオディスク等の記録媒体に記録することも容
易になる。According to this MUSE system, it becomes easy to record high-quality video signals on a recording medium such as an optical video disc.

第１４図にＭＵＳＥ信号の波形例を示す。ＭＵＳＥ信号
には水平同期信号（以下、ＨＤ信号と称す）が画像信号
と同一極性で付加されており、画像信号のｐ−ｐ値の約
１／２の振幅を有する。また、ｉ＋１番目のラインのＨ
Ｄ信号波形は、ｉ番目のラインのＨＤ信号波形を反転し
たものである。FIG. 14 shows an example of the waveform of the MUSE signal. A horizontal synchronizing signal (hereinafter referred to as an HD signal) is added to the MUSE signal with the same polarity as the image signal, and has an amplitude that is approximately 1/2 of the pp value of the image signal. Also, H on the i+1st line
The D signal waveform is an inversion of the HD signal waveform of the i-th line.

第１５図にＨＤ信号の波形を示す。ＭＵＳＥ信号は、１
水平走査期間が４８０のサンプル値からなり、第１３図
にサンプル番号として示されている数字は、１水平走査
期間の最初のサンプルから何番目のサンプルであるかを
表わしている。ここで、サンプル番号６の振幅値は、Ｈ
Ｄポイントと称される位相基準点であり、ＭＵＳＥ信号
をデコードするデコーダにおいてＭＵＳＥ信号のりサン
プリングのために生成されるクロックの位相制御に使用
される。FIG. 15 shows the waveform of the HD signal. The MUSE signal is 1
The horizontal scanning period consists of 480 sample values, and the numbers shown as sample numbers in FIG. 13 represent the number of samples from the first sample in one horizontal scanning period. Here, the amplitude value of sample number 6 is H
This is a phase reference point called the D point, and is used to control the phase of a clock generated for sampling the MUSE signal in a decoder that decodes the MUSE signal.

また、第１５図にレベルとして示されている数字は、Ｍ
ＵＳＥ信号を２５６レベルに量子化した場合の各サンプ
ルのレベルを表わしている。上記ＨＤポイントのレベル
は１２８レベルであり画像信号振幅の中央値である。Also, the numbers shown as levels in Figure 15 are M
It represents the level of each sample when the USE signal is quantized to 256 levels. The level of the HD point is 128 levels, which is the median value of the image signal amplitude.

また、ＭＵＳＥ信号にはＨＤ信号と共に第１６図（Ａ）
及び同図（Ｂ）に示す如きフレームパルスが１番目及び
２番目のラインにそれぞれ挿入されている。このフレー
ムパルスによりＨＤ信号波形の反転がリセットされてい
る。In addition, the MUSE signal includes the HD signal as shown in Fig. 16 (A).
Frame pulses as shown in FIG. 3B are inserted into the first and second lines, respectively. This frame pulse resets the inversion of the HD signal waveform.

一方、ビデオディスクプレーヤ等のディスク演奏装置は
、ディスクを回転駆動するスピンドルモータの駆動制御
によってディスクと信号読取手段としてのピックアップ
との相対速度を制御することにより時間軸の粗調整を行
ない、ピックアップによってディスクから得られた読取
信号をＣＣＤ、メモリ等を使用して読取信号中の同期信
号と別途生成した２！準信号との位相差に応じた時間だ
け遅延することによりディスクの偏心等による時間軸変
動を除去する時間軸の微調整を行なうように構成されて
いる。On the other hand, a disc performance device such as a video disc player performs coarse adjustment of the time axis by controlling the relative speed between the disc and a pickup as a signal reading means by controlling the drive of a spindle motor that rotates the disc. 2! The read signal obtained from the disk is generated separately from the synchronization signal in the read signal using a CCD, memory, etc. It is configured to perform fine adjustment of the time axis to remove time axis fluctuations due to eccentricity of the disk, etc. by delaying the signal by a time corresponding to the phase difference with the quasi-signal.

ところが、上記の如＜ＭＵＳＥ信号の同期信号は正極同
期であり、同期信号の振幅が画像信号のレベル内に存在
する。この結果、ＭＵＳＥ信号においては従来のＮＴＳ
Ｃ信号の場合のように振幅分離等の方法で同期信号を検
出することは困難であり、正常な時間軸で信号が再生さ
れてないと同期分離は難しい。However, as described above, the synchronization signal of the MUSE signal is positive synchronization, and the amplitude of the synchronization signal is within the level of the image signal. As a result, in the MUSE signal, the conventional NTS
It is difficult to detect a synchronization signal using a method such as amplitude separation as in the case of a C signal, and synchronization separation is difficult unless the signal is reproduced on a normal time axis.

このため、正常な再生がなされてない場合、例えばビデ
オディスクプレーヤにおける再生の際のスピンドルモー
タの立ち上がりやバースト的な大きなドロップアウトに
よって回転速度の乱れが生じたとき或いはスキャン、サ
ーチ等のトリックプレイの後通常再生に戻るときのよう
にディスクの回転が正常でない状態での時間軸制御には
、ＭＵＳＥ信号の同期信号を使用できないことになる。For this reason, if normal playback is not performed, for example, when the spindle motor starts up during playback on a video disc player, or when the rotational speed is disturbed due to a burst-like large dropout, or when trick play such as scanning or searching occurs, The synchronization signal of the MUSE signal cannot be used for time axis control when the disk rotation is not normal, such as when returning to normal playback.

そこで、ＭＵＳＥ信号をビデオディスクに記録する際に
映像ＦＭ変調信号にこの映像ＦＭ変調信号の下側波帯よ
り低い帯域に正弦波のパイロッＩ・信号を周波数多重し
、再生時にこのパイロット信号を分離して時間軸誤差の
検出を行なうようにすることが提案されている。ところ
が、かかる方式においてはディスク記録時のパイロット
信号の多重及びディスク再生時の分離、抽出といった過
程及びその回路が必要であり、また再生画像へのパイロ
ット信号の影響を完全に除去することが困難であるとい
う欠点がある。Therefore, when recording the MUSE signal on a video disc, a sine wave pilot I signal is frequency multiplexed onto the video FM modulation signal in a band lower than the lower sideband of the video FM modulation signal, and this pilot signal is separated during playback. It has been proposed that the time axis error be detected using the following method. However, this method requires processes and circuits for multiplexing pilot signals during disk recording and separation and extraction during disk playback, and it is difficult to completely eliminate the influence of pilot signals on reproduced images. There is a drawback.

発明の概要 本発明は、上記した点に鑑みてなされたものであって、
パイロット信号を用いずに時間軸制御を良好に行なうこ
とができる時間軸制御方式を提供することを目的とする
。Summary of the Invention The present invention has been made in view of the above points, and includes:
It is an object of the present invention to provide a time axis control method that can perform time axis control satisfactorily without using a pilot signal.

本発明による時間軸制御方式においては、サーチ動作が
指令されたとき指定位置に応じた基準信号と記録ディス
クの回転速度に応じた速度検出信号とのレベル差に応じ
て記録ディスクの回転速度の制御をなすＦＧサーボルー
プによる時間軸制御を行なって読取信号中のフレームパ
ルスを検出する第１行程と、第１行程において読取信号
中のフレームパルスを検出したときフレームパルスに基
づいて記録ディスクの回転速度の制御をなすＦＰサーボ
ループをオンにして時間軸制御をなしつつ読取信号中の
アドレス情報によってピックアップの信号読取点の位置
が指定位置近傍に達したか否かを検出する第２行程と、
第２行程においてピックアップの信号読取点の位置が指
定位置近傍に達したことを検出したときＦＰサーボルー
プが口・ツクしたか否かを検出する第３行程と、第３行
程においてＦＰサーボループがロックしたことを検出し
たとき読取信号中のＨＤ信号に基づいて記録ディスクの
回転速度の制御をなすＨＤサーボループをオンにして時
間軸制御をなす第４行程とを設けている。In the time axis control method according to the present invention, when a search operation is commanded, the rotational speed of the recording disk is controlled according to the level difference between the reference signal corresponding to the specified position and the speed detection signal corresponding to the rotational speed of the recording disk. The first step is to perform time axis control using the FG servo loop to detect the frame pulse in the read signal, and when the frame pulse in the read signal is detected in the first step, the rotational speed of the recording disk is determined based on the frame pulse. a second step of detecting whether the position of the signal reading point of the pickup has reached the vicinity of the designated position based on the address information in the reading signal while performing time axis control by turning on the FP servo loop that controls the pickup;
In the second step, when it is detected that the position of the signal reading point of the pickup has reached the vicinity of the specified position, the FP servo loop detects whether or not it has opened or not. A fourth step is provided in which when locking is detected, an HD servo loop that controls the rotational speed of the recording disk is turned on based on the HD signal in the read signal to perform time axis control.

実施例 以下、本発明の実施例につき第１図乃至第１３図を参照
して詳細に説明する。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 1 to 13.

第１図において、ディスク１はスピンドルモータ２によ
って回転駆動される。スピンドルモータ２にはこのスピ
ンドルモータ２の回転数に応じた周波数のＦＣ信号を発
生する周波数発電機３が内蔵されている。この周波数発
電機３から出力されたＦＣ信号は、微分回路等からなる
Ｆ／Ｖ変換回路４に供給されてＦＧ倍信号周波数に応じ
たレベルを有する信号に変換される。このＦ／Ｖ変換回
路４の出力は、加減算回路５に供給される。加減算回路
５には、基準電圧発生回路６の出力が供給されている。In FIG. 1, a disk 1 is rotationally driven by a spindle motor 2. As shown in FIG. The spindle motor 2 has a built-in frequency generator 3 that generates an FC signal with a frequency corresponding to the rotational speed of the spindle motor 2. The FC signal output from the frequency generator 3 is supplied to an F/V conversion circuit 4 consisting of a differentiating circuit or the like, and is converted into a signal having a level corresponding to the FG multiplied signal frequency. The output of this F/V conversion circuit 4 is supplied to an addition/subtraction circuit 5. The output of the reference voltage generation circuit 6 is supplied to the addition/subtraction circuit 5 .

基準電圧発生回路６には、例えばピックアップ７を担持
するスライダ（図示せず）のディスク１に対する半径方
向における相対位置（以下、半径位置と称す）に応じた
電圧を生成するように接続されたポテンショメータ（図
示せず）の出力電圧ｖｐ及びシステムコントローラ１０
から出力される指定電圧発生指令信号が供給される。The reference voltage generation circuit 6 includes, for example, a potentiometer connected to generate a voltage according to the relative position in the radial direction (hereinafter referred to as radial position) of a slider (not shown) carrying the pickup 7 with respect to the disk 1. (not shown) and the output voltage vp of the system controller 10
A specified voltage generation command signal outputted from the output terminal is supplied.

基準電圧発生回路６は、指定電圧発生指令信号の不存在
時には該ポテンショメータの出力電圧ｖｐによってピッ
クアップ７の半径位置に応じた電圧を基準電圧Ｖ「とし
て発生し、指定電圧発生指令信号の存在時にはシステム
コントローラ１０の出力データＤＲに応じた電圧を基準
電圧Ｖｒとして発生するように構成されている。The reference voltage generation circuit 6 generates a voltage according to the radial position of the pickup 7 as a reference voltage V' by the output voltage vp of the potentiometer when the specified voltage generation command signal is not present, and generates a voltage as a reference voltage V'' when the specified voltage generation command signal is present. The controller 10 is configured to generate a voltage corresponding to the output data DR of the controller 10 as the reference voltage Vr.

加減算回路５において、基準電圧発生回路６の出力から
Ｆ／Ｖ変換回路４の出力が差し引かれ、エラー信号が生
成される。この加減算回路５の出力は、ループフィルタ
、ループゲイン調整アンプ等からなる制御信号生成回路
８を介して切換スイッチ９の一人力になっている。In addition/subtraction circuit 5, the output of F/V conversion circuit 4 is subtracted from the output of reference voltage generation circuit 6 to generate an error signal. The output of the addition/subtraction circuit 5 is supplied to a changeover switch 9 via a control signal generation circuit 8 consisting of a loop filter, a loop gain adjustment amplifier, and the like.

切換スイッチ９は、システムコントローラ１０から出力
される制御信号ＳＡに応じて制御信号生成回路８、切換
スイッチ１１及び加速信号生成回路１２の出力のうちの
１つを選択的に出力する構成となっている。また、加速
信号生成回路１２は、システムコントローラ１０から供
給されるオン指令信号ｉに応答してスピンドルモータ２
を加速するための所定レベルの駆動信号を発生する構成
となっている。切換スイッチ９の出力は、ドライブアン
プ１３を介してスピンドルモータ２に駆動信号として供
給され、ディスク１の回転速度が制御される。起動時等
において、切換スイッチ９から制御信号生成回路８の出
力が選択的に出力されると、周波数発電機３、Ｆ／Ｖ変
換回路４、加減算回路５、制御信号生成回路８、切換ス
イッチ９、ドライブアンプ１３及びスピンドルモータ２
で形成されるＦＣサーボループがオンになってディスク
１の回転速度がピックアップ７の半径位置における規定
速度に収束するようにスピンドルモータ２の駆動制御が
なされる。The changeover switch 9 is configured to selectively output one of the outputs of the control signal generation circuit 8, the changeover switch 11, and the acceleration signal generation circuit 12 in response to the control signal SA output from the system controller 10. There is. The acceleration signal generation circuit 12 also controls the spindle motor 2 in response to the ON command signal i supplied from the system controller 10.
The structure is such that a drive signal of a predetermined level is generated to accelerate the speed. The output of the changeover switch 9 is supplied as a drive signal to the spindle motor 2 via the drive amplifier 13, and the rotational speed of the disk 1 is controlled. When the output of the control signal generation circuit 8 is selectively outputted from the changeover switch 9 during startup, etc., the frequency generator 3, the F/V conversion circuit 4, the addition/subtraction circuit 5, the control signal generation circuit 8, and the changeover switch 9 , drive amplifier 13 and spindle motor 2
The FC servo loop formed by is turned on, and the drive of the spindle motor 2 is controlled so that the rotational speed of the disk 1 converges to the specified speed at the radial position of the pickup 7.

一方、ピックアップ７には、レーザダイオード、対物レ
ンズ、フォーカスアクチュエータ、トラッキングアクチ
ュエータ、フォトディテクタ等が内蔵されている。ピッ
クアップ７内のフォトディテクタの出力は、ＲＦアンプ
１５及びトラッキングエラー生成回路７１に供給される
。トラッキングエラー生成回路７１においては３ビーム
方式或いはプッシュプル方式等によってトラッキングエ
ラー信号が生成される。このトラッキングエラー信号は
、トラッキングサーボアンプ７２を介してピックアップ
７内のトラッキングアクチュエータに供給される。また
、トラッキングエラー信号の直流成分は、スライダサー
ボアンプ７３を介してピックアップ７を担持するスライ
ダをディスク半径方向に移送するスライダモータ７４に
供給される。On the other hand, the pickup 7 includes a laser diode, an objective lens, a focus actuator, a tracking actuator, a photodetector, and the like. The output of the photodetector in the pickup 7 is supplied to the RF amplifier 15 and the tracking error generation circuit 71. In the tracking error generation circuit 71, a tracking error signal is generated using a three-beam method, a push-pull method, or the like. This tracking error signal is supplied to the tracking actuator in the pickup 7 via the tracking servo amplifier 72. Further, the DC component of the tracking error signal is supplied via a slider servo amplifier 73 to a slider motor 74 that moves the slider carrying the pickup 7 in the disk radial direction.

これらトラッキングエラー生成回路７１、トラッキング
サーボアンプ７２、スライダサーボアンプ７３によりピ
ックアップ７内のレーザダイオードから発せられたレー
ザビームが対物レンズによってディスク１の記録面上に
収束して形成される情報検出用光スポット（情報検出点
）のディスク１の゛ト径方向における位置ｑａｊａｎが
なされる。The tracking error generation circuit 71, the tracking servo amplifier 72, and the slider servo amplifier 73 cause the laser beam emitted from the laser diode in the pickup 7 to be focused on the recording surface of the disk 1 by the objective lens, forming information detection light. The position qajan of the spot (information detection point) in the radial direction of the disk 1 is determined.

スライダサーボアンプ７３にはサーチ動作制御回路７５
から出力される駆動信号が供給される。The slider servo amplifier 73 has a search operation control circuit 75.
A drive signal output from the drive signal is supplied.

サーチ動作制御回路７５は、システムコントローラ１０
から移動方向及び移動トラック数を示すデータＴｎの供
給を受け、トラッキングエラー信号によって情報検出用
光スポットが飛越し移動（ジャンプ）したときトラック
カウントパルスを発生させて移動トラック数を計数する
ことにより情報検出用光スポットが指定されたトラック
数だけ飛越し移動するまでスライダサーボアンプ７３に
駆動信号を送出したのち移動終了信号を出力するように
構成されている。また、トラッキングサーボアンプ７２
にはシステムコントローラ１０からトラックジャンプ指
令信号ｊが供給されて情報検出用光スポットが１トラツ
クずつ飛越し移動する。The search operation control circuit 75 is connected to the system controller 10
Data Tn indicating the moving direction and the number of moving tracks is supplied from , and when the information detection optical spot jumps due to a tracking error signal, a track count pulse is generated to count the number of moving tracks, thereby obtaining information. It is configured to send a drive signal to the slider servo amplifier 73 until the detection light spot moves by a specified number of tracks, and then outputs a movement end signal. In addition, the tracking servo amplifier 72
A track jump command signal j is supplied from the system controller 10 to cause the information detection light spot to jump over one track at a time.

尚、サーチ動作制御回路７５において発生したトラック
カウントパルスｔはシステムコントローラ１０に供給さ
れる。Incidentally, the track count pulse t generated in the search operation control circuit 75 is supplied to the system controller 10.

ピックアップ７のＲＦ（高周波）信号出力は、ＲＦアン
プ１５によって増幅されたのち、ＦＭ復調器等からなる
復調回路１６に供給されてＭＵＳＥ信号が復調される。The RF (high frequency) signal output from the pickup 7 is amplified by an RF amplifier 15 and then supplied to a demodulation circuit 16 consisting of an FM demodulator or the like to demodulate the MUSE signal.

復調回路１６から出力されたＭＵＳＥ信号は、ＬＰＦ　
（ローパスフィルタ）１７を介してクランプ回路１８に
供給される。クランプ回路１８には、スイッチ１つを介
して同期検出回路３０からクランプパルスが１％給され
る。The MUSE signal output from the demodulation circuit 16 is
It is supplied to a clamp circuit 18 via a (low-pass filter) 17. A 1% clamp pulse is supplied to the clamp circuit 18 from the synchronization detection circuit 30 via one switch.

スイッチ１９は、システムコントローラ１０から出力さ
れる制御信号ｓＢに応じてオンになるも一１成となって
いる。また、クランプ回路１８は、供給されたクランプ
パルスによってＭＵＳＥ信号の所定部を例えば１２８７
２５Ｇレベルにクランプして直流成分を再生する。この
クランプ回路１８によって直流再生されたＭＵＳＥ信号
は、Ａ／Ｄ　（アナログ・ディジタル）変換回路２１及
び同期検出回路３０に供給される。Ａ／Ｄ変換回路２１
にはＰＬＬ回路２３の出力パルスＣが供給されている。The switch 19 is turned on in response to a control signal sB output from the system controller 10. Further, the clamp circuit 18 controls a predetermined portion of the MUSE signal to 1287, for example, by the supplied clamp pulse.
Clamp to 25G level and regenerate DC component. The MUSE signal DC-regenerated by the clamp circuit 18 is supplied to an A/D (analog-digital) conversion circuit 21 and a synchronization detection circuit 30. A/D conversion circuit 21
is supplied with the output pulse C of the PLL circuit 23.

Ａ／Ｄ変換回路２１においてはＰＬＬ回路２３の出力パ
ルスＣによってＭＵＳＥ信号のサンプリングがなされ、
得られたサンプル値が順次ディジタルデータに変換され
る。このＡ／Ｄ変換回路２１から出力されるサンプルデ
ータは、メモリ２９及び同期検出回路３０に供給される
。同期検出回路３０にはＰＬＬ回路２３の出力パルスＣ
が供給されている。同期検出回路３０は、後述する如く
フレームパルス点を検出してＦＰＩ出パルスｇを出力す
る一方、同期信号の位を口基弗点である１２８レベルの
ＨＤポイントの検出を行ってＨＤポイントに同期したＨ
Ｄ検出信号ｅ１を出力すると共に、ＨＤ信号波形によっ
てＨＤ信号を検出してＨＤポイントには必ずしも同期し
ないＨＤＵ出信号ｅ２を出力し、かつＨＤ検出信号ｅ１
にＵづいてクランプパルスｆの生成を行なう構成となっ
ている。In the A/D conversion circuit 21, the MUSE signal is sampled by the output pulse C of the PLL circuit 23,
The obtained sample values are sequentially converted into digital data. Sample data output from this A/D conversion circuit 21 is supplied to a memory 29 and a synchronization detection circuit 30. The synchronization detection circuit 30 receives the output pulse C of the PLL circuit 23.
is supplied. The synchronization detection circuit 30 detects the frame pulse point and outputs the FPI output pulse g as described later, and at the same time detects the HD point at the 128th level, which is the base point of the synchronization signal, and synchronizes with the HD point. I did H
In addition to outputting the D detection signal e1, the HD signal is detected by the HD signal waveform and an HDU output signal e2 that is not necessarily synchronized with the HD point is output, and the HD detection signal e1
The configuration is such that a clamp pulse f is generated based on U.

同期検出回路３０から出力されたＦＰ検出パルスｇは、
周波数弁別回路２５に供給される。周波数弁別回路２５
は、例えば分周回路３２から出力されるカウントクロッ
クパルスｋによってＦＰ検出パルスｇの周波数カウント
を行なって得たデー夕をＤ／Ａ変換して周波数弁別信号
として出力すると共にこのＤ／Ａ変換入力の上位３ビッ
ト程度の値が安定したときＦＰサーボロック検出信号ｇ
を発生する構成となっている。この周波数弁別回路２５
から出力された周波数弁別信号は、ループアンプ２６を
介して切換スイッチ１１の一人力となっている。また、
ＦＰサーボロック検出信号Ωは、システムコントローラ
１０に供給される。The FP detection pulse g output from the synchronization detection circuit 30 is
The signal is supplied to the frequency discrimination circuit 25. Frequency discrimination circuit 25
For example, the data obtained by counting the frequency of the FP detection pulse g using the count clock pulse k output from the frequency dividing circuit 32 is D/A converted and output as a frequency discrimination signal, and this D/A conversion input is also used. When the value of the upper 3 bits of g becomes stable, the FP servo lock detection signal g
It is configured to generate. This frequency discrimination circuit 25
The frequency discrimination signal outputted from the switch 11 is supplied to the selector switch 11 via the loop amplifier 26. Also,
The FP servo lock detection signal Ω is supplied to the system controller 10.

同期検出回路３０から出力されたＨＤ検出信号ｅ２は、
位相比較回路３１及び周波数弁別回路３３に供給される
。位相比較回路３１は、ＨＤ検出信号ｅ２と分周回路３
２から出力される基準ＨＤ信号との位相比較を行なって
両信号間の位相差に応じた位相差信号ｍを生成すると共
にこの位相差信号ｍのレベルが所定値以下になったとき
ＨＤサーボロック検検出信号音発生する構成となってい
る。周波数弁別回路３３は分周回路３２から出力される
カウントクロックパルスｋによってＨＤ検出信号ｅ２の
周波数カウントを行なって得られたデータをＤ／Ａ変換
して周波数弁別信号ｑとして出力する構成となって１す
る。分周回路３２は、基準クロック発生回路２４から出
力される基準クロックａを４分周してカウントクロック
パルスｋを生成すると同時に基準クロックａを４８０分
周して基準ＨＤ信号を生成する構成となっている。The HD detection signal e2 output from the synchronization detection circuit 30 is
The signal is supplied to a phase comparison circuit 31 and a frequency discrimination circuit 33. The phase comparator circuit 31 receives the HD detection signal e2 and the frequency divider circuit 3.
A phase difference signal m is generated according to the phase difference between the two signals by comparing the phase with the reference HD signal outputted from 2, and when the level of this phase difference signal m becomes less than a predetermined value, HD servo lock is performed. It is configured to generate a detection signal sound. The frequency discrimination circuit 33 counts the frequency of the HD detection signal e2 using the count clock pulse k output from the frequency dividing circuit 32, converts the obtained data into an analog signal, and outputs the resultant data as a frequency discrimination signal q. Do 1. The frequency dividing circuit 32 divides the frequency of the reference clock a output from the reference clock generation circuit 24 by four to generate a count clock pulse k, and simultaneously divides the frequency of the reference clock a by 480 to generate a reference HD signal. ing.

位相比較回路３１から出力された位相差信号ｍ及び周波
数弁別回路３３から出力された周波数弁別信号ｑは、ル
ープフィルタ３９に供給される。The phase difference signal m output from the phase comparison circuit 31 and the frequency discrimination signal q output from the frequency discrimination circuit 33 are supplied to a loop filter 39.

ループフィルタ３９は、後述する如く位相差信号ｍ及び
周波数弁別信号ｑの位相補償をなす例えばアナログアク
ティブフィルタからなっており、このアナログアクティ
ブフィルタはシステムコントローラから出力される制御
信号ＳＥによってその出力の制御中心値を生ずる状態を
取るように構成されている。このループフィルタ３９の
出力は、切換スイッチ１１の低入力となっている。The loop filter 39 is composed of, for example, an analog active filter that compensates the phase of the phase difference signal m and the frequency discrimination signal q as described later, and the output of this analog active filter is controlled by the control signal SE output from the system controller. It is configured to take a state that produces a central value. The output of this loop filter 39 serves as a low input to the changeover switch 11.

切換スイッチ１１は、システムコントローラ］。The changeover switch 11 is a system controller].

０から出力される制御信号ｓ□によってループアンプ２
６の出力及びループフィルタ３９の出力のうちの一方を
選択的に出力する構成となっている。The loop amplifier 2 is controlled by the control signal s□ output from 0.
6 and the output of the loop filter 39 are selectively output.

切換スイッチ９から切換スイッチ１１の出力が選択的に
出力され、かつ切換スイッチ１１からループアンプ２６
の出力が選択的に出力されるとき、ピックアップ７、Ｒ
Ｆアンプ１５、復調回路１６、ＬＰＦ１７、クランプ回
路１８、Ａ／Ｄ変換回路２１、同期検出回路３０、周波
数弁別回路２５、ループアンプ２６、切換スイッチ１１
．９、ドライブアンプ１３及びスピンドルモータ２から
なるＦＰサーボループが閉成されてスピンドルモータ２
の回転速度がＦＰ検出パルスｇの周波数に応じて制御さ
れ、フレームパルスによる時間軸の粗調整がなされる。The output of the changeover switch 11 is selectively outputted from the changeover switch 9, and the output of the changeover switch 11 is outputted from the changeover switch 11 to the loop amplifier 26.
When the output of the pickup 7, R
F amplifier 15, demodulation circuit 16, LPF 17, clamp circuit 18, A/D conversion circuit 21, synchronization detection circuit 30, frequency discrimination circuit 25, loop amplifier 26, changeover switch 11
．． 9. The FP servo loop consisting of the drive amplifier 13 and the spindle motor 2 is closed, and the spindle motor 2
The rotation speed of is controlled according to the frequency of the FP detection pulse g, and the time axis is roughly adjusted by the frame pulse.

また、切換スイッチ９から切換スイッチ１１の出力が選
択的に出力され、かつ切換スイッチ１１からループフィ
ルタ３９の出力が選択的に出力されるときピックアップ
７、ＲＦアンプ１５、復調回路１６、ＬＰＦ１７、クラ
ンプ回路１８、Ａ／Ｄ変換回路２１、同期検出回路３０
、位相比較回路３１、周波数弁別回路３３、ループフィ
ルタ３９、切換スイッチ１１．９、ドライブアンプ１３
及びスピンドルモータ２からなるＨＤサーボループが閉
成され、スピンドルモータ２の回転速度がＨＤ検出信号
ｅ２の周波数及びＨＤ検出信号ｅ２と基準ＨＤ信号間の
位相差に応じて制御され、ＨＤ信号による時間軸の粗調
整がなされる。Further, when the output of the changeover switch 11 is selectively outputted from the changeover switch 9 and the output of the loop filter 39 is selectively outputted from the changeover switch 11, the pickup 7, RF amplifier 15, demodulation circuit 16, LPF 17, clamp Circuit 18, A/D conversion circuit 21, synchronization detection circuit 30
, phase comparison circuit 31, frequency discrimination circuit 33, loop filter 39, changeover switch 11.9, drive amplifier 13
and a spindle motor 2, the rotational speed of the spindle motor 2 is controlled according to the frequency of the HD detection signal e2 and the phase difference between the HD detection signal e2 and the reference HD signal, and the rotation speed of the spindle motor 2 is controlled according to the frequency of the HD detection signal e2 and the phase difference between the HD detection signal e2 and the reference HD signal. Coarse adjustment of the axis is made.

同期検出回路３０から出力されるＨＤ検出信号ｅ１は切
換スイッチ３４の一人力になっている。The HD detection signal e1 outputted from the synchronization detection circuit 30 is the sole power of the changeover switch 34.

切換スイッチ３４には分周回路３２から出力された基準
ＨＤ信号が低入力として供給されている。The reference HD signal output from the frequency dividing circuit 32 is supplied to the changeover switch 34 as a low input.

切換スイッチ３４は、システムコントローラ１０から出
力される制御信号Ｓｃに応じてＨＤ検出信号ｅ１及び基
準ＨＤ信号のうちの一方を選択的に出力する構成となっ
ている。この切換スイッチ３４の出力は、ＰＬＬ回路２
３における位相比較回路３５に供給されて分周回路３６
によって分周されたＶＣＯ（電圧制御型発振器）３７の
出力と比較され、両信号間の位相差に応じた位相差信号
が生成される。この位相差信号は、ループフィルタ、ル
ープゲイン調整アンプ等からなる制御信号生成回路３８
を介してＶＣＯ３７に制御入力として洪給され、ＰＬＬ
ループが形成される。そして、ＶＣＯ３７からＨＤ検出
信号ｅ１又は基準ＨＤ信号に位相同期した１６．２ＭＨ
ｚを中心周波数とする可変タイミング信号が出力される
。この■ＣＯ３７の出力がＰＬＬ回路２３の出力Ｃとし
てＡ／Ｄｉ換回路２１、メモリ２９及び同期検出回路３
０に供給される。The changeover switch 34 is configured to selectively output one of the HD detection signal e1 and the reference HD signal in accordance with the control signal Sc output from the system controller 10. The output of this changeover switch 34 is the PLL circuit 2
3 to the phase comparator circuit 35 and the frequency divider circuit 36
The signal is compared with the output of the VCO (voltage controlled oscillator) 37, which is frequency-divided by , and a phase difference signal corresponding to the phase difference between the two signals is generated. This phase difference signal is transmitted to a control signal generation circuit 38 consisting of a loop filter, a loop gain adjustment amplifier, etc.
is fed to the VCO37 as a control input via the PLL
A loop is formed. Then, the 16.2 MH signal is phase-synchronized with the HD detection signal e1 or the reference HD signal from the VCO 37.
A variable timing signal whose center frequency is z is output. The output of this CO37 is used as the output C of the PLL circuit 23, which includes the A/Di conversion circuit 21, the memory 29, and the synchronization detection circuit 3.
0.

メモリ２９は、例えばＦＩＦＯ（先入れ先出し）メモリ
からなり、Ａ／Ｄ変換回路２１から出力されたサンプル
データをＰＬＬ回路２３の出力パルスＣに同期して順次
書き込むと共に基準クロック発生回路２４から出力され
る基準クロックａに同期して順次読み出す。The memory 29 is composed of, for example, a FIFO (first in, first out) memory, and sequentially writes the sample data output from the A/D conversion circuit 21 in synchronization with the output pulse C of the PLL circuit 23, and also writes the reference data output from the reference clock generation circuit 24. Read out sequentially in synchronization with clock a.

ここで、システムコントローラ１０からの制御信号ＳＣ
によって切換スイッチ３４からＨＤ検出信号ｅ１が選択
的に出力されると、ＰＬＬ回路２３からＨＤ検出信号ｅ
１に位相同期した１６．２ＭＨｚを中心周波数とする可
変タイミング信号が出力される。従って、この可変タイ
ミング信号は、ＭＵＳＥ信号と同一の時間軸変動を有し
、この可変タイミング信号によってサンプルデータがメ
モリ２９に書き込まれ、書き込まれたデータが時間軸変
動のない基準クロックａによって読み出され、時間軸の
微調整がなされる。この時間軸の微調整によりディスク
の偏心等に起因するジッタが除去される。このメモリ２
つから読み出された一連のサンプルデータは、データ分
離回路７６、ＭＵＳＥデコーダ（図示せず）等に供給さ
れる。データ分離回路７６は、ＭＵＳＥ信号の所定ライ
ンに対応する部分にバイフェーズコードとして挿入され
たタイムコード或いはフレームナンバーコード等の位置
情報データを分離して出力する構成となっている。この
データ分離回路７６の出力デー２０丁はシステムコント
ローラ１０に１５（給される。Here, the control signal SC from the system controller 10
When the HD detection signal e1 is selectively output from the selector switch 34, the HD detection signal e1 is output from the PLL circuit 23.
A variable timing signal having a center frequency of 16.2 MHz that is phase-synchronized with 1 is output. Therefore, this variable timing signal has the same time axis variation as the MUSE signal, sample data is written into the memory 29 by this variable timing signal, and the written data is read out by the reference clock a without time axis variation. The time axis is then finely adjusted. This fine adjustment of the time axis removes jitter caused by eccentricity of the disk, etc. This memory 2
A series of sample data read out from the memory is supplied to a data separation circuit 76, a MUSE decoder (not shown), and the like. The data separation circuit 76 is configured to separate and output position information data such as a time code or frame number code inserted as a biphase code into a portion corresponding to a predetermined line of the MUSE signal. The 20 output data of this data separation circuit 76 are supplied to the system controller 10 (15).

システムコントローラ１０は、例えばプロセッサ、ＲＯ
ＭＳＲＡＭ、時間管理用のタイマ等からなるマイクロコ
ンピュータで形成されている。このシステムコントロー
ラ１０には、ポテンショメータの出力電圧ＶＰｓ同期検
出回路３０において生成されるＨＤ検出ＯＫ信号ｄ及び
ＨＤ検出信号ｅ２、ＦＰサーボロック検出信号ｐＳＨＤ
サーボロック検出信号ｎ１操作部（図示せず）のキー操
作に応じた指令等が入力される。システムコントローラ
１０において、プロセッサはＲＯＭに予め格納されてい
るプログラムに従って入力された信号を処理し、制御信
号Ｓ　Ａ　−Ｓ　Ｅ等によって各部を制御する。The system controller 10 includes, for example, a processor, RO
It is formed of a microcomputer consisting of MSRAM, a timer for time management, etc. The system controller 10 includes the output voltage VPs of the potentiometer, the HD detection OK signal d and the HD detection signal e2 generated in the synchronization detection circuit 30, and the FP servo lock detection signal pSHD.
Servo lock detection signal n1 Commands and the like are input in response to key operations on an operation section (not shown). In the system controller 10, a processor processes input signals according to a program stored in advance in a ROM, and controls each section using control signals SA-SE and the like.

ここで、上記実施例における同期検出回路３０の具体的
な構成を第２図に示す。第２図に示す如く、Ａ／Ｄ変換
回路２１の出力データはＦＰ検出回路３０１、ＨＤ険検
出Ｋ信号発生回路３０４及びＨＤ波形検出回路３０８に
供給され、クランプ回路１８の出力はコンパレータ３０
６に供給され、ＰＬＬ回路２３の出力パルスＣはＦＰ検
出回路３０１、ＦＰカウンタ３０２、除算回路３０３、
ＨＤ波形検出回路３０８に供給される。Here, a specific configuration of the synchronization detection circuit 30 in the above embodiment is shown in FIG. As shown in FIG. 2, the output data of the A/D conversion circuit 21 is supplied to the FP detection circuit 301, the HD detection K signal generation circuit 304, and the HD waveform detection circuit 308, and the output of the clamp circuit 18 is supplied to the comparator 30.
6, and the output pulse C of the PLL circuit 23 is supplied to the FP detection circuit 301, the FP counter 302, the division circuit 303,
The signal is supplied to the HD waveform detection circuit 308.

ＦＰ検出回路３０１は、Ａ／Ｄ変換回路２１から出力さ
れるディジタル化されたＭＵＳＥ信号中のフレームパル
スをパターン認識によって検出してＦＰ検出パルスｇを
出力する。このＦＰ検出パルスｇは、ＦＰカウンタ３０
２に供給される。ＦＰカウンタ３０２は、ＦＰ検出パル
スｇの発生周期に応じたデータを生成する。このＦＰカ
ウンタ３０２の出力データは、除算回路３０３に供給さ
れる。除算回路３０３の出力は、ＨＤ検出ＯＫ信号発生
回路３０４及びＨＤ検出回路３０５に供給される。ＨＤ
検出ＯＫ信号発生回路３０４からＨＤ検出ＯＫ信号ｄが
出力されてＨＤ検出回路３０５に供給される。また、Ｈ
Ｄ検出回路３０５には遅延回路３０７によって遅延され
たコンパレータ３０６の出力が供給される。これら３０
１〜３０７の各回路によって同期信号の位相基阜点であ
る１２８レベルのＨＤポイントの検出がなされ、ＨＤポ
イントに同期したＨＤ検出信号ｅ１が生成されるのであ
るが、これら３０１〜３０７の各回路については特願昭
６２−６１４９６号に詳述されているので、詳細な説明
は省略する。The FP detection circuit 301 detects a frame pulse in the digitized MUSE signal output from the A/D conversion circuit 21 by pattern recognition, and outputs an FP detection pulse g. This FP detection pulse g is detected by the FP counter 30
2. The FP counter 302 generates data according to the generation cycle of the FP detection pulse g. The output data of this FP counter 302 is supplied to a division circuit 303. The output of the division circuit 303 is supplied to an HD detection OK signal generation circuit 304 and an HD detection circuit 305. HD
The HD detection OK signal d is output from the detection OK signal generation circuit 304 and supplied to the HD detection circuit 305 . Also, H
The output of the comparator 306 delayed by the delay circuit 307 is supplied to the D detection circuit 305 . These 30
Each of the circuits 1 to 307 detects the 128-level HD point, which is the phase reference point of the synchronization signal, and generates the HD detection signal e1 synchronized with the HD point. Since this is described in detail in Japanese Patent Application No. 62-61496, detailed explanation will be omitted.

ＨＤ検出信号ｅ１は、クランプパルス発生回路３０９に
供給される。クランプパルス発生回路３０９は、ＦＰＰ
ＬＬループびＨＤｉＱ出信号ｅ１によってＭＵＳＥ信号
の例えば第５６３ラインに設けられているクランプレベ
ル期間を検出して当該期間に亘ってクランプパルスｆを
出カスるヨウに構成されている。HD detection signal e1 is supplied to clamp pulse generation circuit 309. The clamp pulse generation circuit 309 is an FPP
The circuit is configured to detect a clamp level period provided on, for example, the 563rd line of the MUSE signal using the LL loop and the HDiQ output signal e1, and output the clamp pulse f over the period.

また、ＨＤ波形検出回路３０８は、第３図（Ａ）に示す
如きＨＤ信号の波形を同図（Ｂ）に示す如きパルスＣに
よって入力データの表わすレベルを順次検知することに
よって検出し、同図（Ｃ）に示す如き立ち上がりエツジ
を有するＨＤ検出信号ｅ２を出力するように１７１成さ
れている。尚、ＰＬＬ回路２３に基ＩＨＤＨＤ信号択的
に１共給されているときは、パルスＣは、ＨＤ信号の位
相基準点、に同期せず、ＨＤ検出信号ｅ２は第４図に示
す如く位相基準点から２〜４パルス分（３パルス中心）
の遅延をもったタイミングで出力される。しかし、この
ようなＨＤ検出信号ｅ２の位相誤差は、スピンドルサー
ボ系で問題となるものではなく、切換スイッチ３４の切
換によって時間軸の微調性が開始されてパルスＣの位相
が変化してもスピンドルサーボにはほとんど影響がない
。これは、スピンドルサーボ系のループ帯域とジッタ制
御ＰＬＬのループ帯域間にはおよそ１００倍程度の差が
あることによる。Further, the HD waveform detection circuit 308 detects the waveform of the HD signal as shown in FIG. 3(A) by sequentially detecting the level represented by the input data using pulse C as shown in FIG. 3(B). 171 is configured to output an HD detection signal e2 having a rising edge as shown in (C). Incidentally, when one IHD HD signal is selectively co-supplied to the PLL circuit 23, the pulse C is not synchronized with the phase reference point of the HD signal, and the HD detection signal e2 is synchronized with the phase reference point as shown in FIG. 2 to 4 pulses from the point (center of 3 pulses)
It is output at a timing with a delay of . However, such a phase error of the HD detection signal e2 does not pose a problem in the spindle servo system, and even if the fine tuning of the time axis is started by switching the changeover switch 34 and the phase of the pulse C changes, the spindle servo It has almost no effect on the servo. This is because there is a difference of about 100 times between the loop band of the spindle servo system and the loop band of the jitter control PLL.

次に、ループフィルタ３９の具体的な構成を第５図に示
す。同図において、位相差信号ｍはスイッチ５１及びＣ
Ｒ回路５２を介してオペアンプ５３の負側入力端子に供
給される。ＣＲ回路５２は、スイッチ５１とオペアンプ
５３の負側入力端子間に直列接続された抵抗Ｒ１及びコ
ンデンサＣ１からなっている。また、周波数弁別信号ｑ
は、スイッチ５４及びＣＲ回路５５を介してオペアンプ
５３の負側入力端子に供給される。ＣＲ回路５５は、ス
イッチ５４とオペアンプ５３の負側入力端子間に直列接
続された抵抗Ｒ２及びコンデンサＣ２と、スイッチ５４
とオペアンプ５３の負側入力端子間に直列接続された抵
抗Ｒ３及びコンデンサＣ３とからなっている。Next, a specific configuration of the loop filter 39 is shown in FIG. In the figure, the phase difference signal m is connected to the switch 51 and C.
The signal is supplied to the negative input terminal of the operational amplifier 53 via the R circuit 52. The CR circuit 52 includes a resistor R1 and a capacitor C1 connected in series between the switch 51 and the negative input terminal of the operational amplifier 53. In addition, the frequency discrimination signal q
is supplied to the negative input terminal of the operational amplifier 53 via the switch 54 and the CR circuit 55. The CR circuit 55 includes a resistor R2 and a capacitor C2 connected in series between the switch 54 and the negative input terminal of the operational amplifier 53, and the switch 54.
and a resistor R3 and a capacitor C3 connected in series between the negative input terminal of the operational amplifier 53.

オペアンプ５３の負側入力端子と出力端子間には抵抗Ｒ
４及びコンデンサＣ４が直列接続されている。これら抵
抗Ｒ４及びコンデンサＣ４の直列接続点には抵抗Ｒ５を
介して所定の電圧ＶＣが印加されている。また、オペア
ンプ５３の負側入力端子と出力端子間には更にスイッチ
５６が接続されている。また、オペアンプ５３の正側入
力端子には抵抗Ｒ６を介して電圧Ｖｃが印加されている
。A resistor R is connected between the negative input terminal and output terminal of the operational amplifier 53.
4 and a capacitor C4 are connected in series. A predetermined voltage VC is applied to the series connection point of the resistor R4 and the capacitor C4 via the resistor R5. Further, a switch 56 is further connected between the negative input terminal and the output terminal of the operational amplifier 53. Further, a voltage Vc is applied to the positive input terminal of the operational amplifier 53 via a resistor R6.

これらＣＲ回路５２．５５、オペアンプ５３、抵抗Ｒ４
、Ｒ５、Ｒ６、コンデンサＣ４、スイッチ５６によって
アクティブフィルタ５７が形成されている。このアクテ
ィブフィルタ５７の出力は、アンプ５８を介してループ
フィルタ３９の出力として切換スイッチ１１の他人力に
なる。These CR circuits 52, 55, operational amplifier 53, resistor R4
, R5, R6, capacitor C4, and switch 56 form an active filter 57. The output of the active filter 57 is passed through an amplifier 58 and used as an output of the loop filter 39 to operate the changeover switch 11 .

スイッチ５Ｌ　５４は、システムコントローラ１０から
出力される制御信号Ｓεが例えば高レベルになったとき
オンになる構成となっており、スイッチ５６は、システ
ムコントローラ１０からの制御信号ＳＥが例えば低レベ
ルになったときオンになる構成となっている。これらス
イッチ５１．５４がオン、かつスイッチ５６がオフのと
きは、位相差信号ｍ及び周波数弁別信号ｑの位相補償作
用が働くが、スイッチ５１．５４がオフ、かつスイッチ
５６がオンのときは、後述する如く出力のレベルが所定
レベルにクランプされ、かつコンデンサＣ４がノンチャ
ージ状態になる（以下、この状態をクランプ状態と称す
る）。The switch 5L 54 is configured to turn on when the control signal Sε output from the system controller 10 becomes, for example, a high level, and the switch 56 is configured to turn on when the control signal SE from the system controller 10 becomes, for example, a low level. It is configured to turn on when When these switches 51.54 are on and the switch 56 is off, the phase compensation effect of the phase difference signal m and the frequency discrimination signal q works, but when the switch 51.54 is off and the switch 56 is on, As will be described later, the output level is clamped to a predetermined level, and the capacitor C4 is placed in a non-charged state (hereinafter, this state is referred to as a clamped state).

以上の構成におけるシステムコントローラ１０のプロセ
ッサの動作を第６図のフローチャートを参照して説明す
る。The operation of the processor of the system controller 10 in the above configuration will be explained with reference to the flowchart of FIG.

メインルーチン等の実行中に操作部のキー操作によりス
タート指令が発せられると、プロセッサは制御信号Ｓ　
Ａ　＝　Ｓ　Ｅによって各スイッチの初期設定を行ない
、切換スイッチ９から加速信号生成回路１２の出力が選
択的に出力され、スイッチ１９及びループフィルタ３９
におけるスイッチ５１．５４はオフになり、ループフィ
ルタ３９におけるスイッチ５６はオンになり、切換スイ
ッチ１１からはループアンプ２６の出力が選択的に出力
され、かつ切換スイッチ３４からは基準ＨＤ信号が選択
的に出力されるようにする（ステップＳｌ）。このステ
ップＳ１によってループフィルタ３９は、クランプ状態
となる。When a start command is issued by operating a key on the operation unit during execution of a main routine, etc., the processor sends a control signal S.
Each switch is initialized by A = S E, and the output of the acceleration signal generation circuit 12 is selectively output from the selector switch 9, and the output of the acceleration signal generation circuit 12 is selectively outputted from the switch 19 and the loop filter 39.
The switches 51 and 54 in the loop filter 39 are turned off, the switch 56 in the loop filter 39 is turned on, the output of the loop amplifier 26 is selectively outputted from the changeover switch 11, and the reference HD signal is selectively outputted from the changeover switch 34. (Step Sl). Through this step S1, the loop filter 39 enters a clamped state.

次いで、プロセッサはピックアップ７を担持しているス
ライダを半径方向に移送するスライダモータの駆動回路
に駆動指令を送出してプレイ動作の開始位置にピックア
ップ７を移動させ（ステップＳ２）、起動信号生成回路
１２にオン指令信号ｉを送出してスピンドルモータ２を
加速させると共に時間管理用のタイマをスタートさせる
（ステップＳ３）。Next, the processor sends a drive command to the drive circuit of the slider motor that moves the slider carrying the pickup 7 in the radial direction to move the pickup 7 to the start position of the play operation (step S2), and the start signal generation circuit 12 to accelerate the spindle motor 2 and start a timer for time management (step S3).

次いて、プロセッサは同期検出回路３０からＦＰＰ出パ
ルスｇが出力されているか否かの判定（ステップＳ４）
とタイムオーバーか否かすなわち時間管理用のタイマの
出力データが所定値以上になっているか否かの判定（ス
テップＳ５）とを交互に行なうことによって、ＦＰＰ出
パルスｇが起動時から所定時間以内に出力されるか否か
の判定をなす。ステップＳ４、Ｓ５によってＦＰＰ出パ
ルスｇが所定時間以内に出力されたと判定されたときは
、プロセッサは制御信号ＳＡによって切換スイッチ９か
ら切換スイッチ１１を経たループアンプ２６の出力が選
択的に出力されるようにしてＦＰサーボループをオンに
すると共に時間管理用のタイマを再スタートさせる（ス
テップＳ６）。Next, the processor determines whether or not the FPP output pulse g is output from the synchronization detection circuit 30 (step S4).
By alternately determining whether there is a time-over or not, that is, determining whether the output data of the timer for time management is equal to or greater than a predetermined value (step S5), the FPP output pulse g is determined within a predetermined time from the time of startup. A determination is made as to whether or not it will be output. When it is determined in steps S4 and S5 that the FPP output pulse g has been output within the predetermined time, the processor selectively outputs the output of the loop amplifier 26 via the changeover switch 9 and the changeover switch 11 in accordance with the control signal SA. In this way, the FP servo loop is turned on and the timer for time management is restarted (step S6).

次いで、プロセッサはＦＰサーボロック検出信号Ω及び
ＨＤ検出信号ｅ２がＦＰサーボループオン後後走定時間
以内出力されるか否かの判定を行なう（ステップＳ７、
Ｓ８）。ステップＳ７、Ｓ８によってＦＰロック検出信
号Ω及びＨＤ検出信号ｅ２が所定時間以内に出力された
と判定されたときは、プロセッサは制御信号ｓＯによっ
て切換スイッチ１１からループフィルタ３９の出力が選
択的に出力されるようにしてＨＤサーボループをオンに
すると共に時間管理用のタイマを再スタートさせ、かつ
制御信号ＳＥによってループフィルタ３つにおけるスイ
ッチ５１．５４をオンにし、５６をオフにしてクランプ
状態を解除する（ステップＳ９）。こののち、プロセッ
サはＨＤサーボロック検検出信号炉ＨＤサーボループオ
ン後後足定時間以内出力されるか否かの判定を行なう（
ステップ５ＩＯ１Ｓ１１）。ステップ５ＩＯ１Ｓ１１に
よってＨＤサーボロック検検出信号炉所定時間以内に出
力されたと判定されたときは、プロセッサはステップＳ
１に移行する直前に実行していたルーチンの実行を再開
する。ステツー１；’５ＩＯ１ＳｌｌによってＨＤサー
ボロック検検出信号炉所定時間以内に出力されなかった
と判定されたときは、プロセッサはＦＰ検検出パルスゲ
出力されているか否かを判定する（ステップ５１２）。Next, the processor determines whether the FP servo lock detection signal Ω and the HD detection signal e2 are output within a running time after turning on the FP servo loop (step S7,
S8). When it is determined in steps S7 and S8 that the FP lock detection signal Ω and the HD detection signal e2 are output within the predetermined time, the processor selectively outputs the output of the loop filter 39 from the changeover switch 11 using the control signal sO. The HD servo loop is turned on and the time management timer is restarted, and the control signal SE turns on the switches 51 and 54 in the three loop filters and turns off the switches 56 to release the clamp state. (Step S9). After this, the processor determines whether or not the HD servo lock detection signal is output within a certain amount of time after the HD servo loop is turned on.
Step 5IO1S11). When it is determined in step 5IO1S11 that the HD servo lock detection signal has been output within the predetermined time, the processor
Resumes execution of the routine that was being executed immediately before transitioning to step 1. When it is determined by Step 1;'5 IO1Sll that the HD servo lock detection signal has not been output within a predetermined time, the processor determines whether or not the FP detection detection pulse signal has been output (step 512).

ステップＳ１２においてＦＰＩ出パルスｂが出力されて
いると判定されたときは、プロセッサは再びステップＳ
６に移行する。When it is determined in step S12 that the FPI output pulse b is output, the processor returns to step S12.
Move to 6.

ステップＳ４、Ｓ５によってＦＰｔＡ出パルスｇが所定
時間以内に出力されなかったと判定されたときは、プロ
セッサは制御信号ＳＡによって切換スイッチ９から制御
信号生成回路８の出力が選択的に出力されるようにして
ＦＧサーボループをオンにする（ステップ８１３）。こ
ののち、プロセッサは同期検出回路３０からＦＰＰ出パ
ルスｇが出力されるか否かの判定を繰り返して行ない（
ステップ５１４）、ＦＰＰ出パルスｇが出力されたと判
定されたときのみステップＳ６に移行する。When it is determined in steps S4 and S5 that the FPtA output pulse g has not been output within the predetermined time, the processor causes the changeover switch 9 to selectively output the output of the control signal generation circuit 8 using the control signal SA. to turn on the FG servo loop (step 813). After this, the processor repeatedly determines whether or not the FPP output pulse g is output from the synchronization detection circuit 30 (
Step 514), the process moves to step S6 only when it is determined that the FPP output pulse g has been output.

また、ステップＳ７、Ｓ８によってＦＰサーボロック検
出信号ｇ及びＨＤ検出信号ｅ２が所定時間以内に出力さ
れなかったと判定されたとき、及びステップＳ１２にお
いてＦＰ検検出パルスゲ出力されてないと判定されたと
きもプロセッサはステップＳ１３に移行する。Also, when it is determined in steps S7 and S8 that the FP servo lock detection signal g and the HD detection signal e2 are not output within a predetermined time, and when it is determined in step S12 that the FP servo lock detection signal g and the HD detection signal e2 are not output. The processor moves to step S13.

以上の動作におけるステップＳ３によってスピンドルモ
ータ２の回転動作が起動され、ディスク１の回転速度が
徐々に加速される。ディスク１の回転速度が規定の回転
速度の±２０％の範囲内の値になると、復調回路１６か
ら出力されるＭＵＳＥ信号中のＦＰパルスの検出が可能
となり、同期検出回路３０におけるＦＰＰ出回路３０１
からＦＰＧ出パルスｇが出力される。このＦＰＯ出パル
スｇが起動時から所定時間以内に出力されると、ステッ
プＳ４〜Ｓ６によってＦＰサーボループがオンになり、
フレームパルスによる時間軸の粗調整が開始される。尚
、このＦＰサーボループは、周波数制御ループであり、
位相制御ループは含まれていない。このため、ループ帯
域が広く、かつループ特性が安定となり、３０Ｈｚとい
う低い周波数のフレームパルスによるＦＰサーボループ
の引込み時の安定性が確保できる。In step S3 in the above operation, the rotational operation of the spindle motor 2 is started, and the rotational speed of the disk 1 is gradually accelerated. When the rotational speed of the disk 1 reaches a value within ±20% of the specified rotational speed, it becomes possible to detect the FP pulse in the MUSE signal output from the demodulation circuit 16, and the FPP output circuit 301 in the synchronization detection circuit 30
The FPG output pulse g is output from. When this FPO output pulse g is output within a predetermined time from startup, the FP servo loop is turned on in steps S4 to S6.
Rough adjustment of the time axis using frame pulses is started. Note that this FP servo loop is a frequency control loop,
No phase control loop is included. Therefore, the loop band is wide and the loop characteristics are stable, and stability can be ensured when the FP servo loop is pulled in by a frame pulse with a low frequency of 30 Hz.

このＦＰサーボループによってディスク１の回転速度を
規定の回転速度の±１９６の範囲内の値にすることがで
きる。This FP servo loop allows the rotational speed of the disk 1 to be within the range of ±196 of the specified rotational speed.

このＦＰサーボループがロック状態になると、同期検出
回路３０におけるＨＤ検出が可能になり、ＨＤ検出信号
ｅ２が出力される。ＦＰサーボループがオンになってか
ら所定時間以内にこのＦＰサーボループがロック状態に
なり、かつＨＤ検出信号ｅ２が出力されると、ステップ
８７〜Ｓ９によってＦＰサーボループがオフになると同
時にＨＤサーボループがオンになり、ＨＤ信号による時
間軸のｉｌｌ：ｊ！Ｊ整が開始される。When this FP servo loop enters a locked state, HD detection in the synchronization detection circuit 30 becomes possible, and an HD detection signal e2 is output. If the FP servo loop becomes locked within a predetermined time after the FP servo loop is turned on, and the HD detection signal e2 is output, the FP servo loop is turned off in steps 87 to S9, and at the same time the HD servo loop is turned off. is turned on, and ill:j! of the time axis by HD signal is turned on. J alignment is started.

ＨＤ信号は、ＦＰパルスに比して周波数レートが高いの
で、ＨＤサーボループがオンすることによってスピンド
ルサーボループのループ帯域が広くなることになり、ス
ピンドルサーボの安定性が良好となる。Since the HD signal has a higher frequency rate than the FP pulse, turning on the HD servo loop widens the loop band of the spindle servo loop, improving the stability of the spindle servo.

このＨＤサーボループがオンになる前は、ループフィル
タ３つにおいて、スイッチ５１．５４がオフであり、か
つスイッチ５６がオンであるので、アクティブフィルタ
５７の出力電圧ｖＯは、オペアンプ５３の負側入力端子
に印加されている電圧ＶＣに等しくなる。また、それと
同時に同期検出回路３０におけるＨＤ検出が可能になる
前の位相差信号ｍ及び周波数弁別信号ｑがアクティブフ
ィルタ５７に供給されず、また抵抗Ｒ４とコンデンサＣ
４との直列接続点に電圧ＶＣが印加されているので、コ
ンデンサＣ４の両端間には電圧が印加されず、コンデン
サＣ４は電荷が蓄積されてない状態（ノンチャージ状態
）になっている。Before this HD servo loop is turned on, the switches 51 and 54 of the three loop filters are off and the switch 56 is on, so the output voltage vO of the active filter 57 is the negative side input of the operational amplifier 53. It becomes equal to the voltage VC applied to the terminal. At the same time, the phase difference signal m and frequency discrimination signal q before HD detection in the synchronization detection circuit 30 becomes possible are not supplied to the active filter 57, and the resistor R4 and capacitor C
Since the voltage VC is applied to the series connection point with C4, no voltage is applied across the capacitor C4, and the capacitor C4 is in a state where no charge is accumulated (non-charged state).

ここで、ＨＤサーボループのロック時のアクティブフィ
ルタ５７の出力電圧Ｖｏが電圧Ｖｃに等しくなることと
している故、ＨＤサーボループがオンになる前にコンデ
ンサＣ４はＨＤサーボループのロック時のチャージ状態
に近い状態となる。Here, since it is assumed that the output voltage Vo of the active filter 57 when the HD servo loop is locked is equal to the voltage Vc, the capacitor C4 is in the charged state when the HD servo loop is locked before the HD servo loop is turned on. The situation will be close.

従って、ＨＤサーボループのオン時において、スイッチ
５１．５４がオンになり、かつスイッチ５６がオフにな
ってループフィルタ３９のクランプ状態が解除される瞬
間にループフィルタ３９の出力がＨＤサーボループの制
御中心値に等しくなることとなり、ＨＤサーボループの
ロックインが迅速になされるのである。Therefore, when the HD servo loop is on, the output of the loop filter 39 is used to control the HD servo loop at the moment when the switches 51 and 54 are turned on and the switch 56 is turned off to release the clamped state of the loop filter 39. The value becomes equal to the center value, and the lock-in of the HD servo loop is quickly achieved.

尚、上記実施例においてはＨＤサーボループのオンと同
時にスイッチ５１．５４がオンになり、かつスイッチ５
６がオフになってクランプ状態が解除されるとしたが、
ＨＤサーボループのオン時から若干遅れたタイミングで
クランプ状態が解除されるようにしてもよく、そうする
ことによってＨＤサーボループに外乱が与えられること
を確実になくすことができることとなる。In the above embodiment, the switches 51 and 54 are turned on at the same time as the HD servo loop is turned on, and the switches 51 and 54 are turned on at the same time as the HD servo loop is turned on.
6 is turned off and the clamp state is released, but
The clamped state may be released at a timing slightly delayed from when the HD servo loop is turned on, and by doing so, it is possible to reliably eliminate disturbances from being applied to the HD servo loop.

尚、ＨＤサーボループの応答は臨界制動的であることが
望ましく、ＨＤサーボループの制動係数は１付近に設定
するとよい。また、ＨＤサーボループのロック時にはコ
ンデンサＣ４にはオフセット分が充電されることがある
が、抵抗Ｒ４とコンデンサＣ４との直列接続点にはロッ
ク時の出力電圧Ｖｏにほぼ等しい程度の電圧を印加すれ
ば実用上問題はない。Note that it is desirable that the response of the HD servo loop is critical braking, and the braking coefficient of the HD servo loop is preferably set to around 1. Also, when the HD servo loop is locked, capacitor C4 may be charged with an offset amount, but a voltage approximately equal to the output voltage Vo when locked should be applied to the series connection point of resistor R4 and capacitor C4. There is no practical problem.

また、Ｆ　Ｐ　）Ｑ出パルスｇが起動時から所定時間以
内に出力されなかったとき及びＦＰサーボループがオン
になってから所定時間以内にこのＦＰサーボループがロ
ック状態になり、かつＨＤ検出信号ｅ２が出力されなか
ったとき並びにＨＤサーボループがオンになってから所
定時間以内にロック状態にならず、かつＦＰ検検出パル
スゲ出力されないときは、ステップＳｌｌによってＦＧ
サーボループがオンになる。このＦＧサーボループは、
ＦＰ検出が万−行なえないときの保護のためのものであ
り、ＦＣサーボループがオンになると、Ｆ／Ｖ変換回路
４の出力電圧が基準電圧発生回路６から出力された基準
電圧と等しくなるようにスピンドルモータ２の回転速度
が制御される。In addition, when F P )Q output pulse g is not output within a predetermined time from startup, and within a predetermined time after the FP servo loop is turned on, this FP servo loop becomes locked, and the HD detection signal When e2 is not output, when the HD servo loop is not locked within a predetermined time after it is turned on, and when the FP detection detection pulse is not output, the FG is set by step Sll.
Servo loop is turned on. This FG servo loop is
This is for protection when FP detection cannot be performed, and when the FC servo loop is turned on, the output voltage of the F/V conversion circuit 4 is made equal to the reference voltage output from the reference voltage generation circuit 6. The rotational speed of the spindle motor 2 is controlled.

ここで、ＣＬＶ　（線速度一定）ディスクの演奏時の線
速度Ｖとディスクの回転数Ｎ　［ｒｐ１１］との関係は
、ピックアップの半径位置をｒとすれば、Ｎ−（ｖ／２
πｒ）Ｘ６０という式で表わされ、第７図のグラフで示
す如くなる。このとき、基準電圧発生回路６は、ポテン
ショメータの出力電圧によって示されるピックアップの
半径位置が例えば第７図に示す如く可変範囲を９分割し
て得た各範囲のうちのいずれに存在する位置であるかを
検知し、互いに異なる９レベルのうちの検知した範囲に
対応する１つを基準電圧として生成するように構成する
ことができる。また、Ｆ／Ｖ変換回路４は、第８図に示
す如く変動回転数範囲内で直線性を保つように構成する
ことができる。こうすることにより、ディスク１の回転
速度は、ＦＧサーボにより規定の回転速度より若干高い
か又は低い値に制御され、ＦＰ検出が可能となる。Here, the relationship between the linear velocity V when playing a CLV (constant linear velocity) disc and the rotational speed N [rp11] of the disc is N-(v/2), where r is the radial position of the pickup.
It is expressed by the formula πr)X60, as shown in the graph of FIG. At this time, the reference voltage generating circuit 6 determines the position in which the radial position of the pickup indicated by the output voltage of the potentiometer exists among the ranges obtained by dividing the variable range into nine as shown in FIG. It can be configured to detect this and generate one of nine different levels corresponding to the detected range as a reference voltage. Further, the F/V conversion circuit 4 can be configured to maintain linearity within a range of varying rotational speeds, as shown in FIG. By doing so, the rotational speed of the disk 1 is controlled by the FG servo to a value slightly higher or lower than the specified rotational speed, and FP detection becomes possible.

また、制御信号Ｓｃによって切換スイッチ３４からＨＤ
）Ｑ出信号ｅ１が選択的に出力されるようにすると、既
に説明した如＜　ＰＬＬ回路２３からＨＤ検検出信号層
１位相同期した＝１変タイミング信号が出力されて時間
軸の微調整が開始され、ディスクの偏心等に起因するジ
ッタが除去される。In addition, the control signal Sc causes the selector switch 34 to select the HD
) When the Q output signal e1 is selectively output, as already explained, the PLL circuit 23 outputs the =1 variable timing signal that is phase-synchronized with the HD detection signal layer 1 and starts fine adjustment of the time axis. jitter caused by eccentricity of the disk, etc. is removed.

このとき、スピンドルサーボループは、ＨＤサーボルー
プであってもその帯域は十数Ｈｚ、ジッタ制御系のＰＬ
Ｌループの帯域は数ＫＨｚであるため、ＰＬＬループの
応答は速く、ＰＬＬループ切換えによる引込みは瞬時に
行なわれ、スピンドルサーボ系に外乱が与えられること
はない。At this time, the spindle servo loop, even if it is an HD servo loop, has a band of more than 10 Hz, and the PL of the jitter control system
Since the band of the L loop is several KHz, the response of the PLL loop is fast, and the pull-in by switching the PLL loop is instantaneous, and no disturbance is applied to the spindle servo system.

従って、ＰＬＬループの切換えは、ＦＰサーボループが
ロック状態になってＨＤ検出が可能になった時点で行な
ってもよいが、スピンドル系のＨＤサーボループがロッ
ク状態になった時点で行なうようにしてもよい。Therefore, the PLL loop may be switched when the FP servo loop becomes locked and HD detection becomes possible, but it is preferable to switch the PLL loop when the spindle system HD servo loop becomes locked. Good too.

また、制御信号ｓＢによりスイッチ１９がオンになると
、ＭＵＳＥ信号のクランプが開始されるが、このＭＵＳ
Ｅ信号のクランプの開始は、ＨＤ検出ＯＫ信号ｄが出力
されてから行なうようにするとよい。Furthermore, when the switch 19 is turned on by the control signal sB, clamping of the MUSE signal is started;
It is preferable to start clamping the E signal after the HD detection OK signal d is output.

以上、プレイ動作の起動時の各部の動作について説明し
たが、次にサーチ動作時の各部の動作について第９図の
フローチャートを参照して説明する。The operation of each section at the time of starting the play operation has been described above, and next, the operation of each section at the time of the search operation will be explained with reference to the flowchart of FIG. 9.

プレイ動作を制御するルーチンの実行中に操作部（図示
せず）のキー操作によってサーチ指令が発せられると、
プロセッサはステップＳ２１に移行してデータ分離回路
７６の出力データによって現在の読取位置を検出する。When a search command is issued by operating a key on the operation unit (not shown) during execution of a routine that controls play operations,
The processor moves to step S21 and detects the current reading position based on the output data of the data separation circuit 76.

次いで、プロセッサは検出した読取位置からサーチ先と
して指定された位置より所定距離だけ内周方向の位置ま
でのトラック数Ｔｎ及び指定された位置におけるディス
クの規定回転数に対応するＦＧサーボループにおける基
準電圧Ｖｒを示すデータＤＲをＲＯＭテーブル等によっ
て算出する（ステップ５２２）。Next, the processor calculates the reference voltage in the FG servo loop corresponding to the number of tracks Tn from the detected reading position to a position located a predetermined distance inward from the position specified as the search destination and the specified rotational speed of the disk at the specified position. Data DR indicating Vr is calculated using a ROM table or the like (step 522).

次いで、プロセッサは算出したデータＤＲ及び指定電圧
発生指令を基桑電圧発生回路６に送出しくステップ３２
３）、ＭＵＳＥデコーダ（図示せず）等に動作停止指令
を送出してプレイ動作を停止させる（ステップ５２４）
。次いで、プロセッサは算出したトラック数Ｔｎ及び移
動方向を示すデータをサーチ動作制御回路７５に送出し
てサーチ動作を開始させる（ステップ５２５）。次いで
、プロセッサは制御信号Ｓ　Ａ　”　Ｓ　Ｅによって切
換スイッチ９から制御信号生成回路８の出力が選択的に
出力されるようにしてＦＧサーボループをオンにし、ス
イッチ１つをオフにし、スイッチ３４から基ＩＨＤ信号
が選択的に出力されるようにし、かつループフィルタ３
９をクランプ状態にする（ステップ５２６）。次いで、
プロセッサはサーチ動作制御回路７５から移動終了信号
が出力されたか否かの判定を繰り返して行ない（ステッ
プ５２７）、移動終了信号が出力されたと判定されたと
きのみＦＰ検検出パルスゲ出力されたか否かの判定を繰
り返して行なう（ステップ５２８）。ステップ３２８に
おいてＦＰ検検出パルスゲ出力されたと判定されたとき
のみプロセッサは制御信号５ＡＳＳＤによってループア
ンプ２６の出力が選択的に切換スイッチ１１及び９を経
てドライブアンプ１３に供給されるようにしてＦＰサー
ボループをオンにする（ステップ８２９）。こののち、
プロセッサはデータ分離回路１７の出力データ中のタイ
ムコード又はフレームナンバーコードを取り込み（ステ
ップ５３０）、取り込んだタイムコード又はフレームナ
ンバーコードによって情報検出用光スポットの位置がサ
ーチ位置より所定距離だけ内周方向にずれた位置になっ
ているか否かを判定する（ステップ５３１）。Next, the processor sends the calculated data DR and designated voltage generation command to the basic voltage generation circuit 6 (step 32).
3) Send an operation stop command to a MUSE decoder (not shown), etc. to stop the play operation (step 524)
. Next, the processor sends data indicating the calculated number of tracks Tn and the moving direction to the search operation control circuit 75 to start the search operation (step 525). Next, the processor turns on the FG servo loop so that the output of the control signal generation circuit 8 is selectively outputted from the changeover switch 9 using the control signal SA''SE, turns off one switch, and outputs the output from the switch 34. The basic IHD signal is selectively output, and the loop filter 3
9 is placed in a clamped state (step 526). Then,
The processor repeatedly determines whether or not the movement end signal has been output from the search operation control circuit 75 (step 527), and only when it is determined that the movement end signal has been output, determines whether or not the FP detection pulse signal has been output. The determination is repeated (step 528). Only when it is determined in step 328 that the FP detection pulse signal has been output, the processor causes the output of the loop amplifier 26 to be selectively supplied to the drive amplifier 13 via the changeover switches 11 and 9 using the control signal 5ASSD to control the FP servo loop. is turned on (step 829). After this,
The processor captures the time code or frame number code in the output data of the data separation circuit 17 (step 530), and uses the captured time code or frame number code to change the position of the information detection light spot from the search position by a predetermined distance in the inner circumferential direction. It is determined whether or not the position has shifted (step 531).

ステップＳ３１において光スポットの位置がサチ位置よ
り所定距離だけ内周方向にずれていないと判定されたと
きは、プロセッサはトラッキングサーボアンプ７２にト
ラックジャンプ指令をジャンプ方向を示すデータと共に
送出しくステップ５３２）、再びステップＳ３０に移行
する。ステップＳ３１において光スポットの位置がサー
チ位置より所定距離だけ内周方向にずれていると判定さ
れたときは、プロセッサはＦＰサーボロック検検出信号
炉出力されているか否かの判定によるＦＰサーボループ
がロック状態になったか否かの判定を繰り返して行ない
（ステップ５３３）　、ＦＰサーボループがロック状態
になったと判定されたときのみ制御信号ＳＤ％ＳＥによ
って切換スイッチ１１からループフィルタ３９の出力が
選択的に出力されるようにしてＨＤサーボループをオン
にすると共にループフィルタ３９の出力のクランプを解
除する（ステップ５３４）。If it is determined in step S31 that the position of the light spot is not shifted inward by a predetermined distance from the search position, the processor sends a track jump command to the tracking servo amplifier 72 together with data indicating the jump direction (step 532). , the process returns to step S30. When it is determined in step S31 that the position of the light spot is shifted inward by a predetermined distance from the search position, the processor determines whether or not the FP servo lock detection signal is output. It is repeatedly determined whether the FP servo loop is in the locked state (step 533), and only when it is determined that the FP servo loop is in the locked state, the output of the loop filter 39 is selectively changed from the changeover switch 11 by the control signal SD%SE. The HD servo loop is turned on so that the output signal is output as shown in FIG.

次いで、プロセッサはＨＤサーボロック検出信号ｎが出
力されたか否かの判定によるＨＤサーボループがロック
状態になったか否かの判定を繰り返して行ない（ステッ
プ５３５）　、ＨＤサーボループがロック状態になった
と判定されたときのみ起動時と同様にスイッチ３４の切
換及びスイッチ１９のオンを行なって時間軸の微調整を
開始させる（ステップ５３６）。次いで、プロセッサは
データ分離回路１７の出力データ中のタイムコード又は
フレームナンバーコードを取り込み（ステップ５３７）
、取り込んだタイムコード又はフレームナンバーコード
によって情報検出用光スポットがサーチ位置に到達した
か否かを判定する（ステップ５３８）。ステップ８３ｇ
において情報検出用光スポットがサーチ位置に到達して
ないと判定されたときは、プロセッサは再びステップＳ
３７に移行する。ステップ３３８において情報検出用光
スポットがサーチ位置に到達したと判定されたときは、
プロセッサはＭＵＳＥデコーダ（図示せず）等に動作開
始指令を送出してプレイ動作を再開させ（ステップ５３
９）、ステップＳ２１に移行する直前に実行していたル
ーチンの実行を再開する。Next, the processor repeatedly determines whether the HD servo loop is in the locked state by determining whether the HD servo lock detection signal n is output (step 535), and determines that the HD servo loop is in the locked state. Only when it is determined, the switch 34 is switched and the switch 19 is turned on in the same way as at the time of startup to start fine adjustment of the time axis (step 536). Next, the processor takes in the time code or frame number code in the output data of the data separation circuit 17 (step 537).
Based on the captured time code or frame number code, it is determined whether the information detection light spot has reached the search position (step 538). Step 83g
If it is determined in step S that the information detection light spot has not reached the search position, the processor returns to step S.
37. When it is determined in step 338 that the information detection light spot has reached the search position,
The processor sends an operation start command to the MUSE decoder (not shown), etc. to restart the play operation (step 53).
9) Resume execution of the routine that was being executed immediately before proceeding to step S21.

以上の動作において、サーチ指令が発せられると、ステ
ップＳ２５によってサーチ動作制御回路７５によるピッ
クアップ７の情報検出点の移動が開始されるのとほぼ同
時にステップＳ２６によってＦＧサーボループがオンに
なる。このとき、基準電圧発生回路６からは、ステップ
Ｓ２２、Ｓ２３によってサーチ位置として指定された位
置における規定の回転数に対応する電圧が基準電圧とし
て出力される。In the above operation, when a search command is issued, the search operation control circuit 75 starts moving the information detection point of the pickup 7 in step S25, and at the same time, the FG servo loop is turned on in step S26. At this time, the reference voltage generation circuit 6 outputs a voltage corresponding to the specified rotational speed at the position specified as the search position in steps S22 and S23 as the reference voltage.

サーチ動作制御回路７５によるピックアップ７の情報検
出点の移動が終了し、ＦＧサーボループがロックする過
程においてＦＰ検検出パルスゲ出力されるようになると
、ステップＳ２７〜Ｓ２９によりＦＰサーボループがオ
ンになる。ＦＰサーボループがオンのときは、４クロッ
ク単位のＦＰパターンの検出が可能であるため、第１０
図に示す如きフォーマットで例えば第５６４ラインに６
クロツク小位のバイフェーズコードとして挿入されＦＰ
パターンと同等の伝送レートで伝送される１２デイジツ
ト（１デイジツトは４ビツトで形成されている）のディ
スク情報中の例えば６デイジツトのタイムコードが読取
可能となり、データ分離回路７６から出力される。When the movement of the information detection point of the pickup 7 by the search operation control circuit 75 is completed and the FP detection pulse signal is output in the process of locking the FG servo loop, the FP servo loop is turned on in steps S27 to S29. When the FP servo loop is on, it is possible to detect the FP pattern in units of 4 clocks, so the 10th
For example, in the format shown in the figure, 6
FP is inserted as a bi-phase code at the lower clock level.
For example, a 6-digit time code in the 12-digit (one digit is formed of 4 bits) disc information transmitted at the same transmission rate as the pattern can be read and is output from the data separation circuit 76.

尚、データ分離回路７６は、Ａ／Ｄ変換器２１の出力か
らデータ分離を行なってもよい。Note that the data separation circuit 76 may perform data separation from the output of the A/D converter 21.

従って、ステップＳ３０〜Ｓ３２によってピックアップ
７の情報検出点がサーチ位置として指定された位置より
所定距離だけ内周方向の位置に到達する。Therefore, through steps S30 to S32, the information detection point of the pickup 7 reaches a position a predetermined distance in the inner circumferential direction from the position specified as the search position.

こののち、ＦＰサーボループがロックすると、ステップ
８３３、Ｓ３４によってＨＤサーボループがオンになり
、かつループフィルタ３９のクランプ状態が解除され、
ステップＳ３５、Ｓ３６によって起動時と同様にして時
間軸の微調整が開始される。こののち、ステップ３３７
〜Ｓ３９によりピックアップ７の情報検出点がサーチ位
置に到達した時点でプレイ動作が再開される。After this, when the FP servo loop is locked, the HD servo loop is turned on in steps 833 and S34, and the clamped state of the loop filter 39 is released.
Fine adjustment of the time axis is started in steps S35 and S36 in the same manner as at startup. After this, step 337
~S39 restarts the play operation when the information detection point of the pickup 7 reaches the search position.

以上の如＜ＦＰサーボループがオンにされてピックアッ
プ７の情報検出点のサーチ動作による移動がなされるの
で、情報検出点の移動中にアドレス情報の読取が誤りな
く行なえて情報検出点の移動が正確に行なえると共に情
報検出点が指定された位置に移動したのちはＨＤサーボ
ループの立ち上げが短時間で行なえることとなる。As described above, since the FP servo loop is turned on and the information detection point of the pickup 7 is moved by the search operation, address information can be read without error while the information detection point is moving, and the information detection point can be moved. This can be done accurately, and after the information detection point has moved to the designated position, the HD servo loop can be started up in a short time.

尚、ステップＳ２２において算出するトラック数を指定
された位置より所定距離だけ内周方向の位置までのトラ
ック数としたのはＨＤサーボループのロックに要する時
間を考慮したためである。Note that the reason why the number of tracks calculated in step S22 is set as the number of tracks up to a position a predetermined distance in the inner circumferential direction from the designated position is to take into account the time required to lock the HD servo loop.

尚、本実施例ではサーチ時にトラックカウントによるス
ライダ移動方法をとっているが、ギヤ送りによる方式を
とった場合には、ディスク偏心成分等の便因によりトラ
ックカウント精度がおちる。In this embodiment, a method of moving the slider using track counting is used during the search, but if a method using gear feeding is used, the accuracy of track counting deteriorates due to factors such as disk eccentricity.

この場合には、トラックカウントを用いず、ロ標ポテン
ショ電圧を算出し、これとスライダ移動時のポテンショ
電圧とを比較することにより粗送りを行ない、そののち
微調整を行なえばよい。In this case, the track count may not be used, but the R mark potentiometer voltage may be calculated, and this may be compared with the potentiometer voltage during slider movement to perform coarse feeding, and then fine adjustment may be made.

第１１図は、ループフィルタ３９の他の例を示すブロッ
ク図であり、位相差信号ｍ及び周波数弁別信号ｑがディ
ジタル信号である場合に使用して好適な構成例を示して
いる。同図において、位相差信号ｍ及び周波数弁別信号
ｑはそれぞれスイッチ５１及び５４を介してディジタル
フィルタ６１に供給される。ディジタルフィルタ６１に
はシステムコントローラ１０から制御信号ＳＥがクラン
プパルスとして供給されている。ディジタルフィルタ６
１は、クランプパルスによってＦＰサーボループがオン
のときはＨＤサーボループのロック時の出力値をプリセ
ット値として出力するように構成されている。このディ
ジタルフィルタ６１の出力は、Ｄ／Ａ変換器６２に供給
されてアナログ信号に変換されたのちＬＰＦ６３及びア
ンプ６４を介してスイッチ１１の他入力となる。FIG. 11 is a block diagram showing another example of the loop filter 39, and shows a configuration example suitable for use when the phase difference signal m and the frequency discrimination signal q are digital signals. In the figure, a phase difference signal m and a frequency discrimination signal q are supplied to a digital filter 61 via switches 51 and 54, respectively. A control signal SE is supplied from the system controller 10 to the digital filter 61 as a clamp pulse. Digital filter 6
1 is configured to output an output value when the HD servo loop is locked as a preset value when the FP servo loop is turned on by a clamp pulse. The output of this digital filter 61 is supplied to a D/A converter 62 and converted into an analog signal, and then becomes another input to the switch 11 via an LPF 63 and an amplifier 64.

以上の構成においてもＨＤサーボループのオン時に切換
スイッチ１１の切換がなされたのちスイッチ５１．５４
が瞬時にオンになるようにすることにより第５図の回路
と同様の作用が働く。Even in the above configuration, when the HD servo loop is turned on, the changeover switch 11 is changed, and then the switch 51.54
By turning on instantaneously, the same effect as that of the circuit shown in FIG. 5 works.

第１２図は、同期検出回路３０の他のｔ１■成例を示す
ブロック図であり、Ａ／Ｄ変換回路２１の出力データは
、ＦＰ検出回路４０、ＨＤパターン検出回路４１、遅延
回路４２に供給される。また、ＰＬＬ回路２３の出力パ
ルスＣはＦＰ検出回路４０、ＨＤ険出出窓発生回路４３
ＨＤパターン検出回路４１、遅延回路４２、ＨＤＤ相検
出回路４４、クランプパルス発生回路４５に供給される
。FIG. 12 is a block diagram showing another t1 configuration example of the synchronization detection circuit 30, in which the output data of the A/D conversion circuit 21 is supplied to the FP detection circuit 40, the HD pattern detection circuit 41, and the delay circuit 42. be done. Further, the output pulse C of the PLL circuit 23 is transmitted to the FP detection circuit 40 and the HD bay window generation circuit 43.
The signal is supplied to an HD pattern detection circuit 41, a delay circuit 42, an HDD phase detection circuit 44, and a clamp pulse generation circuit 45.

ＦＰ検出回路４０は、ＦＰ検出回路２６と同様にＭＵＳ
Ｅ信号中のフレームパルスをパターン認工によって検出
してＦＰ検出パルスｇを出力する。The FP detection circuit 40, like the FP detection circuit 26,
A frame pulse in the E signal is detected by pattern recognition and an FP detection pulse g is output.

このＦＰ検出パルスｇは、ＨＤＤ出窓発生回路４３及び
クランプパルス発生回路４５に供給される。This FP detection pulse g is supplied to the HDD bay window generation circuit 43 and clamp pulse generation circuit 45.

ＨＤＤ出窓発生回路４３は、ＦＰ）Ｑ出パルスｇによっ
てフレームパルス点ｐの直後のＨＤ信号を検出するため
の２４クロック期間に亘って存在する検出窓信号りを発
生し、こののちＨＤパターン検出回路４１から出力され
るＨＤ検出信号ｅ２の立ち上がり点を基準にして４６５
クロック明間後の時点から４８９クロック期間後の時点
までの２４クロック期間に亘って存在する信号を検出窓
信号りとして出力するという動作をＦＰｔＡ出パルスｇ
が発生する毎に繰り返して行なう。The HDD bay window generation circuit 43 generates a detection window signal that exists for 24 clock periods to detect the HD signal immediately after the frame pulse point p using the FP)Q output pulse g, and then generates a detection window signal that exists for 24 clock periods to detect the HD signal immediately after the frame pulse point p. 465 based on the rising point of the HD detection signal e2 output from 41.
The FPtA output pulse g is an operation of outputting a signal that exists for 24 clock periods from the time after the clock brightness to the time after 489 clock periods as a detection window signal.
Repeat each time it occurs.

検出窓信号りは、ＨＤパターン検出回路４１に供給され
る。ＨＤパターン検出回路４１は、検出窓信号りが存在
するときのみ第３図（Ａ）に示す如きＨＤ信号の存在を
パターンによって認識し、同図（Ｂ）に示す如きクロッ
クパルスＣに同期して同図（Ｃ）に示す如＜ＨＤ検出信
＠ｅ２を生成する。このＨＤパターン検出回路４１にお
けるパターン認識は、例えばＨＤポイントの直前及び直
後の３クロック期間程度におけるパターンに対して行な
われる。ＨＤポイントは、ジッタがない場合、ＨＤ検出
信号ｅ２の立ち上がり点から４７７クロツク期間離れて
存在することになるので、ＨＤＤ出窓発生回路４３から
出力されるＨＤＤ出窓信号りは次のＨＤポイントを中心
に２４クロック期間に亘って存在することとなる。この
２４クロック期間幅がＨＤ検出範囲となる。The detection window signal is supplied to the HD pattern detection circuit 41. The HD pattern detection circuit 41 recognizes the existence of the HD signal as shown in FIG. 3(A) based on the pattern only when the detection window signal exists, and detects the HD signal in synchronization with the clock pulse C as shown in FIG. 3(B). The HD detection signal @e2 is generated as shown in FIG. The pattern recognition in the HD pattern detection circuit 41 is performed, for example, on patterns in about three clock periods immediately before and after the HD point. If there is no jitter, the HD point will exist 477 clock periods apart from the rising point of the HD detection signal e2, so the HDD bay window signal output from the HDD bay window generation circuit 43 will be centered around the next HD point. It will exist for 24 clock periods. This 24-clock period width becomes the HD detection range.

また、ＭＵＳＥ信号をＡ／Ｄ変換して得られたデータは
、遅延回路４２によって所定クロック期間だけ遅延され
たのちＨＤＤ相検出回路４４に供給される。ＨＤＤ相検
出回路４４は、最初のＨＤ検出信号ｅ２の発生後の最初
のクロックパルスＣに同期して遅延回路４４の出力デー
タからＨＤポイントの基準値である１２８レベルを差し
引いて得た値に対応するレベルを有するアナログ信号に
変換しＨＤ検出信号ｅｌ　として出力し、以後４８０ク
ロック期間おきに同様にして得たアナログ信号をＨＤ検
出信号ｅ１として出力する。また、それと共にＨＤＤ相
検出回路４４は、４８０クロック期間毎のＨＤ検出信号
ｅｌ及びｅ２の発生によってＨＤＩ出ＯＫ信号ｄを出力
する。このＨＤＤ相検出回路４４から出力されたＨＤ検
出信号ｅ１は、ＨＤポイントに対するクロックパルスＣ
の位相誤差情報を有している。このＨＤ検出信号ｅ１を
ループフィルタ等を介してｖＣＯに供給し、このＶＣＯ
からクロックパルスＣを得るようにすることによりＨＤ
ポイントに同期したクロックパルスＣが得られ、また、
このクロックパルスＣによって時間軸の微調整をなすこ
とができる。Furthermore, data obtained by A/D converting the MUSE signal is delayed by a predetermined clock period by a delay circuit 42 and then supplied to an HDD phase detection circuit 44 . The HDD phase detection circuit 44 corresponds to a value obtained by subtracting 128 level, which is the reference value of the HD point, from the output data of the delay circuit 44 in synchronization with the first clock pulse C after the generation of the first HD detection signal e2. The HD detection signal e1 is converted into an analog signal having a level equal to that of the HD detection signal e1, and thereafter, an analog signal obtained in the same manner is outputted every 480 clock periods as the HD detection signal e1. At the same time, the HDD phase detection circuit 44 outputs the HDI output OK signal d by generating the HD detection signals el and e2 every 480 clock periods. The HD detection signal e1 output from this HDD phase detection circuit 44 is a clock pulse C for the HD point.
It has phase error information. This HD detection signal e1 is supplied to the vCO via a loop filter etc.
By getting the clock pulse C from
A clock pulse C synchronized with the point is obtained, and
This clock pulse C allows fine adjustment of the time axis.

尚、ＨＤ検出信号ｅ２の発生時点から３クロック期間前
にＨＤポイントが位置するので、遅延回路４２は、この
遅延調整をなすために設けられたものであり、ラッチ回
路等によって構成される。Incidentally, since the HD point is located three clock periods before the generation of the HD detection signal e2, the delay circuit 42 is provided to adjust this delay, and is constituted by a latch circuit or the like.

また、クランプパルス発生回路４５は、ＦＰ検出パルス
ｇ及びＨＤ検出ＯＫ信号ｄによってＭＵＳＥ信号の例え
ば第５６３ラインに設けられているクランプレベル期間
を検出して当該期間に亘ってクランプパルスｆを出力す
る。このクランプパルスｆは、ＭＵＳＥ信号の直流再生
のためになすクランプの際に使用することができる。Further, the clamp pulse generation circuit 45 detects a clamp level period provided on, for example, the 563rd line of the MUSE signal using the FP detection pulse g and the HD detection OK signal d, and outputs a clamp pulse f over the period. . This clamp pulse f can be used when clamping is performed for DC reproduction of the MUSE signal.

以上の構成においてはＨＤ検出信号ｅ１は、ＨＤポイン
トに対するクロックパルスＣの位相誤差情報を有してい
るので、第１図の装置においてクロックパルスＣを発生
するＰＬＬ回路２３を形成している谷ブロック、分周回
路３２及び切換スイッチ３４の接続を第１３図に示す如
くすることができる。In the above configuration, the HD detection signal e1 has phase error information of the clock pulse C with respect to the HD point, so the valley block forming the PLL circuit 23 that generates the clock pulse C in the apparatus shown in FIG. , the frequency dividing circuit 32 and the changeover switch 34 can be connected as shown in FIG.

第１３図において、ＨＤ検出信号ｅｌは切換スイッチ３
４の一人力になっている。切換スイッチ３４の出力は、
制御信号生成回路３８に供給される。この制御信号発生
回路３８の出力は、ｖＣＯ３７に制御入力として供給さ
れる。このＶＣＯ３７の出力がパルスＣとして出力され
る。このＶＣ０３７の出力は、分周回路３６によって分
周されたのち位相比較回路に供給され、分周回路３２の
出力と比較される。この位相比較回路３５の出力は切換
スイッチ３４の他人力になっている。In FIG. 13, the HD detection signal el is
4 is working on his own. The output of the changeover switch 34 is
The signal is supplied to the control signal generation circuit 38. The output of this control signal generation circuit 38 is supplied to vCO 37 as a control input. The output of this VCO 37 is output as pulse C. The output of this VC037 is frequency-divided by the frequency divider circuit 36 and then supplied to the phase comparator circuit, where it is compared with the output of the frequency divider circuit 32. The output of this phase comparator circuit 35 is supplied to the selector switch 34.

以上の如き構成においても第１図の装置と同様の作用が
働くのは明らかである。It is clear that the structure described above also functions in the same way as the device shown in FIG.

尚、ＨＤＩ出信号ｅｌは、アナログ変換されたＨＤＤ相
誤差情報であるが、これをアナログ変換せずディジタル
値のままで第１１図に示すＨＤ位位相誤差信号色して使
用する方法も可能である。Although the HDI output signal el is analog-converted HDD phase error information, it is also possible to use it as a digital value without converting it to analog and use it as the HD phase error signal shown in Figure 11. be.

この場合は、位相比較器３１が不要である。In this case, the phase comparator 31 is not necessary.

発明の効果 以上詳述した如く本発明による時間軸制御方式において
は、サーチ動作が指令されたとき指定位置に応じた基準
信号と記録ディスクの回転速度に応じた速度検出信号と
のレベル差に応じて記録ディスクの回転速度の制御をな
すＦＧサーボループによる時間軸制御を行なって読取信
号中のフレームパルスを検出する第１行程と、第１行程
において読取信号中のフレームパルスを検出したときフ
レームパルスに基づいて記録ディスクの回転速度の制御
をなすＦＰサーボループをオンにして時間軸制御をなし
つつ読取信号中のアドレス情報によってピックアップの
信号読取点の位置が指定位置近傍に達したか否かを検出
する第２行程と、第２行程においてピックアップの信号
読取点の位置が指定位置近傍に達したことを検出したと
きＦＰサーボループがロックしたか否かを検出する第３
行程と、第３行程においてＦＰサーボループがロックし
たことを検出したとき読取信号中のＨＤ信号に基づいて
記録ディスクの回転速度の制御をなす１（Ｄサーボルー
プをオンにして時間軸制御をなす第４行程とを設けてい
る。従って、本発明による時間軸制御方式においては、
ＦＰサーボループがオンにされてピックアップの情報検
出点のサーチ動作による移動がなされるので、情報検出
点の移動中にアドレス情報の読取が誤りなく行なえて情
報検出点の移動が正確に行なえると共に情報検出点が指
定された位置に移動したのちはＨＤサーボループの立ち
上げが短時間で行なえることとなり、パイロット信号を
用いずに時間軸制御を良好に行なうことができるのであ
る。Effects of the Invention As described in detail above, in the time axis control method according to the present invention, when a search operation is commanded, the time axis control method according to the level difference between the reference signal corresponding to the designated position and the speed detection signal corresponding to the rotational speed of the recording disk. The first step is to perform time axis control using the FG servo loop that controls the rotational speed of the recording disk to detect a frame pulse in the read signal, and the frame pulse is detected when the frame pulse in the read signal is detected in the first step. The FP servo loop, which controls the rotational speed of the recording disk based on this, is turned on to perform time axis control, and the address information in the read signal is used to check whether the position of the signal reading point of the pickup has reached the vicinity of the designated position. A second step for detecting, and a third step for detecting whether or not the FP servo loop is locked when it is detected that the position of the signal reading point of the pickup has reached the vicinity of the designated position in the second step.
When it is detected that the FP servo loop is locked in the stroke and the third stroke, the rotational speed of the recording disk is controlled based on the HD signal in the read signal.1 (The D servo loop is turned on to perform time axis control. Therefore, in the time axis control method according to the present invention,
Since the FP servo loop is turned on and the information detection point of the pickup is moved by the search operation, the address information can be read without error while the information detection point is moving, and the information detection point can be moved accurately. After the information detection point has moved to the designated position, the HD servo loop can be started up in a short time, and time base control can be performed satisfactorily without using a pilot signal.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の装置における同期検出回路３０の具体的な
構成を示すブロック図、第３図及び第４図は、第２図の
回路ＨＤ波形検出回路の動作を示す波形図、第５図は、
第１図の装置におけるループフィルタ３１の具体的な構
成を示す回路図、第６図は、第１図の装置におけるプロ
セッサの動作を示すフローチャー１・、第７図は、ＣＬ
Ｖディスクにおけるピックアップの半径位置と回転数と
の関係を示すグラフ、第８図は、第１図の装置における
Ｆ／Ｖ変換回路４の特性を示すグラフ、第９図は、第１
図の装置におけるプロセッサの動作を示すフローチャー
ト、第１０図は、バイフェーズコードとして所定ライン
に挿入されたディスク情報のフォーマットを示す図、第
１１図は、第１図の装置におけるループフィルタ３１の
具体的な構成の他の例を示す回路ブロック図、第１２図
は、同期検出回路３０の具体的な構成の他の例を示すブ
ロック図、第１３図は、同期検出回路３０として第１２
図の回路を使用したときの第１図の装置の各ブロック間
の接続を示す図、第１４図は、ＭＵＳＥ信号の波形図、
第１５図は、ＨＤ信号の波形図、第１６図は、フレーム
パルスの波形図である。 主要部分の符号の説明 ２・・・・・・スピンドルモータ ９．１１．３４・・・・・・切換スイッチｌＯ・・・・
・・システムコントローラ２５．３３・・・・・・周波
数弁別回路３０・・・・・・同期検出回路 ３１・・・・・・位相比較回路 ３９・・・・・・ループフィルタ 〜 謬り５ 凹 １−、Ｉｆ凹 本３図 しくし ？−，４図 しくル 地７Ｉ！１ 簗、８ 図 回転数 （ｌｙ＝ｍ） 朱ｑ図 革４２凹 一？レノ３ｉ ３２の出力 泉１４ｍ 基１５図 ２＃、／ら閏 □Ｉ４０ＣＫ−一FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a block diagram showing a specific configuration of the synchronization detection circuit 30 in the device shown in FIG. 1, and FIGS. 3 and 4 are: A waveform diagram showing the operation of the circuit HD waveform detection circuit in FIG. 2, and FIG. 5 are as follows.
FIG. 6 is a circuit diagram showing a specific configuration of the loop filter 31 in the device shown in FIG. 1, FIG.
FIG. 8 is a graph showing the relationship between the radial position and rotational speed of the pickup in the V-disk, FIG. 8 is a graph showing the characteristics of the F/V conversion circuit 4 in the device shown in FIG. 1, and FIG.
FIG. 10 is a flowchart showing the operation of the processor in the device shown in FIG. FIG. 12 is a block diagram showing another example of a specific configuration of the synchronization detection circuit 30, and FIG.
14 is a waveform diagram of the MUSE signal,
FIG. 15 is a waveform diagram of the HD signal, and FIG. 16 is a waveform diagram of the frame pulse. Explanation of symbols of main parts 2... Spindle motor 9.11.34... Changeover switch lO...
...System controller 25.33...Frequency discrimination circuit 30...Synchronization detection circuit 31...Phase comparison circuit 39...Loop filter~ Fault 5 Concave 1-, If the concave book has 3 diagrams? -, 4 Incredible place 7I! 1 Yarn, 8 Number of figure rotations (ly=m) Vermillion figure leather 42 concave one? Reno 3i 32 output spring 14m base 15 figure 2#, /ra □I40CK-1

Claims (1)

【特許請求の範囲】[Claims] 所定レベル点をサンプリング用タイミング信号の位相基
準点とする第１同期信号と前記第１同期信号のＮ（Ｎは
自然数）倍の周期をもって発生する第２同期信号とが挿
入されたサンプル化ビデオ信号及び情報検索用のアドレ
ス情報を担う記録ディスクから信号読取手段によって得
られた読取信号中の第１及び第２同期信号によって時間
軸制御をなす時間軸制御方式であって、前記信号読取手
段の信号読取点を指定位置までトラックジャンプによっ
て移動させるサーチ動作が指令されたとき前記指定位置
に応じた基準信号と前記記録ディスクの回転速度に応じ
た速度検出信号とのレベル差に応じて前記記録ディスク
の回転速度の制御をなす第１サーボループによる時間軸
制御を行なって前記読取信号中の第２同期信号を検出す
る第１行程と、前記第１行程において前記読取信号中の
第２同期信号を検出したとき前記第２同期信号に基づい
て前記記録ディスクの回転速度の制御をなす第２サーボ
ループをオンにして時間軸制御をなしつつ前記読取信号
中のアドレス情報によって前記ピックアップの信号読取
点が前記サーチ動作によって前記指定位置近傍に達した
か否かを検出する第２行程と、前記第２行程において前
記ピックアップの信号読取点が前記指定位置近傍に達し
たことを検出したとき前記第２サーボループがロックし
たか否かを検出する第３行程と、前記第３行程において
前記第２サーボループがロックしたことを検出したとき
前記第１同期信号に基づいて前記記録ディスクの回転速
度の制御をなす第３サーボループをオンにして時間軸制
御をなす第４行程とからなる時間軸制御方式。A sampled video signal into which a first synchronization signal having a predetermined level point as a phase reference point of a sampling timing signal and a second synchronization signal generated with a period N times the first synchronization signal (N is a natural number) are inserted. and a time axis control method in which time axis control is performed by first and second synchronization signals in a read signal obtained by a signal reading means from a recording disk carrying address information for information retrieval, the signal of the signal reading means When a search operation for moving the reading point to a designated position by track jump is commanded, the recording disc is moved according to the level difference between the reference signal corresponding to the designated position and the speed detection signal corresponding to the rotational speed of the recording disc. a first step of detecting a second synchronization signal in the read signal by performing time axis control by a first servo loop controlling the rotational speed; and detecting a second synchronization signal in the read signal in the first step; At this time, a second servo loop for controlling the rotational speed of the recording disk is turned on based on the second synchronization signal, and while controlling the time axis, the signal reading point of the pickup is set to the above position according to the address information in the reading signal. a second step of detecting whether or not the search operation has reached the vicinity of the specified position; and a second servo loop when it is detected that the signal reading point of the pickup has reached the vicinity of the specified position in the second step. a third step of detecting whether or not the second servo loop is locked, and controlling the rotational speed of the recording disk based on the first synchronization signal when it is detected that the second servo loop is locked in the third step. A time axis control method consisting of a fourth stroke in which the third servo loop is turned on to perform time axis control.