JPH025573A - 電気的に消去可能で、電気的にプログラム可能な、読出し専用メモリ・セル - Google Patents
電気的に消去可能で、電気的にプログラム可能な、読出し専用メモリ・セルInfo
- Publication number
- JPH025573A JPH025573A JP1025592A JP2559289A JPH025573A JP H025573 A JPH025573 A JP H025573A JP 1025592 A JP1025592 A JP 1025592A JP 2559289 A JP2559289 A JP 2559289A JP H025573 A JPH025573 A JP H025573A
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- floating gate
- gate
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000007943 implant Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 208000034699 Vitreous floaters Diseases 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229940125810 compound 20 Drugs 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- JAXFJECJQZDFJS-XHEPKHHKSA-N gtpl8555 Chemical compound OC(=O)C[C@H](N)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](C(C)C)C(=O)N[C@@H](C(C)C)C(=O)N1CCC[C@@H]1C(=O)N[C@H](B1O[C@@]2(C)[C@H]3C[C@H](C3(C)C)C[C@H]2O1)CCC1=CC=C(F)C=C1 JAXFJECJQZDFJS-XHEPKHHKSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 210000004243 sweat Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明ＩＪ、全般的１．”： ＄導体メモリ装置に関連
１７、史に４体的に３えば、浮遊（フローライング）ゲ
ート型の、電気的に消去可能で、電気的にプログラム可
能なＲＯＭ（読出し専用メモリ）と、その様な装置の製
造方法に閏達する。
１７、史に４体的に３えば、浮遊（フローライング）ゲ
ート型の、電気的に消去可能で、電気的にプログラム可
能なＲＯＭ（読出し専用メモリ）と、その様な装置の製
造方法に閏達する。
【１色ｌ潰及び」度ｙ４
ＥＰＲＯＭ、または電気的にプログラム可能なＲＯＭは
、浮遊ゲーｉ−構造を持つ電界効未装置である。ＥＰＲ
ＯＭ浮遊ゲートは、適切な？１ｆｆｆ−を各セルのソー
ス、ドレイン、及びらり御ゲーｔ−ｉ、：印加すること
でプログラムされ、これによりソース・ドレイン路に高
電流が生じ、まｌこ小ノド・エレク１−ロンにより浮遊
ゲー１−が充゛市される。。 ＥＰＲＯＭ型の装置は紫外線光により消去される。 これには平導体チップ上に水晶の窓のある装置パッケー
ジが必要どされる。この秤のパッケージは、ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）のよう
な他のメモリ装置に一般的に用いられる、プラスチック
のパッケージと比べて高価である。このためＥＰＲＯＭ
は一般的に、プラスチックでパッケージされ１、ヤ（置
よりｂ ｉ￥％ ’ｎ市１（°あろ、。 トＦ Ｐ ＲＯＭ 、ま／；−は電気的に消去可能で、
電気的にブ［ｌグラム可能なＲＯＭは、様々な１稈で製
造されており、−殻内に標準型のＥＰＲＯＭよりも大き
なセルｊ法を必要とし、またより複雑なｙＪ造工程を６
汗とする。Ｅ Ｅ Ｐ ＲＯＭは、パッケージのコスト
を削減する、不透明なプラスチックのパッケージに搭ａ
され析る。しかし、ながらＦＦＰＲＯＭは、より大きな
セル寸法とより複雑な製造工程のために、ＥＰＲＯＭと
比べて、１ピッ１−当たりではより高価である。 フラッジＵ、 Ｅ Ｅ Ｐ ＲＯＭは、セルが個々に消
去されｔ、′ｒ：いので、標準Ｅ Ｅ Ｐ ＲＯＭ）１
比へて、セル寸法が小さいという（り点がある。その代
わりに、セルの７１ノー１ままとめて）肖去される。 最近の７ラツシコＦＦＰＲＯＭは、二つの゛電源を必要
とする。一方はブ１］グラムと消去用で、もう一方は続
出し用である。通常では、１２ポル１〜の電源がプログ
ラムと消去に用いられ、５ポル１−の電源が読出し動作
のときに用いられる。しかしながう、プ１］グラム、消
去、及び読出しの全ての動作に対して、比較的に低電圧
な中−の電源を用いることが望ましい。 本発明の目的は、プログラムと消去の両方に対して、比
較的に低電圧な単一の外部電源を用いるような、電気的
にプログラム可能なメ七り、もしく（、ｉ電気的に消去
可能で、電気的にプログラム可能なメモリを捉供し、メ
モリ装置が、システムに単一の外部電源のある、Ｖ板上
のまたは回路中のプログラムと両立性を持つようにする
ことである。それほど高価ひは＜１い、不透明なプラス
チックのパッケージに実装できる、不揮発性のメｔりを
促供することも目的である。プログラムに高電流を必要
としない、電気的にプログラム可能なメモリを捉供する
こともまた目的である。３更にＥＥＰＲＯＭまたは「フ
ラッジ、：ＩＪ ＥＦＰＲＯＭの改良された製造方法を
淀供すること、及びＥＥＦＲＯＭまたは「フラッシュＪ
Ｅ［ＦＲＯＭに改良されたセルを促供することも目的
であり、製造されたヒルは、ワードＩｉ１間の絶縁には
Ｐ十注入領域を用い、ビット線間の絶Ｒｉ、″はＰ２い
酸化物を用い、゛プログラムと消去動作の間、制器ゲー
１−と）１遊ゲートの間に、改良されたカップリングを
捉供する。 問題点を解決するための１段及び作用 本発明の一つの実施態様によると、電気的に消去可能な
ＰＲＯＩＶＩＩ“なわらＦ（三Ｐ Ｆ＜ ＯＭ ｉ；未
、浮遊ゲー ト・トランジスタと併合されたエンハンス
メンｉ−・１−ランジスタを用１ｉ’ ”？：ｖＩ３告
される。ンマ遊ゲート・トランジスタは、］ンタク］−
のないビル・１ノイ７つｌ−の中で、ソースに隣接くる
小さい１ヘンネル窓を持ち、製造を容易にし、！＝ニル
法を小さくする。装置には比較的に厚いシリコン酸化物
の下に叩込まれた、じツ１−線（ソ・−ス・ドレイン領
１４）があり、浮遊ゲート・ギヤバシタンスに対」ノて
、１ｔｌｌｌ 御ゲートの割合を好ま１ノいものにサ−
る。プログラムと消去は、ソース付近の１−ンネル窓領
域を用いて行われる。窓はｆ？−遊ゲー１−のその他の
領域よりも薄い一ト市体を持ら、フ１ウラ−・ノルドハ
イム・トンネリング（Ｆａｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
ｔｕｍｍｅ ｌ ｉ口ｑ）を許す。仮想接地レイアウト
ではなく、専用のドレイン及び接地線を用いることによ
り、また隣接するセルのビット線間の絶縁に、厚い酸化
物を用いることにより、浮遊ゲートは隣接するビット線
と絶縁領域の上へと延び、好ましいカップリング率が生
じる。隣接するワード線間の絶縁は、チャンネル・スト
ップに似た、Ｐ十注入領域によって行われる。Ｐト注入
領域の使用により、セル寸法が小さくなる。 本発明に特徴的と思われる新規な特徴は、特許請求の範
囲に記載される。しかしながら、発明そのものは、この
発明の他の目的及び利点と同様、図面を参照とした以下
の実施例の説明から良く理解されるであろう。 実施例 第１図、第２ａ図〜第２ｅ図、及び第３図において、電
気的に消去可能で、電気的にプログラム可能なメモリ・
セル１０のアレーが、シリコン柾板１１の表面に形成さ
れている。図面には、駐板のほんの僅かな部分しか示さ
れていないが、これらのセルは、多数のこの様なセルの
アレーの一部であると理解されたい。幾つかのワード線
・制御ゲート１２が、基板１１の表面に沿って延びる第
二のレベルの多結晶シリコン（ポリシリコン）ストリッ
プにより形成され、またビット線１３が、基板面で厚い
熱シリコン酸化物層１４の下に形成される。埋込まれた
ビット線１３は、各セル１０に対して、ソース領域１５
とドレイン領域１６を形成する。各セルに対する浮遊ゲ
ート１７は、セルのおよそ半分と一本のビット線に渡っ
て延び、また別の隣接するビット１ａ１３の上へと延び
る、第一のレベルのポリシリコン層により形成される。 各セルに対する浮遊ゲート１７の二つの「水平」な、す
なわちＸ方向の端は、ワード線・制御ゲート１２の端で
整合される。プログラムと消去用のトンネル領域１９は
、各セル１ｏのソース１５付近に形成され、この窓１９
のシリコン酸化物は、浮遊ゲート１７のドのチャンネル
の残りの領域に対する、約３５ＯＡの誘電体コーティン
グ２０に比べて薄く、約１００Ａである。本発明による
構造が利用されれば、フ？ウラ−・ノルドハイム・トン
ネル領域は極僅かの電流しか必要としないので、プログ
ラムと消去は、比較的に低い外部から印加された電圧を
使用して行われ得る。浮遊ゲートはビット線１３と絶縁
領域２２に渡って延びるので、浮遊ゲート１７とソース
１５または基板１１の間のカップリングと比べて、層１
２と層１７の間のカップリングはより好ましい。従って
、制御ゲート１２とソース１５の間に印加される、プロ
グラム・消去電圧の大部分は、浮遊ゲート１７とソース
１５の間に現れる。セル自体の近辺には、ソース・ドレ
イン・コンタクトの必要がないので、セル１ｏは［コン
タクト・フリー］と叶ばれる。 ワード線間の領域には、Ｐ型不純物が注入され、セルを
それぞれＹ方向に分離する、ドーピングのされた絶縁領
域２１を形成する。ＬＯＧＯ８の厚いフィールド酸化物
ストリップ２２）よ、セル間のビット線１３を、Ｘ方向
に分離する。セル１０のアレーが［仮想接地回路］型で
はないことに留意されたい。なぜなら、セルの各列（Ｙ
方向）に対して、二つのビット線１３または列線（一方
はソース用、もう一方はドレイン用）があり、一方のビ
ット線が専用の接地で、もう一方はデータ入力・出力及
びセンス線であるからである。 第１図、第２ａ図Ｈ第２ｅ図、及び第３図のＥＥＰＲＯ
Ｍセル１０は、所定のセル１０のソース１５に関して、
所定のワード１ａ１２に印加された、約＋１６乃至＋１
８Ｖの電圧ｖｐＩ）でプログラムされる。所定のセル１
０のソース１５は、接地もしくは他の基準電圧にある。 例えば第３図において、もしセル１０ａがプログラムさ
れるよう選ばれたならば、ＷＬＩと示されるワード［１
１２は＋Ｖ１．にされ、ＳＯと示されるソースは接地さ
れる。電圧＋Ｖ１．は、チップ上のチャージ・ポンプに
より内部で生じさせられ、外部から印加された電＆電圧
は、約＋５ｖの比較的に低い正電位を持つ。所定のドレ
イン１６（この例ではＤｏと示される）は、これらのプ
ログラム状態で浮遊し、それゆえソース・ドレイン路に
はほとんど、もしくは全く電流がみられない。トンネル
酸化物１９（厚さ約１００Ａ）に渡るファウラー・ノル
ドハイム・１ヘンネリングは、所定のセル１０ａの浮遊
ゲート１７を充電し、これにより杓１０ミリ１？」ンド
の長さのプログラム・パルスの後、約３乃↑６ボルトの
しきい値′電圧にシフｊ−が生じる。 所定のセル１０（沫、約−１０ｖの’Ｍ １４． Ｖ
ｅｅ （内部１］、り生じる）を所定のワード線・＄１
罪ゲー１−１２に印ＩＩＩ Ｉ、、また約＋５■の電Ｌ
（を、ソース１５またはピッｌ−線１３に印加すること
で８１人される。。 ドレイン１６（他方のビット粉１３）は浮ｉ−する。 消去１ヘンネリングの間、制御ゲート１２がソース１５
に関（）てＱであるので、電子巻３１浮遊グー１−１７
からソース１５へと流れる。 ［フラッシュ消去」が行われる（セル１０全てが同時に
消去される）とき、７１ノー中の全（のドレイン１６１
；を淫逅し、ソース１５の全ては電位ｖｄｄにあり、ま
たワード線・制御ゲーｌ−１２の全Ｃは電位−Ｖ。ｅに
ある。 プログラムの例の間（セル１Ｏａがプｒ」グラムされて
いる間）に、占き込み隔置状態を防ぐために、第３図の
同じワード線Ｗ Ｌ Ｉ Ｖにある、ｆ２ル１０ｂのよ
うな選ばれていないセルのソース１！５の全てが、およ
イ＋５乃至＋７ボルＩ−の範囲にある電圧ｖｂｉに保た
れる。 １ｏｂのような選ばれ−Ｃいｑいセルのドレイ
ン１６は浮遊し、ソース・ドレイン電流が流れるのを防
ぐ。ソース１５に印加された電圧Ｖｂ１は、例に挙げた
セル１Ｏｂを含めて、セルの１−ンネル酸化物１９に渡
る電界が、浮ｊカゲー１−１７を光電する程大きくなる
のを妨げる。 もう一つ避けなければいけない状態に、セルのソースが
ｖｂ１付近の電位Ｃあるとき、ブ［１グラムされた【！
ルの１・・ンネル酸化物に渡る高電界と関連する、［ピ
ッ１−線ス］−レス」またはｆゾ目・ザラミングがある
。このピッ］−線ストレズ状態を防ぐために、第３図の
＾べばれてい／Ｗいり一ド線・Ｊ＋Ｉｌ陣ゲーｔ−Ｗ
Ｌ Ｏ及びＷＬ２が、約＋５乃至＋ １０ポル１−の範
囲の″電圧に保たれ、これにより選ばれていないプログ
ラムされた１ごルそれぞれの、１−シネル酸化物１９に
渡る電界が減少される。１０ｃのようなプログラムされ
たセルは、その浮′）■グー１−に約−２乃至−４ボル
トの電位をｈし、よってその僅なセルＩＯＣのソースＳ
１の電圧Ｖｂ１が、＋５１５全＋７ボル］・の範囲のど
き、トンネル酸化物１９に渡る電界は、セルをデプログ
ラム１゛る傾向を示し得るが、ワード線ＷＬ２の電圧が
＋５乃至４−１０ポル１−の範囲だと、電界は減少する
。ｊツメ）１しながら、ワード線・本ＩＩ ｌ１ｌｌゲ
ー１−ＷＬ２の電ΣＦｔ３ｔ、その淫逅ゲー１へに全く
電荷のないセルのしきいＧＦｉ電圧Ｖｔに、変化を起こ
すほど大きくはない。 １１ｒ１述のセル１ｔｌ−１低電圧ぐ読、み出され（ワ
る。例えｌｆヒルの行は、；す１定のワード線・制御ゲ
ートにト３・トル１−１その信金てのワード線・制御ゲ
ー１−にせ口・ポル１へ、全てのソースにゼロ・ボルト
、及び全てのド！ツインに４−１．５Ｖを印加４ること
で、読み出ン＼れ（！する。この状態でセルのソース・
ド１ツイン路は、消去された、もｌ〕＜ ＩＪ：ゾ［コ
グラムされていない状態〈ぞの浮遊ゲートに電何のない
セル）で、導゛、４を性となるｒあろう。ずなわら［ｌ
シック・ワンを記憶するであろう。ブ［１グラムされた
（浮遊ゲートにｔｌの電伺があり、高い１〕きい偵状態
にプログラムされた）セルは、導通しないであろう。 １−なわら、ロジック・ゼ１］を記憶η−るであろう。 第１図及び第２ａ図〜第２ｅ図の装ｒノの￥Ｊ造方法は
、第４ａ図−ノ第４ｄ図と関連して説明される。 −枚のＰ型シリコンのスライスに、１、す、工程が開始
される。１のうら基板１１の部分（、目よんの僅かであ
る。スライスは直径約６インチであるが、第１図で示さ
れる部分は、幅たつｅｍミクロンである。幾つかの工程
段階を経て、アＩ）−周）Ｄ、のＩ−ランジスタが形成
されるが、ここで１．１その説明を省く。例えば、メモ
リ装置は相補形゛市界効′Ｒ，型であってよく、ここで
はＮウェルとｐ ｒ） Ｊルが、周辺ｌ・ランジスタを
形成する前工程の−・部として、Ｍ板１１に形成される
。本発明のセル・アレーに関連４６第一の段階では、第
４ａ図履示されるように、酸化物］−ティング３０及び
シリコン窒化カニ】−ティング３１を塗布し、これらの
］］ｊ−ラ゛イグにフ第１・レジス１−を用いてパター
ン９；ｌ押し１、チャンネル領域、ソース、ドレ、イン
、及びピッｌ−線１３となるところの窒化物は残し、一
方厚いフィールド酸化物２２が形成されるべきところを
露出する。約８ Ｘ １０１２ｃｍ−２のホ・り索注入
が行われ、フィールド酸化物２２の下に、Ｐ十チャンネ
ル・ストップ領域を形成する。その棲フィールド酸化物
２２が、摂氏約９００度の蒸気に数時間さらされ、約９
０００Ａの厚さに成長される。熱酸化物は窒化物３１の
端の下で成長し、急な遷移ではなく、「鳥のくちばし」
状の２２８を形成する。 第４ｂ図では、窒化物３１が取り除かれ、ビット線１３
が形成されるべきところでは、ヒ素注入が、１３５にｅ
Ｖ ｔ”、約６Ｘ １０１５ｃｍ−２ノ１テ、フォトレ
ジストを注入マスクとして用いて行われ、ソース・ドレ
イン領域及びビット線を形成する。 次に表面上にもう一つの熱酸化物１４が、ソース・トレ
イン領域及びビット線１３上で、約２５００乃至３００
０Ａの厚さに成長され、この間（多けにドーピングされ
たシリコン、及び受用ドーピングされたシリコンが、同
時に酸化される際に生じる酸化の差のため、）約３０Ｏ
Ａの熱酸化物が、チャンネル領域上に成長され、ソース
・ドレイン領域及びビットＩ！Ｊ１３上に酸化物層１４
を形成する。この酸化は、摂氏約８００乃至９００度の
蒸気中で行われる。鳥のくちばし状の２２８が形成され
ていた遷移領１ｉｆｔ１８ｒは、早くに形成されていた
熱酸化物の端が、ヒ素注入をマスクし、それゆえ濃度は
より低く、またその領域の酸化物成長は、酸化物１４ま
たは酸化物２２の成長よりも少ない。 第４Ｃ図では、窓１９（第１図でも示された）が、ゲー
１− Ｍ化物２０の中で開かれる。ここではフォトレジ
ストをマスクとして用い、醇化物２０を介してシリコン
までエツチングし、それから薄い酸化物を成長して、ト
ンネル窓１９を形成する。 トンネル窓１９の酸化の間、チャンネル側域りの酸化物
２０は、約３５ＯＡまで成長する。 第２ａ図では、第一のポリシリコン層が、シリコン・ス
ライスの表面に形成され、Ｎ＋にドーピングされ、酸化
物のまたは酸化物−窒化物一酸化物のコーティング３４
が、二つのレベルのポリシリコンを分離するよう塗布さ
れる。第一のレベルのポリシリコンが、フォトレジスト
を使って、Ｘ方向に細長いストリップを残すように定め
られ、そのある部分は浮遊ゲート１７になる。第一のレ
ベルのポリシリコンが定められた後に行われる酸化は、
第一のポリシリコンの端を覆い、直列エンハンスメント
・トランジスタ３６にゲート酸化物３５を形成する。第
二のポリシリコン層が被着され、Ｎ＋にドーピングされ
、フォトレジストを使ってパターン処理され、ワード線
・制御ゲート１２を形成する。ワード線・制御ゲー１〜
１２が定められるのと同時に、第一のレベルのポリシリ
コンの端がエツチングされ、浮遊ゲートのＸ方向の細長
い端が、制御ゲートの端で自己整合される。 自己整合されたイオン注入が、ワード線・制御ゲート１
２及び浮遊ゲート１７の、重なった第−及び第二のポリ
シリコン層をマスクとして用いて行われ、絶縁領域２１
が形成される。この目的のために、約７ＱＫｅＶで約１
０１２ｃｍ−２の計のホウ素が注入される。アニールと
酸化の後、この注入により、フィールド酸化物の下にチ
ャンネル・ストップ注入によく似た、Ｐ十領域２１が形
成される。 本発明によるセル１０を用いたメモリ・アレーは、他の
メモリ・アレーと比べて、半導体回路チップ上で使用す
る領域が少なくてすむであろう。 または選択的に、ソース１５のチャンネル側の接合部プ
ロファイルは、それが３５ＯＡのゲート酸化物２０の下
で終り、窓１９の低い全表面に渡って延び、よってソー
ス接合のフィールド・プレート降伏電圧を最低限にする
ことを確かにするよう合わせられる。ソース１５の延長
部１５ａ及び１５ｂは、窓１９領域を越えて延び、消去
はホット・キャリヤではなく、他ならぬファウラー・ノ
ルドハイム・トンネリングにより行われる可能性を大い
に増やす。例えば延長部１５ａは、１００Ａのコーティ
ングの形成面もしくは後で、窓１９の中にＮ型不純物を
注入することにより、窓１９の低い表面の下全体に、ソ
ース１５を延ばして形成されても良い。別の工程では、
ソース１５の形成に用いられるドー・ピング物質の一゛
つと１ノでリンが含まれ、スライスに混麿すイクルを受
けさせ、窓１９の下でリンを横方向に拡散ｉ：〜且、延
長部１５ｂを形成づ−る。 本発明を実施態様を参照と１ノで説明してきたが、これ
１．を発１１１１を制限するものではない。この説明を
参照どすれば当業者には、この実施態様の様々な修正及
び、本発明の他の実施態様（ま明白であろう。 従って、特許請求の範囲は、本発明の範囲内にあるこれ
らの修正または実施態様２含むものである。 Ｊｘ上の説明に圓連して、更にノスートの項を開示する
。 （１） 電気的にａ）去可能で、電気的にプログラム
可能＜〆、浮遊グー１−を持つメ（ニリ・ヒル（１０）
において、 半導体１．８体（１１）の面に形成されたソース領域（
１５）及びドレイン領域（１６）を含み、前記各領域（
１５，１６）ＧＪＩ、下にある前記基体（１１）の物質
とは反対の導電型の、多量にドーピングされた領域であ
り、前記各領域（１５，１６）は、１１−記面十のシリ
コノ酸化物（１４）の比較的に厚い層のドに埋込、朱、
れＣおり、前記ソース領域（１５）は、前ン面Ｆでチャ
ンネル領域により、前記ドレイン領１４ （１６）から
分離され、 前記チャンネル領域の部分にに＋（うり、ソース領域（
１５）−ｈのシリコン酸化物（１４）へと延びる浮遊ゲ
ート（１７）を含み、浮遊グー１−（１７）はゲート絶
縁物（２０）により、前記面のヂャンネル箇域から分離
され、）乎ｊ１ゲート（１７）は前記ソース領域（１５
）付近のトンネル領域（１９）をも覆い、前記ｊ−ンネ
ル領域（１９）における前記グー１−絶縁物（２０）の
厚さは、）′″１．遊ゲーｔグー１７）の他の領域の下
の前記ゲート絶縁物（２０）のＰ？さより、Ｒしく薄く
１、また、 前記面に沿って、前記浮遊グー＋１１７）のＪ−１及び
前記ソース及びドレインＶ葛域（１５゜１６）土に延び
る制御グー１＝（１２）を含み、ｌＩ′ｌＩ御ゲー１−
グー２）は、絶縁］−ｊインク（３４）により、）゛１
迩ゲー１−（１７）から分離され、制御！■ゲグー−（
１２）は、前記浮遊グー１−（１７）の喘に、Ｊ、す、
ワード線（１２）の方向に自己整合され、 前記ソース及びドレイン領域 （、裏、ビット線（１３）に含まれ、 萌記ｌ？ル（１Ｏ） ｔに、フィールド酸化物領域（２
２）により、ビット線（１３）’？”絶縁され、前記セ
ル（１０）は、フィールド酸化物領１或（２１）により
、ワード線（１２）′ｃ′絶縁され、また、 前記１′、！ル（１０）の付近において、＋Ｗｉ記面に
は］ンタク１−領１或が全く見られないことを特徴どす
る、電気的に消去＋１能で、電気的にブ［］グラム可能
な、浮遊グー１〜を持つメｔす・セル。 （２） 前記第１項に、２叙したメモリ・セル（１ｏ
）にａ３い−Ｃ１前記￥：導体括体（１１）はシリ」ン
であり、前記ソース及びドレイン領域（１５，１６）は
Ｎ（−をである。 ＋３） ｉｉａ２ｍＬＪｎｌｃ２ＭしたメＥＩＪ−ｔ
／Ｉ、（１０）において、浮遊グーｈ （１７）ど制御
グー１−（１２）は、多結晶シリコン層である。 （４） 前記第１項に記載１ノだメモリ・セル（１０
）において、前記シリコン酸化物（１４）４ま、前記チ
ャンネルの他の領域における前記グーｌ−絶縁物コーテ
ィングく３４）よりもかなり厚く、前記フィールド酸化
物（２２）Ｉま、前記シリコン酸化物（１４）よりも厚
い。 （５）＠２第１項に記＠Ｌノたメモリ・セルく１０）に
おいて、制御グー１１１２）は、前記面にそって延びる
長細いワード線の部分であり、前記ソース及びドレイン
領域（１５，１６）は、前記ワード線に垂直な、前記面
に沿って伸びる長細いピッｌ−線（１３）の部分である
。 （６） 前記第１項に記載したメモリ・セル（１０）
において、前記トンネル領１４（１９）は、前記面一し
、前記ソース及びドレイン領域ｉ域（１５，１Ｇ）の間
に置かれる。 （７） 前記第１項に記載したメモリ・セル（１０）
において、前記トンネル領域（１９） Ｉｆ、前記ソー
ス領域（１５）の少なくとも一部分上に置かれる。 （８） 前記第１項に記載したメモリ・セル（１０）
において、前記トンネル領１ｉ！（１９）は、前記ソー
ス領域（１５）全体の上に置かれる。 （９） 電気的に消去可能で、プログラム可能なＲＯ
Ｍのセル、またはＥＥＰＲＯＭのセル（１０）は、浮遊
ゲート・トランジスタと併合されたエンハンスメント・
トランジスタを用いて形成される。この浮遊ゲート・ト
ランジスタには、コンタクトのないレイアウトの中に、
小さなトンネル窓（１９）があり、製造を容易にし、ま
たセル寸法を小さくする。ビット線（１３）と、ソース
・ドレイン領域＜１５．１６）は、比較 ４゜的に厚い
シリコン酸化物（１４）の下に埋込まれ、これにより浮
遊ゲート（１７）ギセバシタンスに対する、制御ゲート
（１２）の好ましい割合が得られる。プログラムと消去
は、ソース（１５）のチャンネル側付近もしくはその上
の、１−ンネル窓領域（１９）により行われる。窓（１
９）は、浮遊ゲート（１７）の他の部分よりも、薄い誘
電体を持ち、ファウラー・ノルドハイム・トンネリング
を起こす。仮想接地レイアウトではなく、専用のドレイ
ン（１６）もしくは接地線（１３）を用いることにより
、またビット１（１３）闇の絶縁に厚い酸化物（２２）
を用いることにより、浮遊ゲート（１７）は、隣接する
ビット＄１（１３）及び絶縁領域（２２）へと延びるこ
とができ、カップリングの割合が好ましいものとなる。 セル（１０）間のワード線（１２）間の絶縁は、ごの実
施例では自己整合された注入領域（２１）により行われ
る。
、浮遊ゲーｉ−構造を持つ電界効未装置である。ＥＰＲ
ＯＭ浮遊ゲートは、適切な？１ｆｆｆ−を各セルのソー
ス、ドレイン、及びらり御ゲーｔ−ｉ、：印加すること
でプログラムされ、これによりソース・ドレイン路に高
電流が生じ、まｌこ小ノド・エレク１−ロンにより浮遊
ゲー１−が充゛市される。。 ＥＰＲＯＭ型の装置は紫外線光により消去される。 これには平導体チップ上に水晶の窓のある装置パッケー
ジが必要どされる。この秤のパッケージは、ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）のよう
な他のメモリ装置に一般的に用いられる、プラスチック
のパッケージと比べて高価である。このためＥＰＲＯＭ
は一般的に、プラスチックでパッケージされ１、ヤ（置
よりｂ ｉ￥％ ’ｎ市１（°あろ、。 トＦ Ｐ ＲＯＭ 、ま／；−は電気的に消去可能で、
電気的にブ［ｌグラム可能なＲＯＭは、様々な１稈で製
造されており、−殻内に標準型のＥＰＲＯＭよりも大き
なセルｊ法を必要とし、またより複雑なｙＪ造工程を６
汗とする。Ｅ Ｅ Ｐ ＲＯＭは、パッケージのコスト
を削減する、不透明なプラスチックのパッケージに搭ａ
され析る。しかし、ながらＦＦＰＲＯＭは、より大きな
セル寸法とより複雑な製造工程のために、ＥＰＲＯＭと
比べて、１ピッ１−当たりではより高価である。 フラッジＵ、 Ｅ Ｅ Ｐ ＲＯＭは、セルが個々に消
去されｔ、′ｒ：いので、標準Ｅ Ｅ Ｐ ＲＯＭ）１
比へて、セル寸法が小さいという（り点がある。その代
わりに、セルの７１ノー１ままとめて）肖去される。 最近の７ラツシコＦＦＰＲＯＭは、二つの゛電源を必要
とする。一方はブ１］グラムと消去用で、もう一方は続
出し用である。通常では、１２ポル１〜の電源がプログ
ラムと消去に用いられ、５ポル１−の電源が読出し動作
のときに用いられる。しかしながう、プ１］グラム、消
去、及び読出しの全ての動作に対して、比較的に低電圧
な中−の電源を用いることが望ましい。 本発明の目的は、プログラムと消去の両方に対して、比
較的に低電圧な単一の外部電源を用いるような、電気的
にプログラム可能なメ七り、もしく（、ｉ電気的に消去
可能で、電気的にプログラム可能なメモリを捉供し、メ
モリ装置が、システムに単一の外部電源のある、Ｖ板上
のまたは回路中のプログラムと両立性を持つようにする
ことである。それほど高価ひは＜１い、不透明なプラス
チックのパッケージに実装できる、不揮発性のメｔりを
促供することも目的である。プログラムに高電流を必要
としない、電気的にプログラム可能なメモリを捉供する
こともまた目的である。３更にＥＥＰＲＯＭまたは「フ
ラッジ、：ＩＪ ＥＦＰＲＯＭの改良された製造方法を
淀供すること、及びＥＥＦＲＯＭまたは「フラッシュＪ
Ｅ［ＦＲＯＭに改良されたセルを促供することも目的
であり、製造されたヒルは、ワードＩｉ１間の絶縁には
Ｐ十注入領域を用い、ビット線間の絶Ｒｉ、″はＰ２い
酸化物を用い、゛プログラムと消去動作の間、制器ゲー
１−と）１遊ゲートの間に、改良されたカップリングを
捉供する。 問題点を解決するための１段及び作用 本発明の一つの実施態様によると、電気的に消去可能な
ＰＲＯＩＶＩＩ“なわらＦ（三Ｐ Ｆ＜ ＯＭ ｉ；未
、浮遊ゲー ト・トランジスタと併合されたエンハンス
メンｉ−・１−ランジスタを用１ｉ’ ”？：ｖＩ３告
される。ンマ遊ゲート・トランジスタは、］ンタク］−
のないビル・１ノイ７つｌ−の中で、ソースに隣接くる
小さい１ヘンネル窓を持ち、製造を容易にし、！＝ニル
法を小さくする。装置には比較的に厚いシリコン酸化物
の下に叩込まれた、じツ１−線（ソ・−ス・ドレイン領
１４）があり、浮遊ゲート・ギヤバシタンスに対」ノて
、１ｔｌｌｌ 御ゲートの割合を好ま１ノいものにサ−
る。プログラムと消去は、ソース付近の１−ンネル窓領
域を用いて行われる。窓はｆ？−遊ゲー１−のその他の
領域よりも薄い一ト市体を持ら、フ１ウラ−・ノルドハ
イム・トンネリング（Ｆａｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
ｔｕｍｍｅ ｌ ｉ口ｑ）を許す。仮想接地レイアウト
ではなく、専用のドレイン及び接地線を用いることによ
り、また隣接するセルのビット線間の絶縁に、厚い酸化
物を用いることにより、浮遊ゲートは隣接するビット線
と絶縁領域の上へと延び、好ましいカップリング率が生
じる。隣接するワード線間の絶縁は、チャンネル・スト
ップに似た、Ｐ十注入領域によって行われる。Ｐト注入
領域の使用により、セル寸法が小さくなる。 本発明に特徴的と思われる新規な特徴は、特許請求の範
囲に記載される。しかしながら、発明そのものは、この
発明の他の目的及び利点と同様、図面を参照とした以下
の実施例の説明から良く理解されるであろう。 実施例 第１図、第２ａ図〜第２ｅ図、及び第３図において、電
気的に消去可能で、電気的にプログラム可能なメモリ・
セル１０のアレーが、シリコン柾板１１の表面に形成さ
れている。図面には、駐板のほんの僅かな部分しか示さ
れていないが、これらのセルは、多数のこの様なセルの
アレーの一部であると理解されたい。幾つかのワード線
・制御ゲート１２が、基板１１の表面に沿って延びる第
二のレベルの多結晶シリコン（ポリシリコン）ストリッ
プにより形成され、またビット線１３が、基板面で厚い
熱シリコン酸化物層１４の下に形成される。埋込まれた
ビット線１３は、各セル１０に対して、ソース領域１５
とドレイン領域１６を形成する。各セルに対する浮遊ゲ
ート１７は、セルのおよそ半分と一本のビット線に渡っ
て延び、また別の隣接するビット１ａ１３の上へと延び
る、第一のレベルのポリシリコン層により形成される。 各セルに対する浮遊ゲート１７の二つの「水平」な、す
なわちＸ方向の端は、ワード線・制御ゲート１２の端で
整合される。プログラムと消去用のトンネル領域１９は
、各セル１ｏのソース１５付近に形成され、この窓１９
のシリコン酸化物は、浮遊ゲート１７のドのチャンネル
の残りの領域に対する、約３５ＯＡの誘電体コーティン
グ２０に比べて薄く、約１００Ａである。本発明による
構造が利用されれば、フ？ウラ−・ノルドハイム・トン
ネル領域は極僅かの電流しか必要としないので、プログ
ラムと消去は、比較的に低い外部から印加された電圧を
使用して行われ得る。浮遊ゲートはビット線１３と絶縁
領域２２に渡って延びるので、浮遊ゲート１７とソース
１５または基板１１の間のカップリングと比べて、層１
２と層１７の間のカップリングはより好ましい。従って
、制御ゲート１２とソース１５の間に印加される、プロ
グラム・消去電圧の大部分は、浮遊ゲート１７とソース
１５の間に現れる。セル自体の近辺には、ソース・ドレ
イン・コンタクトの必要がないので、セル１ｏは［コン
タクト・フリー］と叶ばれる。 ワード線間の領域には、Ｐ型不純物が注入され、セルを
それぞれＹ方向に分離する、ドーピングのされた絶縁領
域２１を形成する。ＬＯＧＯ８の厚いフィールド酸化物
ストリップ２２）よ、セル間のビット線１３を、Ｘ方向
に分離する。セル１０のアレーが［仮想接地回路］型で
はないことに留意されたい。なぜなら、セルの各列（Ｙ
方向）に対して、二つのビット線１３または列線（一方
はソース用、もう一方はドレイン用）があり、一方のビ
ット線が専用の接地で、もう一方はデータ入力・出力及
びセンス線であるからである。 第１図、第２ａ図Ｈ第２ｅ図、及び第３図のＥＥＰＲＯ
Ｍセル１０は、所定のセル１０のソース１５に関して、
所定のワード１ａ１２に印加された、約＋１６乃至＋１
８Ｖの電圧ｖｐＩ）でプログラムされる。所定のセル１
０のソース１５は、接地もしくは他の基準電圧にある。 例えば第３図において、もしセル１０ａがプログラムさ
れるよう選ばれたならば、ＷＬＩと示されるワード［１
１２は＋Ｖ１．にされ、ＳＯと示されるソースは接地さ
れる。電圧＋Ｖ１．は、チップ上のチャージ・ポンプに
より内部で生じさせられ、外部から印加された電＆電圧
は、約＋５ｖの比較的に低い正電位を持つ。所定のドレ
イン１６（この例ではＤｏと示される）は、これらのプ
ログラム状態で浮遊し、それゆえソース・ドレイン路に
はほとんど、もしくは全く電流がみられない。トンネル
酸化物１９（厚さ約１００Ａ）に渡るファウラー・ノル
ドハイム・１ヘンネリングは、所定のセル１０ａの浮遊
ゲート１７を充電し、これにより杓１０ミリ１？」ンド
の長さのプログラム・パルスの後、約３乃↑６ボルトの
しきい値′電圧にシフｊ−が生じる。 所定のセル１０（沫、約−１０ｖの’Ｍ １４． Ｖ
ｅｅ （内部１］、り生じる）を所定のワード線・＄１
罪ゲー１−１２に印ＩＩＩ Ｉ、、また約＋５■の電Ｌ
（を、ソース１５またはピッｌ−線１３に印加すること
で８１人される。。 ドレイン１６（他方のビット粉１３）は浮ｉ−する。 消去１ヘンネリングの間、制御ゲート１２がソース１５
に関（）てＱであるので、電子巻３１浮遊グー１−１７
からソース１５へと流れる。 ［フラッシュ消去」が行われる（セル１０全てが同時に
消去される）とき、７１ノー中の全（のドレイン１６１
；を淫逅し、ソース１５の全ては電位ｖｄｄにあり、ま
たワード線・制御ゲーｌ−１２の全Ｃは電位−Ｖ。ｅに
ある。 プログラムの例の間（セル１Ｏａがプｒ」グラムされて
いる間）に、占き込み隔置状態を防ぐために、第３図の
同じワード線Ｗ Ｌ Ｉ Ｖにある、ｆ２ル１０ｂのよ
うな選ばれていないセルのソース１！５の全てが、およ
イ＋５乃至＋７ボルＩ−の範囲にある電圧ｖｂｉに保た
れる。 １ｏｂのような選ばれ−Ｃいｑいセルのドレイ
ン１６は浮遊し、ソース・ドレイン電流が流れるのを防
ぐ。ソース１５に印加された電圧Ｖｂ１は、例に挙げた
セル１Ｏｂを含めて、セルの１−ンネル酸化物１９に渡
る電界が、浮ｊカゲー１−１７を光電する程大きくなる
のを妨げる。 もう一つ避けなければいけない状態に、セルのソースが
ｖｂ１付近の電位Ｃあるとき、ブ［１グラムされた【！
ルの１・・ンネル酸化物に渡る高電界と関連する、［ピ
ッ１−線ス］−レス」またはｆゾ目・ザラミングがある
。このピッ］−線ストレズ状態を防ぐために、第３図の
＾べばれてい／Ｗいり一ド線・Ｊ＋Ｉｌ陣ゲーｔ−Ｗ
Ｌ Ｏ及びＷＬ２が、約＋５乃至＋ １０ポル１−の範
囲の″電圧に保たれ、これにより選ばれていないプログ
ラムされた１ごルそれぞれの、１−シネル酸化物１９に
渡る電界が減少される。１０ｃのようなプログラムされ
たセルは、その浮′）■グー１−に約−２乃至−４ボル
トの電位をｈし、よってその僅なセルＩＯＣのソースＳ
１の電圧Ｖｂ１が、＋５１５全＋７ボル］・の範囲のど
き、トンネル酸化物１９に渡る電界は、セルをデプログ
ラム１゛る傾向を示し得るが、ワード線ＷＬ２の電圧が
＋５乃至４−１０ポル１−の範囲だと、電界は減少する
。ｊツメ）１しながら、ワード線・本ＩＩ ｌ１ｌｌゲ
ー１−ＷＬ２の電ΣＦｔ３ｔ、その淫逅ゲー１へに全く
電荷のないセルのしきいＧＦｉ電圧Ｖｔに、変化を起こ
すほど大きくはない。 １１ｒ１述のセル１ｔｌ−１低電圧ぐ読、み出され（ワ
る。例えｌｆヒルの行は、；す１定のワード線・制御ゲ
ートにト３・トル１−１その信金てのワード線・制御ゲ
ー１−にせ口・ポル１へ、全てのソースにゼロ・ボルト
、及び全てのド！ツインに４−１．５Ｖを印加４ること
で、読み出ン＼れ（！する。この状態でセルのソース・
ド１ツイン路は、消去された、もｌ〕＜ ＩＪ：ゾ［コ
グラムされていない状態〈ぞの浮遊ゲートに電何のない
セル）で、導゛、４を性となるｒあろう。ずなわら［ｌ
シック・ワンを記憶するであろう。ブ［１グラムされた
（浮遊ゲートにｔｌの電伺があり、高い１〕きい偵状態
にプログラムされた）セルは、導通しないであろう。 １−なわら、ロジック・ゼ１］を記憶η−るであろう。 第１図及び第２ａ図〜第２ｅ図の装ｒノの￥Ｊ造方法は
、第４ａ図−ノ第４ｄ図と関連して説明される。 −枚のＰ型シリコンのスライスに、１、す、工程が開始
される。１のうら基板１１の部分（、目よんの僅かであ
る。スライスは直径約６インチであるが、第１図で示さ
れる部分は、幅たつｅｍミクロンである。幾つかの工程
段階を経て、アＩ）−周）Ｄ、のＩ−ランジスタが形成
されるが、ここで１．１その説明を省く。例えば、メモ
リ装置は相補形゛市界効′Ｒ，型であってよく、ここで
はＮウェルとｐ ｒ） Ｊルが、周辺ｌ・ランジスタを
形成する前工程の−・部として、Ｍ板１１に形成される
。本発明のセル・アレーに関連４６第一の段階では、第
４ａ図履示されるように、酸化物］−ティング３０及び
シリコン窒化カニ】−ティング３１を塗布し、これらの
］］ｊ−ラ゛イグにフ第１・レジス１−を用いてパター
ン９；ｌ押し１、チャンネル領域、ソース、ドレ、イン
、及びピッｌ−線１３となるところの窒化物は残し、一
方厚いフィールド酸化物２２が形成されるべきところを
露出する。約８ Ｘ １０１２ｃｍ−２のホ・り索注入
が行われ、フィールド酸化物２２の下に、Ｐ十チャンネ
ル・ストップ領域を形成する。その棲フィールド酸化物
２２が、摂氏約９００度の蒸気に数時間さらされ、約９
０００Ａの厚さに成長される。熱酸化物は窒化物３１の
端の下で成長し、急な遷移ではなく、「鳥のくちばし」
状の２２８を形成する。 第４ｂ図では、窒化物３１が取り除かれ、ビット線１３
が形成されるべきところでは、ヒ素注入が、１３５にｅ
Ｖ ｔ”、約６Ｘ １０１５ｃｍ−２ノ１テ、フォトレ
ジストを注入マスクとして用いて行われ、ソース・ドレ
イン領域及びビット線を形成する。 次に表面上にもう一つの熱酸化物１４が、ソース・トレ
イン領域及びビット線１３上で、約２５００乃至３００
０Ａの厚さに成長され、この間（多けにドーピングされ
たシリコン、及び受用ドーピングされたシリコンが、同
時に酸化される際に生じる酸化の差のため、）約３０Ｏ
Ａの熱酸化物が、チャンネル領域上に成長され、ソース
・ドレイン領域及びビットＩ！Ｊ１３上に酸化物層１４
を形成する。この酸化は、摂氏約８００乃至９００度の
蒸気中で行われる。鳥のくちばし状の２２８が形成され
ていた遷移領１ｉｆｔ１８ｒは、早くに形成されていた
熱酸化物の端が、ヒ素注入をマスクし、それゆえ濃度は
より低く、またその領域の酸化物成長は、酸化物１４ま
たは酸化物２２の成長よりも少ない。 第４Ｃ図では、窓１９（第１図でも示された）が、ゲー
１− Ｍ化物２０の中で開かれる。ここではフォトレジ
ストをマスクとして用い、醇化物２０を介してシリコン
までエツチングし、それから薄い酸化物を成長して、ト
ンネル窓１９を形成する。 トンネル窓１９の酸化の間、チャンネル側域りの酸化物
２０は、約３５ＯＡまで成長する。 第２ａ図では、第一のポリシリコン層が、シリコン・ス
ライスの表面に形成され、Ｎ＋にドーピングされ、酸化
物のまたは酸化物−窒化物一酸化物のコーティング３４
が、二つのレベルのポリシリコンを分離するよう塗布さ
れる。第一のレベルのポリシリコンが、フォトレジスト
を使って、Ｘ方向に細長いストリップを残すように定め
られ、そのある部分は浮遊ゲート１７になる。第一のレ
ベルのポリシリコンが定められた後に行われる酸化は、
第一のポリシリコンの端を覆い、直列エンハンスメント
・トランジスタ３６にゲート酸化物３５を形成する。第
二のポリシリコン層が被着され、Ｎ＋にドーピングされ
、フォトレジストを使ってパターン処理され、ワード線
・制御ゲート１２を形成する。ワード線・制御ゲー１〜
１２が定められるのと同時に、第一のレベルのポリシリ
コンの端がエツチングされ、浮遊ゲートのＸ方向の細長
い端が、制御ゲートの端で自己整合される。 自己整合されたイオン注入が、ワード線・制御ゲート１
２及び浮遊ゲート１７の、重なった第−及び第二のポリ
シリコン層をマスクとして用いて行われ、絶縁領域２１
が形成される。この目的のために、約７ＱＫｅＶで約１
０１２ｃｍ−２の計のホウ素が注入される。アニールと
酸化の後、この注入により、フィールド酸化物の下にチ
ャンネル・ストップ注入によく似た、Ｐ十領域２１が形
成される。 本発明によるセル１０を用いたメモリ・アレーは、他の
メモリ・アレーと比べて、半導体回路チップ上で使用す
る領域が少なくてすむであろう。 または選択的に、ソース１５のチャンネル側の接合部プ
ロファイルは、それが３５ＯＡのゲート酸化物２０の下
で終り、窓１９の低い全表面に渡って延び、よってソー
ス接合のフィールド・プレート降伏電圧を最低限にする
ことを確かにするよう合わせられる。ソース１５の延長
部１５ａ及び１５ｂは、窓１９領域を越えて延び、消去
はホット・キャリヤではなく、他ならぬファウラー・ノ
ルドハイム・トンネリングにより行われる可能性を大い
に増やす。例えば延長部１５ａは、１００Ａのコーティ
ングの形成面もしくは後で、窓１９の中にＮ型不純物を
注入することにより、窓１９の低い表面の下全体に、ソ
ース１５を延ばして形成されても良い。別の工程では、
ソース１５の形成に用いられるドー・ピング物質の一゛
つと１ノでリンが含まれ、スライスに混麿すイクルを受
けさせ、窓１９の下でリンを横方向に拡散ｉ：〜且、延
長部１５ｂを形成づ−る。 本発明を実施態様を参照と１ノで説明してきたが、これ
１．を発１１１１を制限するものではない。この説明を
参照どすれば当業者には、この実施態様の様々な修正及
び、本発明の他の実施態様（ま明白であろう。 従って、特許請求の範囲は、本発明の範囲内にあるこれ
らの修正または実施態様２含むものである。 Ｊｘ上の説明に圓連して、更にノスートの項を開示する
。 （１） 電気的にａ）去可能で、電気的にプログラム
可能＜〆、浮遊グー１−を持つメ（ニリ・ヒル（１０）
において、 半導体１．８体（１１）の面に形成されたソース領域（
１５）及びドレイン領域（１６）を含み、前記各領域（
１５，１６）ＧＪＩ、下にある前記基体（１１）の物質
とは反対の導電型の、多量にドーピングされた領域であ
り、前記各領域（１５，１６）は、１１−記面十のシリ
コノ酸化物（１４）の比較的に厚い層のドに埋込、朱、
れＣおり、前記ソース領域（１５）は、前ン面Ｆでチャ
ンネル領域により、前記ドレイン領１４ （１６）から
分離され、 前記チャンネル領域の部分にに＋（うり、ソース領域（
１５）−ｈのシリコン酸化物（１４）へと延びる浮遊ゲ
ート（１７）を含み、浮遊グー１−（１７）はゲート絶
縁物（２０）により、前記面のヂャンネル箇域から分離
され、）乎ｊ１ゲート（１７）は前記ソース領域（１５
）付近のトンネル領域（１９）をも覆い、前記ｊ−ンネ
ル領域（１９）における前記グー１−絶縁物（２０）の
厚さは、）′″１．遊ゲーｔグー１７）の他の領域の下
の前記ゲート絶縁物（２０）のＰ？さより、Ｒしく薄く
１、また、 前記面に沿って、前記浮遊グー＋１１７）のＪ−１及び
前記ソース及びドレインＶ葛域（１５゜１６）土に延び
る制御グー１＝（１２）を含み、ｌＩ′ｌＩ御ゲー１−
グー２）は、絶縁］−ｊインク（３４）により、）゛１
迩ゲー１−（１７）から分離され、制御！■ゲグー−（
１２）は、前記浮遊グー１−（１７）の喘に、Ｊ、す、
ワード線（１２）の方向に自己整合され、 前記ソース及びドレイン領域 （、裏、ビット線（１３）に含まれ、 萌記ｌ？ル（１Ｏ） ｔに、フィールド酸化物領域（２
２）により、ビット線（１３）’？”絶縁され、前記セ
ル（１０）は、フィールド酸化物領１或（２１）により
、ワード線（１２）′ｃ′絶縁され、また、 前記１′、！ル（１０）の付近において、＋Ｗｉ記面に
は］ンタク１−領１或が全く見られないことを特徴どす
る、電気的に消去＋１能で、電気的にブ［］グラム可能
な、浮遊グー１〜を持つメｔす・セル。 （２） 前記第１項に、２叙したメモリ・セル（１ｏ
）にａ３い−Ｃ１前記￥：導体括体（１１）はシリ」ン
であり、前記ソース及びドレイン領域（１５，１６）は
Ｎ（−をである。 ＋３） ｉｉａ２ｍＬＪｎｌｃ２ＭしたメＥＩＪ−ｔ
／Ｉ、（１０）において、浮遊グーｈ （１７）ど制御
グー１−（１２）は、多結晶シリコン層である。 （４） 前記第１項に記載１ノだメモリ・セル（１０
）において、前記シリコン酸化物（１４）４ま、前記チ
ャンネルの他の領域における前記グーｌ−絶縁物コーテ
ィングく３４）よりもかなり厚く、前記フィールド酸化
物（２２）Ｉま、前記シリコン酸化物（１４）よりも厚
い。 （５）＠２第１項に記＠Ｌノたメモリ・セルく１０）に
おいて、制御グー１１１２）は、前記面にそって延びる
長細いワード線の部分であり、前記ソース及びドレイン
領域（１５，１６）は、前記ワード線に垂直な、前記面
に沿って伸びる長細いピッｌ−線（１３）の部分である
。 （６） 前記第１項に記載したメモリ・セル（１０）
において、前記トンネル領１４（１９）は、前記面一し
、前記ソース及びドレイン領域ｉ域（１５，１Ｇ）の間
に置かれる。 （７） 前記第１項に記載したメモリ・セル（１０）
において、前記トンネル領域（１９） Ｉｆ、前記ソー
ス領域（１５）の少なくとも一部分上に置かれる。 （８） 前記第１項に記載したメモリ・セル（１０）
において、前記トンネル領１ｉ！（１９）は、前記ソー
ス領域（１５）全体の上に置かれる。 （９） 電気的に消去可能で、プログラム可能なＲＯ
Ｍのセル、またはＥＥＰＲＯＭのセル（１０）は、浮遊
ゲート・トランジスタと併合されたエンハンスメント・
トランジスタを用いて形成される。この浮遊ゲート・ト
ランジスタには、コンタクトのないレイアウトの中に、
小さなトンネル窓（１９）があり、製造を容易にし、ま
たセル寸法を小さくする。ビット線（１３）と、ソース
・ドレイン領域＜１５．１６）は、比較 ４゜的に厚い
シリコン酸化物（１４）の下に埋込まれ、これにより浮
遊ゲート（１７）ギセバシタンスに対する、制御ゲート
（１２）の好ましい割合が得られる。プログラムと消去
は、ソース（１５）のチャンネル側付近もしくはその上
の、１−ンネル窓領域（１９）により行われる。窓（１
９）は、浮遊ゲート（１７）の他の部分よりも、薄い誘
電体を持ち、ファウラー・ノルドハイム・トンネリング
を起こす。仮想接地レイアウトではなく、専用のドレイ
ン（１６）もしくは接地線（１３）を用いることにより
、またビット１（１３）闇の絶縁に厚い酸化物（２２）
を用いることにより、浮遊ゲート（１７）は、隣接する
ビット＄１（１３）及び絶縁領域（２２）へと延びるこ
とができ、カップリングの割合が好ましいものとなる。 セル（１０）間のワード線（１２）間の絶縁は、ごの実
施例では自己整合された注入領域（２１）により行われ
る。
第１図は、実施態様の一つによるメモリ・ヒルを持つ、
半導体チップの小部分の平面図である。 第２ａ図乃至第２ｅ図は、第１図の半導体装置の、線ａ
−ａ、ｂ−ｂ、ｃ−ｃ、ｄ−ｄ、及びｅｅに沿った、正
面断面図である。 第３図は、第１図及び第２ａ図乃至第２ｅ図のセルの、
概略ダイアグラムである。 第４ａ図〜第４ｄ図は、第１図及び第２ａ図〜第２ｅ図
の装置の第２ａ図に対応し、連続する製造段階における
正面断面図である。 主な符号の説明 １０：メモリ・ヒル １１：シリコン基板 １２：ワード線・制御ゲート １３：ビット線 １５：ソース領域 １６：ドレイン領域 １７：浮遊ゲート １８：遷移領域 １９：トンネル領域／窓
半導体チップの小部分の平面図である。 第２ａ図乃至第２ｅ図は、第１図の半導体装置の、線ａ
−ａ、ｂ−ｂ、ｃ−ｃ、ｄ−ｄ、及びｅｅに沿った、正
面断面図である。 第３図は、第１図及び第２ａ図乃至第２ｅ図のセルの、
概略ダイアグラムである。 第４ａ図〜第４ｄ図は、第１図及び第２ａ図〜第２ｅ図
の装置の第２ａ図に対応し、連続する製造段階における
正面断面図である。 主な符号の説明 １０：メモリ・ヒル １１：シリコン基板 １２：ワード線・制御ゲート １３：ビット線 １５：ソース領域 １６：ドレイン領域 １７：浮遊ゲート １８：遷移領域 １９：トンネル領域／窓
Claims (1)
- （１）電気的に消去可能で、電気的にプログラム可能な
、浮遊ゲートを持つメモリ・セルにおいて、半導体基体
の面に形成されたソース領域及びドレイン領域を含み、
前記各領域は、下にある前記基体の物質とは反対の導電
型の、多量にドーピングされた領域であり、前記各領域
は、前記面上のシリコン酸化物の比較的に厚い層の下に
埋込まれており、前記ソース領域は、前記面上でチャン
ネル領域により、前記ドレイン領域から分離され、前記
チャンネル領域の部分上にあり、ソース領域上のシリコ
ン酸化物へと延びる浮遊ゲートを含み、浮遊ゲートはゲ
ート絶縁物により、前記面のチャンネル領域から分離さ
れ、浮遊ゲートは前記ソース領域付近のトンネル領域を
も覆い、前記トンネル領域における前記ゲート絶縁物の
厚さは、浮遊ゲートの他の領域の下の前記ゲート絶縁物
の厚さより、著しく薄く、また、 前記面に沿って、前記浮遊ゲートの上、及び前記ソース
及びドレイン領域上に延びる制御ゲートを含み、制御ゲ
ートは、絶縁コーティングにより、浮遊ゲートから分離
され、制御ゲートは、前記浮遊ゲートの端により、ワー
ド線の方向に自己整合され、 前記ソース及びドレイン領域は、ビット線に含まれ、 前記セルは、フィールド酸化物領域により、ビット線で
絶縁され、 前記セルは、フィールド酸化物領域により、ワード線で
絶縁され、また、 前記セルの付近において、前記面にはコンタクト領域が
全く見られないことを特徴とする、電気的に消去可能で
、電気的にプログラム可能な、浮遊ゲートを持つメモリ
・セル。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15278988A | 1988-02-05 | 1988-02-05 | |
| US152789 | 1988-02-05 | ||
| US21952888A | 1988-07-15 | 1988-07-15 | |
| US219528 | 1988-07-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025573A true JPH025573A (ja) | 1990-01-10 |
Family
ID=26849867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025592A Pending JPH025573A (ja) | 1988-02-05 | 1989-02-03 | 電気的に消去可能で、電気的にプログラム可能な、読出し専用メモリ・セル |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0326877B1 (ja) |
| JP (1) | JPH025573A (ja) |
| KR (1) | KR890013779A (ja) |
| DE (1) | DE68922004T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459164B1 (en) * | 1990-06-01 | 1996-09-04 | Texas Instruments Incorporated | Erasable programmable memory |
| US5032881A (en) * | 1990-06-29 | 1991-07-16 | National Semiconductor Corporation | Asymmetric virtual ground EPROM cell and fabrication method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750476A (en) * | 1980-09-08 | 1982-03-24 | Harari Eliyahou | High efficiency non-volatile eprom and eeprom |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4258466A (en) * | 1978-11-02 | 1981-03-31 | Texas Instruments Incorporated | High density electrically programmable ROM |
| EP0105802A3 (en) * | 1982-09-30 | 1986-02-26 | Fairchild Semiconductor Corporation | Programmable read only memory |
| DE3481667D1 (de) * | 1983-08-29 | 1990-04-19 | Seeq Technology Inc | Mos-speicherzelle mit schwimmendem gate und verfahren zu ihrer verfertigung. |
| JPS60134478A (ja) * | 1983-11-28 | 1985-07-17 | ローム・コーポレーション | 電気的プログラム式記憶装置を製造する方法 |
-
1989
- 1989-01-20 EP EP89101007A patent/EP0326877B1/en not_active Expired - Lifetime
- 1989-01-20 DE DE68922004T patent/DE68922004T2/de not_active Expired - Fee Related
- 1989-02-03 JP JP1025592A patent/JPH025573A/ja active Pending
- 1989-02-04 KR KR1019890001324A patent/KR890013779A/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750476A (en) * | 1980-09-08 | 1982-03-24 | Harari Eliyahou | High efficiency non-volatile eprom and eeprom |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68922004T2 (de) | 1995-10-12 |
| KR890013779A (ko) | 1989-09-26 |
| EP0326877A3 (en) | 1990-06-27 |
| DE68922004D1 (de) | 1995-05-11 |
| EP0326877B1 (en) | 1995-04-05 |
| EP0326877A2 (en) | 1989-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5621233A (en) | Electrically programmable read-only memory cell | |
| US5173436A (en) | Method of manufacturing an EEPROM with trench-isolated bitlines | |
| US4804637A (en) | EEPROM memory cell and driving circuitry | |
| US7622762B2 (en) | Nonvolatile semiconductor memory and method for fabricating the same | |
| USRE39697E1 (en) | Method of making floating-gate memory-cell array with digital logic transistors | |
| US5150179A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same | |
| US4939558A (en) | EEPROM memory cell and driving circuitry | |
| US5051795A (en) | EEPROM with trench-isolated bitlines | |
| US5371031A (en) | Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions | |
| US5411908A (en) | Flash EEPROM array with P-tank insulated from substrate by deep N-tank | |
| US5604150A (en) | Channel-stop process for use with thick-field isolation regions in triple-well structures | |
| JP3961781B2 (ja) | 三重ウェルを有するフラッシュ・メモリ・セルの製造方法 | |
| US5008721A (en) | Electrically-erasable, electrically-programmable read-only memory cell with self-aligned tunnel | |
| US5017980A (en) | Electrically-erasable, electrically-programmable read-only memory cell | |
| KR20020050094A (ko) | 반도체장치 및 그 제조방법 | |
| US5523249A (en) | Method of making an EEPROM cell with separate erasing and programming regions | |
| US6611459B2 (en) | Non-volatile semiconductor memory device | |
| US5147816A (en) | Method of making nonvolatile memory array having cells with two tunelling windows | |
| US5032533A (en) | Method of making a nonvolatile memory cell with field-plate switch | |
| US5134449A (en) | Nonvolatile memory cell with field-plate switch | |
| JPH025573A (ja) | 電気的に消去可能で、電気的にプログラム可能な、読出し専用メモリ・セル | |
| US5103273A (en) | Nonvolatile memory array having cells with two tunnelling windows | |
| US5155055A (en) | Method of making an electrically-erasable, electrically-programmable read-only memory cell with self-aligned tunnel | |
| JP2003188287A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US5012307A (en) | Electrically-erasable, electrically-programmable read-only memory |