JPH025573A - 電気的に消去可能で、電気的にプログラム可能な、読出し専用メモリ・セル - Google Patents
電気的に消去可能で、電気的にプログラム可能な、読出し専用メモリ・セルInfo
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- JPH025573A JPH025573A JP1025592A JP2559289A JPH025573A JP H025573 A JPH025573 A JP H025573A JP 1025592 A JP1025592 A JP 1025592A JP 2559289 A JP2559289 A JP 2559289A JP H025573 A JPH025573 A JP H025573A
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- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明IJ、全般的1.”: $導体メモリ装置に関連
17、史に4体的に3えば、浮遊(フローライング)ゲ
ート型の、電気的に消去可能で、電気的にプログラム可
能なROM(読出し専用メモリ)と、その様な装置の製
造方法に閏達する。
17、史に4体的に3えば、浮遊(フローライング)ゲ
ート型の、電気的に消去可能で、電気的にプログラム可
能なROM(読出し専用メモリ)と、その様な装置の製
造方法に閏達する。
【1色l潰及び」度y4
EPROM、または電気的にプログラム可能なROMは
、浮遊ゲーi−構造を持つ電界効未装置である。EPR
OM浮遊ゲートは、適切な?1fff−を各セルのソー
ス、ドレイン、及びらり御ゲーt−i、:印加すること
でプログラムされ、これによりソース・ドレイン路に高
電流が生じ、まlこ小ノド・エレク1−ロンにより浮遊
ゲー1−が充゛市される。。 EPROM型の装置は紫外線光により消去される。 これには平導体チップ上に水晶の窓のある装置パッケー
ジが必要どされる。この秤のパッケージは、DRAM
(ダイナミック・ランダム・アクセス・メモリ)のよう
な他のメモリ装置に一般的に用いられる、プラスチック
のパッケージと比べて高価である。このためEPROM
は一般的に、プラスチックでパッケージされ1、ヤ(置
よりb i¥% ’n市1(°あろ、。 トF P ROM 、ま/;−は電気的に消去可能で、
電気的にブ[lグラム可能なROMは、様々な1稈で製
造されており、−殻内に標準型のEPROMよりも大き
なセルj法を必要とし、またより複雑なyJ造工程を6
汗とする。E E P ROMは、パッケージのコスト
を削減する、不透明なプラスチックのパッケージに搭a
され析る。しかし、ながらFFPROMは、より大きな
セル寸法とより複雑な製造工程のために、EPROMと
比べて、1ピッ1−当たりではより高価である。 フラッジU、 E E P ROMは、セルが個々に消
去されt、′r:いので、標準E E P ROM)1
比へて、セル寸法が小さいという(り点がある。その代
わりに、セルの71ノー1ままとめて)肖去される。 最近の7ラツシコFFPROMは、二つの゛電源を必要
とする。一方はブ1]グラムと消去用で、もう一方は続
出し用である。通常では、12ポル1〜の電源がプログ
ラムと消去に用いられ、5ポル1−の電源が読出し動作
のときに用いられる。しかしながう、プ1]グラム、消
去、及び読出しの全ての動作に対して、比較的に低電圧
な中−の電源を用いることが望ましい。 本発明の目的は、プログラムと消去の両方に対して、比
較的に低電圧な単一の外部電源を用いるような、電気的
にプログラム可能なメ七り、もしく(、i電気的に消去
可能で、電気的にプログラム可能なメモリを捉供し、メ
モリ装置が、システムに単一の外部電源のある、V板上
のまたは回路中のプログラムと両立性を持つようにする
ことである。それほど高価ひは<1い、不透明なプラス
チックのパッケージに実装できる、不揮発性のメtりを
促供することも目的である。プログラムに高電流を必要
としない、電気的にプログラム可能なメモリを捉供する
こともまた目的である。3更にEEPROMまたは「フ
ラッジ、:IJ EFPROMの改良された製造方法を
淀供すること、及びEEFROMまたは「フラッシュJ
E[FROMに改良されたセルを促供することも目的
であり、製造されたヒルは、ワードIi1間の絶縁には
P十注入領域を用い、ビット線間の絶Ri、″はP2い
酸化物を用い、゛プログラムと消去動作の間、制器ゲー
1−と)1遊ゲートの間に、改良されたカップリングを
捉供する。 問題点を解決するための1段及び作用 本発明の一つの実施態様によると、電気的に消去可能な
PROIVII“なわらF(三P F< OM i;未
、浮遊ゲー ト・トランジスタと併合されたエンハンス
メンi−・1−ランジスタを用1i’ ”?:vI3告
される。ンマ遊ゲート・トランジスタは、]ンタク]−
のないビル・1ノイ7つl−の中で、ソースに隣接くる
小さい1ヘンネル窓を持ち、製造を容易にし、!=ニル
法を小さくする。装置には比較的に厚いシリコン酸化物
の下に叩込まれた、じツ1−線(ソ・−ス・ドレイン領
14)があり、浮遊ゲート・ギヤバシタンスに対」ノて
、1tlll 御ゲートの割合を好ま1ノいものにサ−
る。プログラムと消去は、ソース付近の1−ンネル窓領
域を用いて行われる。窓はf?−遊ゲー1−のその他の
領域よりも薄い一ト市体を持ら、フ1ウラ−・ノルドハ
イム・トンネリング(Fawler−Nordheim
tumme l i口q)を許す。仮想接地レイアウト
ではなく、専用のドレイン及び接地線を用いることによ
り、また隣接するセルのビット線間の絶縁に、厚い酸化
物を用いることにより、浮遊ゲートは隣接するビット線
と絶縁領域の上へと延び、好ましいカップリング率が生
じる。隣接するワード線間の絶縁は、チャンネル・スト
ップに似た、P十注入領域によって行われる。Pト注入
領域の使用により、セル寸法が小さくなる。 本発明に特徴的と思われる新規な特徴は、特許請求の範
囲に記載される。しかしながら、発明そのものは、この
発明の他の目的及び利点と同様、図面を参照とした以下
の実施例の説明から良く理解されるであろう。 実施例 第1図、第2a図〜第2e図、及び第3図において、電
気的に消去可能で、電気的にプログラム可能なメモリ・
セル10のアレーが、シリコン柾板11の表面に形成さ
れている。図面には、駐板のほんの僅かな部分しか示さ
れていないが、これらのセルは、多数のこの様なセルの
アレーの一部であると理解されたい。幾つかのワード線
・制御ゲート12が、基板11の表面に沿って延びる第
二のレベルの多結晶シリコン(ポリシリコン)ストリッ
プにより形成され、またビット線13が、基板面で厚い
熱シリコン酸化物層14の下に形成される。埋込まれた
ビット線13は、各セル10に対して、ソース領域15
とドレイン領域16を形成する。各セルに対する浮遊ゲ
ート17は、セルのおよそ半分と一本のビット線に渡っ
て延び、また別の隣接するビット1a13の上へと延び
る、第一のレベルのポリシリコン層により形成される。 各セルに対する浮遊ゲート17の二つの「水平」な、す
なわちX方向の端は、ワード線・制御ゲート12の端で
整合される。プログラムと消去用のトンネル領域19は
、各セル1oのソース15付近に形成され、この窓19
のシリコン酸化物は、浮遊ゲート17のドのチャンネル
の残りの領域に対する、約35OAの誘電体コーティン
グ20に比べて薄く、約100Aである。本発明による
構造が利用されれば、フ?ウラ−・ノルドハイム・トン
ネル領域は極僅かの電流しか必要としないので、プログ
ラムと消去は、比較的に低い外部から印加された電圧を
使用して行われ得る。浮遊ゲートはビット線13と絶縁
領域22に渡って延びるので、浮遊ゲート17とソース
15または基板11の間のカップリングと比べて、層1
2と層17の間のカップリングはより好ましい。従って
、制御ゲート12とソース15の間に印加される、プロ
グラム・消去電圧の大部分は、浮遊ゲート17とソース
15の間に現れる。セル自体の近辺には、ソース・ドレ
イン・コンタクトの必要がないので、セル1oは[コン
タクト・フリー]と叶ばれる。 ワード線間の領域には、P型不純物が注入され、セルを
それぞれY方向に分離する、ドーピングのされた絶縁領
域21を形成する。LOGO8の厚いフィールド酸化物
ストリップ22)よ、セル間のビット線13を、X方向
に分離する。セル10のアレーが[仮想接地回路]型で
はないことに留意されたい。なぜなら、セルの各列(Y
方向)に対して、二つのビット線13または列線(一方
はソース用、もう一方はドレイン用)があり、一方のビ
ット線が専用の接地で、もう一方はデータ入力・出力及
びセンス線であるからである。 第1図、第2a図H第2e図、及び第3図のEEPRO
Mセル10は、所定のセル10のソース15に関して、
所定のワード1a12に印加された、約+16乃至+1
8Vの電圧vpI)でプログラムされる。所定のセル1
0のソース15は、接地もしくは他の基準電圧にある。 例えば第3図において、もしセル10aがプログラムさ
れるよう選ばれたならば、WLIと示されるワード[1
12は+V1.にされ、SOと示されるソースは接地さ
れる。電圧+V1.は、チップ上のチャージ・ポンプに
より内部で生じさせられ、外部から印加された電&電圧
は、約+5vの比較的に低い正電位を持つ。所定のドレ
イン16(この例ではDoと示される)は、これらのプ
ログラム状態で浮遊し、それゆえソース・ドレイン路に
はほとんど、もしくは全く電流がみられない。トンネル
酸化物19(厚さ約100A)に渡るファウラー・ノル
ドハイム・1ヘンネリングは、所定のセル10aの浮遊
ゲート17を充電し、これにより杓10ミリ1?」ンド
の長さのプログラム・パルスの後、約3乃↑6ボルトの
しきい値′電圧にシフj−が生じる。 所定のセル10(沫、約−10vの’M 14. V
ee (内部1]、り生じる)を所定のワード線・$1
罪ゲー1−12に印III I、、また約+5■の電L
(を、ソース15またはピッl−線13に印加すること
で81人される。。 ドレイン16(他方のビット粉13)は浮i−する。 消去1ヘンネリングの間、制御ゲート12がソース15
に関()てQであるので、電子巻31浮遊グー1−17
からソース15へと流れる。 [フラッシュ消去」が行われる(セル10全てが同時に
消去される)とき、71ノー中の全(のドレイン161
;を淫逅し、ソース15の全ては電位vddにあり、ま
たワード線・制御ゲーl−12の全Cは電位−V。eに
ある。 プログラムの例の間(セル1Oaがプr」グラムされて
いる間)に、占き込み隔置状態を防ぐために、第3図の
同じワード線W L I Vにある、f2ル10bのよ
うな選ばれていないセルのソース1!5の全てが、およ
イ+5乃至+7ボルI−の範囲にある電圧vbiに保た
れる。 1obのような選ばれ−Cいqいセルのドレイ
ン16は浮遊し、ソース・ドレイン電流が流れるのを防
ぐ。ソース15に印加された電圧Vb1は、例に挙げた
セル1Obを含めて、セルの1−ンネル酸化物19に渡
る電界が、浮jカゲー1−17を光電する程大きくなる
のを妨げる。 もう一つ避けなければいけない状態に、セルのソースが
vb1付近の電位Cあるとき、ブ[1グラムされた【!
ルの1・・ンネル酸化物に渡る高電界と関連する、[ピ
ッ1−線ス]−レス」またはfゾ目・ザラミングがある
。このピッ]−線ストレズ状態を防ぐために、第3図の
^べばれてい/Wいり一ド線・J+Il陣ゲーt−W
L O及びWL2が、約+5乃至+ 10ポル1−の範
囲の″電圧に保たれ、これにより選ばれていないプログ
ラムされた1ごルそれぞれの、1−シネル酸化物19に
渡る電界が減少される。10cのようなプログラムされ
たセルは、その浮′)■グー1−に約−2乃至−4ボル
トの電位をhし、よってその僅なセルIOCのソースS
1の電圧Vb1が、+515全+7ボル]・の範囲のど
き、トンネル酸化物19に渡る電界は、セルをデプログ
ラム1゛る傾向を示し得るが、ワード線WL2の電圧が
+5乃至4−10ポル1−の範囲だと、電界は減少する
。jツメ)1しながら、ワード線・本II l1llゲ
ー1−WL2の電ΣFt3t、その淫逅ゲー1へに全く
電荷のないセルのしきいGFi電圧Vtに、変化を起こ
すほど大きくはない。 11r1述のセル1tl−1低電圧ぐ読、み出され(ワ
る。例えlfヒルの行は、;す1定のワード線・制御ゲ
ートにト3・トル1−1その信金てのワード線・制御ゲ
ー1−にせ口・ポル1へ、全てのソースにゼロ・ボルト
、及び全てのド!ツインに4−1.5Vを印加4ること
で、読み出ン\れ(!する。この状態でセルのソース・
ド1ツイン路は、消去された、もl〕< IJ:ゾ[コ
グラムされていない状態〈ぞの浮遊ゲートに電何のない
セル)で、導゛、4を性となるrあろう。ずなわら[l
シック・ワンを記憶するであろう。ブ[1グラムされた
(浮遊ゲートにtlの電伺があり、高い1〕きい偵状態
にプログラムされた)セルは、導通しないであろう。 1−なわら、ロジック・ゼ1]を記憶η−るであろう。 第1図及び第2a図〜第2e図の装rノの¥J造方法は
、第4a図−ノ第4d図と関連して説明される。 −枚のP型シリコンのスライスに、1、す、工程が開始
される。1のうら基板11の部分(、目よんの僅かであ
る。スライスは直径約6インチであるが、第1図で示さ
れる部分は、幅たつemミクロンである。幾つかの工程
段階を経て、アI)−周)D、のI−ランジスタが形成
されるが、ここで1.1その説明を省く。例えば、メモ
リ装置は相補形゛市界効′R,型であってよく、ここで
はNウェルとp r) Jルが、周辺l・ランジスタを
形成する前工程の−・部として、M板11に形成される
。本発明のセル・アレーに関連46第一の段階では、第
4a図履示されるように、酸化物]−ティング30及び
シリコン窒化カニ】−ティング31を塗布し、これらの
]]j−ラ゛イグにフ第1・レジス1−を用いてパター
ン9;l押し1、チャンネル領域、ソース、ドレ、イン
、及びピッl−線13となるところの窒化物は残し、一
方厚いフィールド酸化物22が形成されるべきところを
露出する。約8 X 1012cm−2のホ・り索注入
が行われ、フィールド酸化物22の下に、P十チャンネ
ル・ストップ領域を形成する。その棲フィールド酸化物
22が、摂氏約900度の蒸気に数時間さらされ、約9
000Aの厚さに成長される。熱酸化物は窒化物31の
端の下で成長し、急な遷移ではなく、「鳥のくちばし」
状の228を形成する。 第4b図では、窒化物31が取り除かれ、ビット線13
が形成されるべきところでは、ヒ素注入が、135にe
V t”、約6X 1015cm−2ノ1テ、フォトレ
ジストを注入マスクとして用いて行われ、ソース・ドレ
イン領域及びビット線を形成する。 次に表面上にもう一つの熱酸化物14が、ソース・トレ
イン領域及びビット線13上で、約2500乃至300
0Aの厚さに成長され、この間(多けにドーピングされ
たシリコン、及び受用ドーピングされたシリコンが、同
時に酸化される際に生じる酸化の差のため、)約30O
Aの熱酸化物が、チャンネル領域上に成長され、ソース
・ドレイン領域及びビットI!J13上に酸化物層14
を形成する。この酸化は、摂氏約800乃至900度の
蒸気中で行われる。鳥のくちばし状の228が形成され
ていた遷移領1ift18rは、早くに形成されていた
熱酸化物の端が、ヒ素注入をマスクし、それゆえ濃度は
より低く、またその領域の酸化物成長は、酸化物14ま
たは酸化物22の成長よりも少ない。 第4C図では、窓19(第1図でも示された)が、ゲー
1− M化物20の中で開かれる。ここではフォトレジ
ストをマスクとして用い、醇化物20を介してシリコン
までエツチングし、それから薄い酸化物を成長して、ト
ンネル窓19を形成する。 トンネル窓19の酸化の間、チャンネル側域りの酸化物
20は、約35OAまで成長する。 第2a図では、第一のポリシリコン層が、シリコン・ス
ライスの表面に形成され、N+にドーピングされ、酸化
物のまたは酸化物−窒化物一酸化物のコーティング34
が、二つのレベルのポリシリコンを分離するよう塗布さ
れる。第一のレベルのポリシリコンが、フォトレジスト
を使って、X方向に細長いストリップを残すように定め
られ、そのある部分は浮遊ゲート17になる。第一のレ
ベルのポリシリコンが定められた後に行われる酸化は、
第一のポリシリコンの端を覆い、直列エンハンスメント
・トランジスタ36にゲート酸化物35を形成する。第
二のポリシリコン層が被着され、N+にドーピングされ
、フォトレジストを使ってパターン処理され、ワード線
・制御ゲート12を形成する。ワード線・制御ゲー1〜
12が定められるのと同時に、第一のレベルのポリシリ
コンの端がエツチングされ、浮遊ゲートのX方向の細長
い端が、制御ゲートの端で自己整合される。 自己整合されたイオン注入が、ワード線・制御ゲート1
2及び浮遊ゲート17の、重なった第−及び第二のポリ
シリコン層をマスクとして用いて行われ、絶縁領域21
が形成される。この目的のために、約7QKeVで約1
012cm−2の計のホウ素が注入される。アニールと
酸化の後、この注入により、フィールド酸化物の下にチ
ャンネル・ストップ注入によく似た、P十領域21が形
成される。 本発明によるセル10を用いたメモリ・アレーは、他の
メモリ・アレーと比べて、半導体回路チップ上で使用す
る領域が少なくてすむであろう。 または選択的に、ソース15のチャンネル側の接合部プ
ロファイルは、それが35OAのゲート酸化物20の下
で終り、窓19の低い全表面に渡って延び、よってソー
ス接合のフィールド・プレート降伏電圧を最低限にする
ことを確かにするよう合わせられる。ソース15の延長
部15a及び15bは、窓19領域を越えて延び、消去
はホット・キャリヤではなく、他ならぬファウラー・ノ
ルドハイム・トンネリングにより行われる可能性を大い
に増やす。例えば延長部15aは、100Aのコーティ
ングの形成面もしくは後で、窓19の中にN型不純物を
注入することにより、窓19の低い表面の下全体に、ソ
ース15を延ばして形成されても良い。別の工程では、
ソース15の形成に用いられるドー・ピング物質の一゛
つと1ノでリンが含まれ、スライスに混麿すイクルを受
けさせ、窓19の下でリンを横方向に拡散i:〜且、延
長部15bを形成づ−る。 本発明を実施態様を参照と1ノで説明してきたが、これ
1.を発1111を制限するものではない。この説明を
参照どすれば当業者には、この実施態様の様々な修正及
び、本発明の他の実施態様(ま明白であろう。 従って、特許請求の範囲は、本発明の範囲内にあるこれ
らの修正または実施態様2含むものである。 Jx上の説明に圓連して、更にノスートの項を開示する
。 (1) 電気的にa)去可能で、電気的にプログラム
可能<〆、浮遊グー1−を持つメ(ニリ・ヒル(10)
において、 半導体1.8体(11)の面に形成されたソース領域(
15)及びドレイン領域(16)を含み、前記各領域(
15,16)GJI、下にある前記基体(11)の物質
とは反対の導電型の、多量にドーピングされた領域であ
り、前記各領域(15,16)は、11−記面十のシリ
コノ酸化物(14)の比較的に厚い層のドに埋込、朱、
れCおり、前記ソース領域(15)は、前ン面Fでチャ
ンネル領域により、前記ドレイン領14 (16)から
分離され、 前記チャンネル領域の部分にに+(うり、ソース領域(
15)−hのシリコン酸化物(14)へと延びる浮遊ゲ
ート(17)を含み、浮遊グー1−(17)はゲート絶
縁物(20)により、前記面のヂャンネル箇域から分離
され、)乎j1ゲート(17)は前記ソース領域(15
)付近のトンネル領域(19)をも覆い、前記j−ンネ
ル領域(19)における前記グー1−絶縁物(20)の
厚さは、)′″1.遊ゲーtグー17)の他の領域の下
の前記ゲート絶縁物(20)のP?さより、Rしく薄く
1、また、 前記面に沿って、前記浮遊グー+117)のJ−1及び
前記ソース及びドレインV葛域(15゜16)土に延び
る制御グー1=(12)を含み、lI′lI御ゲー1−
グー2)は、絶縁]−jインク(34)により、)゛1
迩ゲー1−(17)から分離され、制御!■ゲグー−(
12)は、前記浮遊グー1−(17)の喘に、J、す、
ワード線(12)の方向に自己整合され、 前記ソース及びドレイン領域 (、裏、ビット線(13)に含まれ、 萌記l?ル(1O) tに、フィールド酸化物領域(2
2)により、ビット線(13)’?”絶縁され、前記セ
ル(10)は、フィールド酸化物領1或(21)により
、ワード線(12)′c′絶縁され、また、 前記1′、!ル(10)の付近において、+Wi記面に
は]ンタク1−領1或が全く見られないことを特徴どす
る、電気的に消去+1能で、電気的にブ[]グラム可能
な、浮遊グー1〜を持つメtす・セル。 (2) 前記第1項に、2叙したメモリ・セル(1o
)にa3い−C1前記¥:導体括体(11)はシリ」ン
であり、前記ソース及びドレイン領域(15,16)は
N(−をである。 +3) iia2mLJnlc2MしたメEIJ−t
/I、(10)において、浮遊グーh (17)ど制御
グー1−(12)は、多結晶シリコン層である。 (4) 前記第1項に記載1ノだメモリ・セル(10
)において、前記シリコン酸化物(14)4ま、前記チ
ャンネルの他の領域における前記グーl−絶縁物コーテ
ィングく34)よりもかなり厚く、前記フィールド酸化
物(22)Iま、前記シリコン酸化物(14)よりも厚
い。 (5)@2第1項に記@Lノたメモリ・セルく10)に
おいて、制御グー1112)は、前記面にそって延びる
長細いワード線の部分であり、前記ソース及びドレイン
領域(15,16)は、前記ワード線に垂直な、前記面
に沿って伸びる長細いピッl−線(13)の部分である
。 (6) 前記第1項に記載したメモリ・セル(10)
において、前記トンネル領14(19)は、前記面一し
、前記ソース及びドレイン領域i域(15,1G)の間
に置かれる。 (7) 前記第1項に記載したメモリ・セル(10)
において、前記トンネル領域(19) If、前記ソー
ス領域(15)の少なくとも一部分上に置かれる。 (8) 前記第1項に記載したメモリ・セル(10)
において、前記トンネル領1i!(19)は、前記ソー
ス領域(15)全体の上に置かれる。 (9) 電気的に消去可能で、プログラム可能なRO
Mのセル、またはEEPROMのセル(10)は、浮遊
ゲート・トランジスタと併合されたエンハンスメント・
トランジスタを用いて形成される。この浮遊ゲート・ト
ランジスタには、コンタクトのないレイアウトの中に、
小さなトンネル窓(19)があり、製造を容易にし、ま
たセル寸法を小さくする。ビット線(13)と、ソース
・ドレイン領域<15.16)は、比較 4゜的に厚い
シリコン酸化物(14)の下に埋込まれ、これにより浮
遊ゲート(17)ギセバシタンスに対する、制御ゲート
(12)の好ましい割合が得られる。プログラムと消去
は、ソース(15)のチャンネル側付近もしくはその上
の、1−ンネル窓領域(19)により行われる。窓(1
9)は、浮遊ゲート(17)の他の部分よりも、薄い誘
電体を持ち、ファウラー・ノルドハイム・トンネリング
を起こす。仮想接地レイアウトではなく、専用のドレイ
ン(16)もしくは接地線(13)を用いることにより
、またビット1(13)闇の絶縁に厚い酸化物(22)
を用いることにより、浮遊ゲート(17)は、隣接する
ビット$1(13)及び絶縁領域(22)へと延びるこ
とができ、カップリングの割合が好ましいものとなる。 セル(10)間のワード線(12)間の絶縁は、ごの実
施例では自己整合された注入領域(21)により行われ
る。
、浮遊ゲーi−構造を持つ電界効未装置である。EPR
OM浮遊ゲートは、適切な?1fff−を各セルのソー
ス、ドレイン、及びらり御ゲーt−i、:印加すること
でプログラムされ、これによりソース・ドレイン路に高
電流が生じ、まlこ小ノド・エレク1−ロンにより浮遊
ゲー1−が充゛市される。。 EPROM型の装置は紫外線光により消去される。 これには平導体チップ上に水晶の窓のある装置パッケー
ジが必要どされる。この秤のパッケージは、DRAM
(ダイナミック・ランダム・アクセス・メモリ)のよう
な他のメモリ装置に一般的に用いられる、プラスチック
のパッケージと比べて高価である。このためEPROM
は一般的に、プラスチックでパッケージされ1、ヤ(置
よりb i¥% ’n市1(°あろ、。 トF P ROM 、ま/;−は電気的に消去可能で、
電気的にブ[lグラム可能なROMは、様々な1稈で製
造されており、−殻内に標準型のEPROMよりも大き
なセルj法を必要とし、またより複雑なyJ造工程を6
汗とする。E E P ROMは、パッケージのコスト
を削減する、不透明なプラスチックのパッケージに搭a
され析る。しかし、ながらFFPROMは、より大きな
セル寸法とより複雑な製造工程のために、EPROMと
比べて、1ピッ1−当たりではより高価である。 フラッジU、 E E P ROMは、セルが個々に消
去されt、′r:いので、標準E E P ROM)1
比へて、セル寸法が小さいという(り点がある。その代
わりに、セルの71ノー1ままとめて)肖去される。 最近の7ラツシコFFPROMは、二つの゛電源を必要
とする。一方はブ1]グラムと消去用で、もう一方は続
出し用である。通常では、12ポル1〜の電源がプログ
ラムと消去に用いられ、5ポル1−の電源が読出し動作
のときに用いられる。しかしながう、プ1]グラム、消
去、及び読出しの全ての動作に対して、比較的に低電圧
な中−の電源を用いることが望ましい。 本発明の目的は、プログラムと消去の両方に対して、比
較的に低電圧な単一の外部電源を用いるような、電気的
にプログラム可能なメ七り、もしく(、i電気的に消去
可能で、電気的にプログラム可能なメモリを捉供し、メ
モリ装置が、システムに単一の外部電源のある、V板上
のまたは回路中のプログラムと両立性を持つようにする
ことである。それほど高価ひは<1い、不透明なプラス
チックのパッケージに実装できる、不揮発性のメtりを
促供することも目的である。プログラムに高電流を必要
としない、電気的にプログラム可能なメモリを捉供する
こともまた目的である。3更にEEPROMまたは「フ
ラッジ、:IJ EFPROMの改良された製造方法を
淀供すること、及びEEFROMまたは「フラッシュJ
E[FROMに改良されたセルを促供することも目的
であり、製造されたヒルは、ワードIi1間の絶縁には
P十注入領域を用い、ビット線間の絶Ri、″はP2い
酸化物を用い、゛プログラムと消去動作の間、制器ゲー
1−と)1遊ゲートの間に、改良されたカップリングを
捉供する。 問題点を解決するための1段及び作用 本発明の一つの実施態様によると、電気的に消去可能な
PROIVII“なわらF(三P F< OM i;未
、浮遊ゲー ト・トランジスタと併合されたエンハンス
メンi−・1−ランジスタを用1i’ ”?:vI3告
される。ンマ遊ゲート・トランジスタは、]ンタク]−
のないビル・1ノイ7つl−の中で、ソースに隣接くる
小さい1ヘンネル窓を持ち、製造を容易にし、!=ニル
法を小さくする。装置には比較的に厚いシリコン酸化物
の下に叩込まれた、じツ1−線(ソ・−ス・ドレイン領
14)があり、浮遊ゲート・ギヤバシタンスに対」ノて
、1tlll 御ゲートの割合を好ま1ノいものにサ−
る。プログラムと消去は、ソース付近の1−ンネル窓領
域を用いて行われる。窓はf?−遊ゲー1−のその他の
領域よりも薄い一ト市体を持ら、フ1ウラ−・ノルドハ
イム・トンネリング(Fawler−Nordheim
tumme l i口q)を許す。仮想接地レイアウト
ではなく、専用のドレイン及び接地線を用いることによ
り、また隣接するセルのビット線間の絶縁に、厚い酸化
物を用いることにより、浮遊ゲートは隣接するビット線
と絶縁領域の上へと延び、好ましいカップリング率が生
じる。隣接するワード線間の絶縁は、チャンネル・スト
ップに似た、P十注入領域によって行われる。Pト注入
領域の使用により、セル寸法が小さくなる。 本発明に特徴的と思われる新規な特徴は、特許請求の範
囲に記載される。しかしながら、発明そのものは、この
発明の他の目的及び利点と同様、図面を参照とした以下
の実施例の説明から良く理解されるであろう。 実施例 第1図、第2a図〜第2e図、及び第3図において、電
気的に消去可能で、電気的にプログラム可能なメモリ・
セル10のアレーが、シリコン柾板11の表面に形成さ
れている。図面には、駐板のほんの僅かな部分しか示さ
れていないが、これらのセルは、多数のこの様なセルの
アレーの一部であると理解されたい。幾つかのワード線
・制御ゲート12が、基板11の表面に沿って延びる第
二のレベルの多結晶シリコン(ポリシリコン)ストリッ
プにより形成され、またビット線13が、基板面で厚い
熱シリコン酸化物層14の下に形成される。埋込まれた
ビット線13は、各セル10に対して、ソース領域15
とドレイン領域16を形成する。各セルに対する浮遊ゲ
ート17は、セルのおよそ半分と一本のビット線に渡っ
て延び、また別の隣接するビット1a13の上へと延び
る、第一のレベルのポリシリコン層により形成される。 各セルに対する浮遊ゲート17の二つの「水平」な、す
なわちX方向の端は、ワード線・制御ゲート12の端で
整合される。プログラムと消去用のトンネル領域19は
、各セル1oのソース15付近に形成され、この窓19
のシリコン酸化物は、浮遊ゲート17のドのチャンネル
の残りの領域に対する、約35OAの誘電体コーティン
グ20に比べて薄く、約100Aである。本発明による
構造が利用されれば、フ?ウラ−・ノルドハイム・トン
ネル領域は極僅かの電流しか必要としないので、プログ
ラムと消去は、比較的に低い外部から印加された電圧を
使用して行われ得る。浮遊ゲートはビット線13と絶縁
領域22に渡って延びるので、浮遊ゲート17とソース
15または基板11の間のカップリングと比べて、層1
2と層17の間のカップリングはより好ましい。従って
、制御ゲート12とソース15の間に印加される、プロ
グラム・消去電圧の大部分は、浮遊ゲート17とソース
15の間に現れる。セル自体の近辺には、ソース・ドレ
イン・コンタクトの必要がないので、セル1oは[コン
タクト・フリー]と叶ばれる。 ワード線間の領域には、P型不純物が注入され、セルを
それぞれY方向に分離する、ドーピングのされた絶縁領
域21を形成する。LOGO8の厚いフィールド酸化物
ストリップ22)よ、セル間のビット線13を、X方向
に分離する。セル10のアレーが[仮想接地回路]型で
はないことに留意されたい。なぜなら、セルの各列(Y
方向)に対して、二つのビット線13または列線(一方
はソース用、もう一方はドレイン用)があり、一方のビ
ット線が専用の接地で、もう一方はデータ入力・出力及
びセンス線であるからである。 第1図、第2a図H第2e図、及び第3図のEEPRO
Mセル10は、所定のセル10のソース15に関して、
所定のワード1a12に印加された、約+16乃至+1
8Vの電圧vpI)でプログラムされる。所定のセル1
0のソース15は、接地もしくは他の基準電圧にある。 例えば第3図において、もしセル10aがプログラムさ
れるよう選ばれたならば、WLIと示されるワード[1
12は+V1.にされ、SOと示されるソースは接地さ
れる。電圧+V1.は、チップ上のチャージ・ポンプに
より内部で生じさせられ、外部から印加された電&電圧
は、約+5vの比較的に低い正電位を持つ。所定のドレ
イン16(この例ではDoと示される)は、これらのプ
ログラム状態で浮遊し、それゆえソース・ドレイン路に
はほとんど、もしくは全く電流がみられない。トンネル
酸化物19(厚さ約100A)に渡るファウラー・ノル
ドハイム・1ヘンネリングは、所定のセル10aの浮遊
ゲート17を充電し、これにより杓10ミリ1?」ンド
の長さのプログラム・パルスの後、約3乃↑6ボルトの
しきい値′電圧にシフj−が生じる。 所定のセル10(沫、約−10vの’M 14. V
ee (内部1]、り生じる)を所定のワード線・$1
罪ゲー1−12に印III I、、また約+5■の電L
(を、ソース15またはピッl−線13に印加すること
で81人される。。 ドレイン16(他方のビット粉13)は浮i−する。 消去1ヘンネリングの間、制御ゲート12がソース15
に関()てQであるので、電子巻31浮遊グー1−17
からソース15へと流れる。 [フラッシュ消去」が行われる(セル10全てが同時に
消去される)とき、71ノー中の全(のドレイン161
;を淫逅し、ソース15の全ては電位vddにあり、ま
たワード線・制御ゲーl−12の全Cは電位−V。eに
ある。 プログラムの例の間(セル1Oaがプr」グラムされて
いる間)に、占き込み隔置状態を防ぐために、第3図の
同じワード線W L I Vにある、f2ル10bのよ
うな選ばれていないセルのソース1!5の全てが、およ
イ+5乃至+7ボルI−の範囲にある電圧vbiに保た
れる。 1obのような選ばれ−Cいqいセルのドレイ
ン16は浮遊し、ソース・ドレイン電流が流れるのを防
ぐ。ソース15に印加された電圧Vb1は、例に挙げた
セル1Obを含めて、セルの1−ンネル酸化物19に渡
る電界が、浮jカゲー1−17を光電する程大きくなる
のを妨げる。 もう一つ避けなければいけない状態に、セルのソースが
vb1付近の電位Cあるとき、ブ[1グラムされた【!
ルの1・・ンネル酸化物に渡る高電界と関連する、[ピ
ッ1−線ス]−レス」またはfゾ目・ザラミングがある
。このピッ]−線ストレズ状態を防ぐために、第3図の
^べばれてい/Wいり一ド線・J+Il陣ゲーt−W
L O及びWL2が、約+5乃至+ 10ポル1−の範
囲の″電圧に保たれ、これにより選ばれていないプログ
ラムされた1ごルそれぞれの、1−シネル酸化物19に
渡る電界が減少される。10cのようなプログラムされ
たセルは、その浮′)■グー1−に約−2乃至−4ボル
トの電位をhし、よってその僅なセルIOCのソースS
1の電圧Vb1が、+515全+7ボル]・の範囲のど
き、トンネル酸化物19に渡る電界は、セルをデプログ
ラム1゛る傾向を示し得るが、ワード線WL2の電圧が
+5乃至4−10ポル1−の範囲だと、電界は減少する
。jツメ)1しながら、ワード線・本II l1llゲ
ー1−WL2の電ΣFt3t、その淫逅ゲー1へに全く
電荷のないセルのしきいGFi電圧Vtに、変化を起こ
すほど大きくはない。 11r1述のセル1tl−1低電圧ぐ読、み出され(ワ
る。例えlfヒルの行は、;す1定のワード線・制御ゲ
ートにト3・トル1−1その信金てのワード線・制御ゲ
ー1−にせ口・ポル1へ、全てのソースにゼロ・ボルト
、及び全てのド!ツインに4−1.5Vを印加4ること
で、読み出ン\れ(!する。この状態でセルのソース・
ド1ツイン路は、消去された、もl〕< IJ:ゾ[コ
グラムされていない状態〈ぞの浮遊ゲートに電何のない
セル)で、導゛、4を性となるrあろう。ずなわら[l
シック・ワンを記憶するであろう。ブ[1グラムされた
(浮遊ゲートにtlの電伺があり、高い1〕きい偵状態
にプログラムされた)セルは、導通しないであろう。 1−なわら、ロジック・ゼ1]を記憶η−るであろう。 第1図及び第2a図〜第2e図の装rノの¥J造方法は
、第4a図−ノ第4d図と関連して説明される。 −枚のP型シリコンのスライスに、1、す、工程が開始
される。1のうら基板11の部分(、目よんの僅かであ
る。スライスは直径約6インチであるが、第1図で示さ
れる部分は、幅たつemミクロンである。幾つかの工程
段階を経て、アI)−周)D、のI−ランジスタが形成
されるが、ここで1.1その説明を省く。例えば、メモ
リ装置は相補形゛市界効′R,型であってよく、ここで
はNウェルとp r) Jルが、周辺l・ランジスタを
形成する前工程の−・部として、M板11に形成される
。本発明のセル・アレーに関連46第一の段階では、第
4a図履示されるように、酸化物]−ティング30及び
シリコン窒化カニ】−ティング31を塗布し、これらの
]]j−ラ゛イグにフ第1・レジス1−を用いてパター
ン9;l押し1、チャンネル領域、ソース、ドレ、イン
、及びピッl−線13となるところの窒化物は残し、一
方厚いフィールド酸化物22が形成されるべきところを
露出する。約8 X 1012cm−2のホ・り索注入
が行われ、フィールド酸化物22の下に、P十チャンネ
ル・ストップ領域を形成する。その棲フィールド酸化物
22が、摂氏約900度の蒸気に数時間さらされ、約9
000Aの厚さに成長される。熱酸化物は窒化物31の
端の下で成長し、急な遷移ではなく、「鳥のくちばし」
状の228を形成する。 第4b図では、窒化物31が取り除かれ、ビット線13
が形成されるべきところでは、ヒ素注入が、135にe
V t”、約6X 1015cm−2ノ1テ、フォトレ
ジストを注入マスクとして用いて行われ、ソース・ドレ
イン領域及びビット線を形成する。 次に表面上にもう一つの熱酸化物14が、ソース・トレ
イン領域及びビット線13上で、約2500乃至300
0Aの厚さに成長され、この間(多けにドーピングされ
たシリコン、及び受用ドーピングされたシリコンが、同
時に酸化される際に生じる酸化の差のため、)約30O
Aの熱酸化物が、チャンネル領域上に成長され、ソース
・ドレイン領域及びビットI!J13上に酸化物層14
を形成する。この酸化は、摂氏約800乃至900度の
蒸気中で行われる。鳥のくちばし状の228が形成され
ていた遷移領1ift18rは、早くに形成されていた
熱酸化物の端が、ヒ素注入をマスクし、それゆえ濃度は
より低く、またその領域の酸化物成長は、酸化物14ま
たは酸化物22の成長よりも少ない。 第4C図では、窓19(第1図でも示された)が、ゲー
1− M化物20の中で開かれる。ここではフォトレジ
ストをマスクとして用い、醇化物20を介してシリコン
までエツチングし、それから薄い酸化物を成長して、ト
ンネル窓19を形成する。 トンネル窓19の酸化の間、チャンネル側域りの酸化物
20は、約35OAまで成長する。 第2a図では、第一のポリシリコン層が、シリコン・ス
ライスの表面に形成され、N+にドーピングされ、酸化
物のまたは酸化物−窒化物一酸化物のコーティング34
が、二つのレベルのポリシリコンを分離するよう塗布さ
れる。第一のレベルのポリシリコンが、フォトレジスト
を使って、X方向に細長いストリップを残すように定め
られ、そのある部分は浮遊ゲート17になる。第一のレ
ベルのポリシリコンが定められた後に行われる酸化は、
第一のポリシリコンの端を覆い、直列エンハンスメント
・トランジスタ36にゲート酸化物35を形成する。第
二のポリシリコン層が被着され、N+にドーピングされ
、フォトレジストを使ってパターン処理され、ワード線
・制御ゲート12を形成する。ワード線・制御ゲー1〜
12が定められるのと同時に、第一のレベルのポリシリ
コンの端がエツチングされ、浮遊ゲートのX方向の細長
い端が、制御ゲートの端で自己整合される。 自己整合されたイオン注入が、ワード線・制御ゲート1
2及び浮遊ゲート17の、重なった第−及び第二のポリ
シリコン層をマスクとして用いて行われ、絶縁領域21
が形成される。この目的のために、約7QKeVで約1
012cm−2の計のホウ素が注入される。アニールと
酸化の後、この注入により、フィールド酸化物の下にチ
ャンネル・ストップ注入によく似た、P十領域21が形
成される。 本発明によるセル10を用いたメモリ・アレーは、他の
メモリ・アレーと比べて、半導体回路チップ上で使用す
る領域が少なくてすむであろう。 または選択的に、ソース15のチャンネル側の接合部プ
ロファイルは、それが35OAのゲート酸化物20の下
で終り、窓19の低い全表面に渡って延び、よってソー
ス接合のフィールド・プレート降伏電圧を最低限にする
ことを確かにするよう合わせられる。ソース15の延長
部15a及び15bは、窓19領域を越えて延び、消去
はホット・キャリヤではなく、他ならぬファウラー・ノ
ルドハイム・トンネリングにより行われる可能性を大い
に増やす。例えば延長部15aは、100Aのコーティ
ングの形成面もしくは後で、窓19の中にN型不純物を
注入することにより、窓19の低い表面の下全体に、ソ
ース15を延ばして形成されても良い。別の工程では、
ソース15の形成に用いられるドー・ピング物質の一゛
つと1ノでリンが含まれ、スライスに混麿すイクルを受
けさせ、窓19の下でリンを横方向に拡散i:〜且、延
長部15bを形成づ−る。 本発明を実施態様を参照と1ノで説明してきたが、これ
1.を発1111を制限するものではない。この説明を
参照どすれば当業者には、この実施態様の様々な修正及
び、本発明の他の実施態様(ま明白であろう。 従って、特許請求の範囲は、本発明の範囲内にあるこれ
らの修正または実施態様2含むものである。 Jx上の説明に圓連して、更にノスートの項を開示する
。 (1) 電気的にa)去可能で、電気的にプログラム
可能<〆、浮遊グー1−を持つメ(ニリ・ヒル(10)
において、 半導体1.8体(11)の面に形成されたソース領域(
15)及びドレイン領域(16)を含み、前記各領域(
15,16)GJI、下にある前記基体(11)の物質
とは反対の導電型の、多量にドーピングされた領域であ
り、前記各領域(15,16)は、11−記面十のシリ
コノ酸化物(14)の比較的に厚い層のドに埋込、朱、
れCおり、前記ソース領域(15)は、前ン面Fでチャ
ンネル領域により、前記ドレイン領14 (16)から
分離され、 前記チャンネル領域の部分にに+(うり、ソース領域(
15)−hのシリコン酸化物(14)へと延びる浮遊ゲ
ート(17)を含み、浮遊グー1−(17)はゲート絶
縁物(20)により、前記面のヂャンネル箇域から分離
され、)乎j1ゲート(17)は前記ソース領域(15
)付近のトンネル領域(19)をも覆い、前記j−ンネ
ル領域(19)における前記グー1−絶縁物(20)の
厚さは、)′″1.遊ゲーtグー17)の他の領域の下
の前記ゲート絶縁物(20)のP?さより、Rしく薄く
1、また、 前記面に沿って、前記浮遊グー+117)のJ−1及び
前記ソース及びドレインV葛域(15゜16)土に延び
る制御グー1=(12)を含み、lI′lI御ゲー1−
グー2)は、絶縁]−jインク(34)により、)゛1
迩ゲー1−(17)から分離され、制御!■ゲグー−(
12)は、前記浮遊グー1−(17)の喘に、J、す、
ワード線(12)の方向に自己整合され、 前記ソース及びドレイン領域 (、裏、ビット線(13)に含まれ、 萌記l?ル(1O) tに、フィールド酸化物領域(2
2)により、ビット線(13)’?”絶縁され、前記セ
ル(10)は、フィールド酸化物領1或(21)により
、ワード線(12)′c′絶縁され、また、 前記1′、!ル(10)の付近において、+Wi記面に
は]ンタク1−領1或が全く見られないことを特徴どす
る、電気的に消去+1能で、電気的にブ[]グラム可能
な、浮遊グー1〜を持つメtす・セル。 (2) 前記第1項に、2叙したメモリ・セル(1o
)にa3い−C1前記¥:導体括体(11)はシリ」ン
であり、前記ソース及びドレイン領域(15,16)は
N(−をである。 +3) iia2mLJnlc2MしたメEIJ−t
/I、(10)において、浮遊グーh (17)ど制御
グー1−(12)は、多結晶シリコン層である。 (4) 前記第1項に記載1ノだメモリ・セル(10
)において、前記シリコン酸化物(14)4ま、前記チ
ャンネルの他の領域における前記グーl−絶縁物コーテ
ィングく34)よりもかなり厚く、前記フィールド酸化
物(22)Iま、前記シリコン酸化物(14)よりも厚
い。 (5)@2第1項に記@Lノたメモリ・セルく10)に
おいて、制御グー1112)は、前記面にそって延びる
長細いワード線の部分であり、前記ソース及びドレイン
領域(15,16)は、前記ワード線に垂直な、前記面
に沿って伸びる長細いピッl−線(13)の部分である
。 (6) 前記第1項に記載したメモリ・セル(10)
において、前記トンネル領14(19)は、前記面一し
、前記ソース及びドレイン領域i域(15,1G)の間
に置かれる。 (7) 前記第1項に記載したメモリ・セル(10)
において、前記トンネル領域(19) If、前記ソー
ス領域(15)の少なくとも一部分上に置かれる。 (8) 前記第1項に記載したメモリ・セル(10)
において、前記トンネル領1i!(19)は、前記ソー
ス領域(15)全体の上に置かれる。 (9) 電気的に消去可能で、プログラム可能なRO
Mのセル、またはEEPROMのセル(10)は、浮遊
ゲート・トランジスタと併合されたエンハンスメント・
トランジスタを用いて形成される。この浮遊ゲート・ト
ランジスタには、コンタクトのないレイアウトの中に、
小さなトンネル窓(19)があり、製造を容易にし、ま
たセル寸法を小さくする。ビット線(13)と、ソース
・ドレイン領域<15.16)は、比較 4゜的に厚い
シリコン酸化物(14)の下に埋込まれ、これにより浮
遊ゲート(17)ギセバシタンスに対する、制御ゲート
(12)の好ましい割合が得られる。プログラムと消去
は、ソース(15)のチャンネル側付近もしくはその上
の、1−ンネル窓領域(19)により行われる。窓(1
9)は、浮遊ゲート(17)の他の部分よりも、薄い誘
電体を持ち、ファウラー・ノルドハイム・トンネリング
を起こす。仮想接地レイアウトではなく、専用のドレイ
ン(16)もしくは接地線(13)を用いることにより
、またビット1(13)闇の絶縁に厚い酸化物(22)
を用いることにより、浮遊ゲート(17)は、隣接する
ビット$1(13)及び絶縁領域(22)へと延びるこ
とができ、カップリングの割合が好ましいものとなる。 セル(10)間のワード線(12)間の絶縁は、ごの実
施例では自己整合された注入領域(21)により行われ
る。
第1図は、実施態様の一つによるメモリ・ヒルを持つ、
半導体チップの小部分の平面図である。 第2a図乃至第2e図は、第1図の半導体装置の、線a
−a、b−b、c−c、d−d、及びeeに沿った、正
面断面図である。 第3図は、第1図及び第2a図乃至第2e図のセルの、
概略ダイアグラムである。 第4a図〜第4d図は、第1図及び第2a図〜第2e図
の装置の第2a図に対応し、連続する製造段階における
正面断面図である。 主な符号の説明 10:メモリ・ヒル 11:シリコン基板 12:ワード線・制御ゲート 13:ビット線 15:ソース領域 16:ドレイン領域 17:浮遊ゲート 18:遷移領域 19:トンネル領域/窓
半導体チップの小部分の平面図である。 第2a図乃至第2e図は、第1図の半導体装置の、線a
−a、b−b、c−c、d−d、及びeeに沿った、正
面断面図である。 第3図は、第1図及び第2a図乃至第2e図のセルの、
概略ダイアグラムである。 第4a図〜第4d図は、第1図及び第2a図〜第2e図
の装置の第2a図に対応し、連続する製造段階における
正面断面図である。 主な符号の説明 10:メモリ・ヒル 11:シリコン基板 12:ワード線・制御ゲート 13:ビット線 15:ソース領域 16:ドレイン領域 17:浮遊ゲート 18:遷移領域 19:トンネル領域/窓
Claims (1)
- (1)電気的に消去可能で、電気的にプログラム可能な
、浮遊ゲートを持つメモリ・セルにおいて、半導体基体
の面に形成されたソース領域及びドレイン領域を含み、
前記各領域は、下にある前記基体の物質とは反対の導電
型の、多量にドーピングされた領域であり、前記各領域
は、前記面上のシリコン酸化物の比較的に厚い層の下に
埋込まれており、前記ソース領域は、前記面上でチャン
ネル領域により、前記ドレイン領域から分離され、前記
チャンネル領域の部分上にあり、ソース領域上のシリコ
ン酸化物へと延びる浮遊ゲートを含み、浮遊ゲートはゲ
ート絶縁物により、前記面のチャンネル領域から分離さ
れ、浮遊ゲートは前記ソース領域付近のトンネル領域を
も覆い、前記トンネル領域における前記ゲート絶縁物の
厚さは、浮遊ゲートの他の領域の下の前記ゲート絶縁物
の厚さより、著しく薄く、また、 前記面に沿って、前記浮遊ゲートの上、及び前記ソース
及びドレイン領域上に延びる制御ゲートを含み、制御ゲ
ートは、絶縁コーティングにより、浮遊ゲートから分離
され、制御ゲートは、前記浮遊ゲートの端により、ワー
ド線の方向に自己整合され、 前記ソース及びドレイン領域は、ビット線に含まれ、 前記セルは、フィールド酸化物領域により、ビット線で
絶縁され、 前記セルは、フィールド酸化物領域により、ワード線で
絶縁され、また、 前記セルの付近において、前記面にはコンタクト領域が
全く見られないことを特徴とする、電気的に消去可能で
、電気的にプログラム可能な、浮遊ゲートを持つメモリ
・セル。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15278988A | 1988-02-05 | 1988-02-05 | |
US152789 | 1988-02-05 | ||
US21952888A | 1988-07-15 | 1988-07-15 | |
US219528 | 1988-07-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH025573A true JPH025573A (ja) | 1990-01-10 |
Family
ID=26849867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1025592A Pending JPH025573A (ja) | 1988-02-05 | 1989-02-03 | 電気的に消去可能で、電気的にプログラム可能な、読出し専用メモリ・セル |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0326877B1 (ja) |
JP (1) | JPH025573A (ja) |
KR (1) | KR890013779A (ja) |
DE (1) | DE68922004T2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0459164B1 (en) * | 1990-06-01 | 1996-09-04 | Texas Instruments Incorporated | Erasable programmable memory |
US5032881A (en) * | 1990-06-29 | 1991-07-16 | National Semiconductor Corporation | Asymmetric virtual ground EPROM cell and fabrication method |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5750476A (en) * | 1980-09-08 | 1982-03-24 | Harari Eliyahou | High efficiency non-volatile eprom and eeprom |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4258466A (en) * | 1978-11-02 | 1981-03-31 | Texas Instruments Incorporated | High density electrically programmable ROM |
EP0105802A3 (en) * | 1982-09-30 | 1986-02-26 | Fairchild Semiconductor Corporation | Programmable read only memory |
DE3481667D1 (de) * | 1983-08-29 | 1990-04-19 | Seeq Technology Inc | Mos-speicherzelle mit schwimmendem gate und verfahren zu ihrer verfertigung. |
JPS60134478A (ja) * | 1983-11-28 | 1985-07-17 | ローム・コーポレーション | 電気的プログラム式記憶装置を製造する方法 |
-
1989
- 1989-01-20 EP EP89101007A patent/EP0326877B1/en not_active Expired - Lifetime
- 1989-01-20 DE DE68922004T patent/DE68922004T2/de not_active Expired - Fee Related
- 1989-02-03 JP JP1025592A patent/JPH025573A/ja active Pending
- 1989-02-04 KR KR1019890001324A patent/KR890013779A/ko active IP Right Grant
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5750476A (en) * | 1980-09-08 | 1982-03-24 | Harari Eliyahou | High efficiency non-volatile eprom and eeprom |
Also Published As
Publication number | Publication date |
---|---|
DE68922004T2 (de) | 1995-10-12 |
KR890013779A (ko) | 1989-09-26 |
EP0326877A3 (en) | 1990-06-27 |
DE68922004D1 (de) | 1995-05-11 |
EP0326877B1 (en) | 1995-04-05 |
EP0326877A2 (en) | 1989-08-09 |
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