JPH0254638A - Pcm communication system - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＣＣＩＴ−ｒ勧告にもとすき設計されるＰＣ
Ｍ通信システムに関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention is a PC designed according to the CCIT-r recommendation.
Regarding M communication system.
従来、この種のＰＣＭ通信システムでは、ＣＣＩＴＴ勧
告Ｇ、７１１により、チャンネルユニット実装時に最小
符号化コードｒ００００００１０Ｊの音声データを対局
へ送出し、チャンネルユニット未実装時に無通話符号ｒ
ｏｏｏｏｏｏｏＯＪの６声データを対局へ送出し、ＣＣ
ＩＴＴ勧告Ｇ。Conventionally, in this type of PCM communication system, according to CCITT Recommendation G, 711, when a channel unit is installed, audio data with the minimum encoding code r00000010J is sent to the player, and when the channel unit is not installed, the voice data with the minimum encoding code r is sent to the opponent station.
Send the 6-voice data of ooooooooOJ to the game and CC
ITT Recommendation G.
７０４のマルチフレーム同期パターンに相当するコード
ｌ−００００Ｊと一致しないデータ信号を対局へ送出し
、チャンネルユニットと多重ユニット間を音声データと
データ信号についてそれぞれ別々のデータラインで接続
していた。A data signal that does not match the code l-0000J corresponding to the 704 multi-frame synchronization pattern was sent to the opposing station, and the channel unit and the multiplex unit were connected by separate data lines for audio data and data signals, respectively.
また、ＰＣＭ通信システムでは、多重するチャンネル数
だけチャンネルユニットが必要である。Furthermore, the PCM communication system requires channel units equal to the number of channels to be multiplexed.
第４図はＰＣＭ通信システムの従来例を示すブロック図
である。FIG. 4 is a block diagram showing a conventional example of a PCM communication system.
このＰＣＭ通信システムは、音声入力端子２と信号入力
端子３とアナログ／ディジタル変換回路４とデータ信号
検出回路５とインバータ２７とタイミング発生回路３１
を有するチャンネルユニット１６ａ、１６ｂと、プルア
ップ抵抗１９〜２２とインバータ２８．２９とタイミン
グパルス発生回路３０とクロック発生回路１２と多重化
回路１８を有する多重ユニット１７とからなり、チャン
ネルユニット１６ａはデータライン２３と２４により、
またチャンネルユニット１６ｂはデータライン２５と２
６により多重ユニット１７に接続されている。This PCM communication system includes an audio input terminal 2, a signal input terminal 3, an analog/digital conversion circuit 4, a data signal detection circuit 5, an inverter 27, and a timing generation circuit 31.
channel units 16a and 16b, which have pull-up resistors 19 to 22, inverters 28 and 29, a timing pulse generation circuit 30, a clock generation circuit 12, and a multiplexing circuit 18; By lines 23 and 24,
The channel unit 16b also has data lines 25 and 2.
6 to the multiplex unit 17.
チャンネルユニット１６ａに音声入力端子２から音声ア
ナログ信号が入力すると、アナログ／ディジタル変換回
路４でアナログ／ディジタル変換され、８ビツトの音声
データがインバータ２７に出力される。インバータ２７
ではこの音声データの論理レベルを反転し、データライ
ン２３を通って多重ユニット１７に送る。多重ユニット
１７では、送られてきた音声データをインバータ２８に
より反転し、アナログ／ディジタル変換回路４から出力
された音声データと同じデータにする。アナログ／ディ
ジタル変換回路４が例えばＣＣＩＴＴ勧告Ｇ、７１１の
最小符号化コードｒｏｏｏ。When an audio analog signal is input to the channel unit 16a from the audio input terminal 2, it is converted from analog to digital by the analog/digital conversion circuit 4, and 8-bit audio data is output to the inverter 27. Inverter 27
Then, the logic level of this audio data is inverted and sent to the multiplexing unit 17 through the data line 23. In the multiplexing unit 17, the sent audio data is inverted by an inverter 28 to make it the same data as the audio data output from the analog/digital conversion circuit 4. The analog/digital conversion circuit 4 uses, for example, the minimum encoding code rooo of CCITT Recommendation G, 711.
００１０」を出力したとすると、インバータ２７では、
論理が反転さ、れてｒｌｌｌｌｌｌｏｌＪになり、イン
バータ２８でｒｏｏｏｏｏｏｌ、ＯＪとなる。そして、
多重化回路１８でチャンネルユニット１６ｂのチャンネ
ルデータやフレーム同期パターン、マルチフレーム同期
パターン、アラーム情報のデータと多重されて対局に送
出される。0010'', the inverter 27 outputs:
The logic is inverted and becomes rllllllolJ, and the inverter 28 becomes roooooool and OJ. and,
The multiplexing circuit 18 multiplexes the data with the channel data, frame synchronization pattern, multi-frame synchronization pattern, and alarm information data of the channel unit 16b, and sends it out to the game.
また、信号入力端子３からデータ信号がチャンネルユニ
ット１６ａに入力すると、このデータ信号はデータ信号
検出回路５に入力された４ビツトのデータ信号に変換さ
れる。このデータ信号は、データライン２４を経由して
多重ユニット１７の多重化回路１８に入力される。デー
タ信号検出回路５の出力が例えばｒｏｌｏｌＪの場合、
このデータ信号が、音声データと同様に、チャンネルユ
ニット１６ｂのデータと多重されて対局に送出される。Further, when a data signal is inputted to the channel unit 16a from the signal input terminal 3, this data signal is converted into a 4-bit data signal inputted to the data signal detection circuit 5. This data signal is input to the multiplexing circuit 18 of the multiplexing unit 17 via the data line 24. For example, when the output of the data signal detection circuit 5 is rololJ,
This data signal, like the audio data, is multiplexed with the data of the channel unit 16b and sent to the opposing station.
なお、チャンネルユニット１６ａ、１６ｂが未実装の時
には多重ユニット１７では、音声データを出力するデー
タライン２３．２５からの入力側がそれぞれプルアップ
抵抗１９．２１によりプルアップされてすべてのけたが
「１」のデータとなり、このデータがそれぞれインバー
タ２８．２９によりすべてのけたが１゛０」のデータに
変換されて多重化回路１８に入力され、データ信号を出
力するデータライン２４．２６からの入力側がそれぞれ
プルアップ抵抗２０．２２によりプルアップされてすべ
てのけたが１゛１」のデータとなり多重化回路１Ｂに入
力される。Note that when the channel units 16a and 16b are not installed, in the multiplexing unit 17, the input sides from the data lines 23 and 25 that output audio data are pulled up by pull-up resistors 19 and 21, respectively, and all digits are set to "1". This data is converted into data in which all digits are 1 and 0 by inverters 28 and 29, and is input to the multiplexing circuit 18, and the input sides from data lines 24 and 26 that output data signals are respectively The data is pulled up by pull-up resistors 20 and 22, and all digits become 1' data, which is input to the multiplexing circuit 1B.
上述した従来のＰＣＭ通信システムは、チャンネルユニ
ット数の２倍のデータラインをチャンネルユニットと多
重ユニット間に設けなくてはならず、各ユニットのコネ
クタのピンの数が増加し、データラインの接続手段、す
なわちプリント板配線の面積が増大して、コストアップ
の要因になるという欠点がある。In the conventional PCM communication system described above, twice as many data lines as the number of channel units must be provided between the channel unit and the multiplex unit, which increases the number of pins in the connector of each unit, and requires more data line connection means. That is, there is a drawback that the area of printed board wiring increases, which becomes a factor of cost increase.
本発明のＰＣＭ通信システムは、
複数のチャンネルユニットと、多重ユニットと、各チャ
ンネルユニットと多重ユニットを接続する、各チャンネ
ルユニットについて１つずつのデータラインとを有し、
各チャンネルユニットは、音声入力端子と、信号入力端
子と、クロック信号を入力してそれぞれ異なるタイミン
グで音声データ制御パルスとデータ信号制御パルスを発
生する第１の制御パルス発生回路と、前記音声データ制
御パルスを入力したとき、前記音声入力端子から入力さ
れた音声アナログ信号をアナログ／ディジタル変換して
音声データを出力するアナログ／ディジタル変換回路と
、前記データ信号制御パルスを入力したとき、前記信号
入力端子から入力されたデータ信号を検出するデータ信
号検出回路と、前記音声データ制御パルスを入力したと
き、前記アナログ／ディジタル変換回路から入力した音
声データの論理レベルを反転してデータラインに出力し
、前記データ信号制御パルスを入力したとき、前記デー
タ信号検出回路から入力したデータ信号をそのままデー
タラインに出力する符号変換回路とを含み、多重ユニッ
トは、各データラインをプルアップする複数のプルアッ
プ抵抗と、クロック信号を入力して、データ信号制御パ
ルスを発生する第２の制御パルス発生回路と、各データ
ラインから入力した音声データの論理レベルを反転し、
第２の制御パルス発生回路から出力されたデータ信号制
御パルスを入力したとき、前記符号変換回路から入力し
たデータ信号をそのまま出力する複数の符号逆変換回路
と、第１の制御パルス発生回路と第２の制御パルス発生
回路にり［１ツク信号を発生するクロック発生回路と、
前記符号逆変換回路の各出力を時分割多重化する多重化
回路を含む。The PCM communication system of the present invention has a plurality of channel units, a multiplex unit, and one data line for each channel unit connecting each channel unit and the multiplex unit, each channel unit having an audio input. a terminal, a signal input terminal, a first control pulse generation circuit that receives a clock signal and generates an audio data control pulse and a data signal control pulse at different timings, respectively; an analog/digital conversion circuit that converts an audio analog signal input from an audio input terminal to analog/digital and outputs audio data; a data signal detection circuit to be detected; and when the audio data control pulse is input, the logic level of the audio data input from the analog/digital conversion circuit is inverted and output to a data line, and the data signal control pulse is input. The multiplexing unit includes a code conversion circuit that outputs the data signal input from the data signal detection circuit as it is to the data line, and the multiplex unit includes a plurality of pull-up resistors that pull up each data line, and a clock signal that is input to the multiplex unit. , a second control pulse generation circuit that generates a data signal control pulse, and inverts the logic level of audio data input from each data line;
When a data signal control pulse outputted from the second control pulse generation circuit is input, a plurality of code inversion circuits output the data signal inputted from the code conversion circuit as it is, a first control pulse generation circuit and a first control pulse generation circuit. The second control pulse generation circuit includes a clock generation circuit that generates one clock signal,
It includes a multiplexing circuit that time-division multiplexes each output of the code inverse conversion circuit.
チャンネルユニットの音声データとデータ信号を、異な
るタイミングで論理レベルを反転して、１本のデータラ
インで多重ユニットに送出するので、データラインの総
数が従来の半分となり、その結果、ユニット当りのコネ
クタの数やユニット問をつなぐプリント板の配線面積な
どを削減でき、装置コストの低減を計ることができる。Since the audio data and data signals of the channel unit are inverted at different timings and sent to the multiplex unit via one data line, the total number of data lines is halved compared to the conventional method, and as a result, the number of connectors per unit is reduced. It is possible to reduce the number of units and the wiring area of the printed circuit board connecting the units, thereby reducing equipment costs.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のＰＣＭ通信システムの一実施例を示す
ブロック図、第２図は、第１図の符号変換回路６と符号
逆変換回路９ａの詳細を示すブロック図、第３図は本実
施例の動作を説明するタイミングチャートである。FIG. 1 is a block diagram showing an embodiment of the PCM communication system of the present invention, FIG. 2 is a block diagram showing details of the code conversion circuit 6 and code inverse conversion circuit 9a in FIG. 1, and FIG. 5 is a timing chart illustrating the operation of the embodiment.
本実施例はチャンネルユニット１ａ、ｌｂと多重ユニッ
ト１３とチャンネルユニット１ａ、ｌｂと多重ユニット
１３を接続するデータライン１４゜１５を含み、チャン
ネルユニット１ａ、Ｉｂは音声入力端子２と信号入力端
子３とｉ制御パルス発生回路７とアナログ／ディジタル
変換回路４とデータ信号検出回路５と、符号変換回路６
からなり、多重ユニット１３はプルアップ抵抗８ａ、８
ｂと制御パルス発生回路１１と符号逆変換回路９ａ。This embodiment includes data lines 14 to 15 connecting the channel units 1a, lb and the multiplexing unit 13, and the channel units 1a, lb and the multiplexing unit 13. i control pulse generation circuit 7, analog/digital conversion circuit 4, data signal detection circuit 5, and code conversion circuit 6
The multiplex unit 13 includes pull-up resistors 8a, 8
b, control pulse generation circuit 11, and sign inversion circuit 9a.
９ｂとクロック発生回路１２と多重化回路１０からなっ
ている。9b, a clock generation circuit 12, and a multiplexing circuit 10.
制御パルス発生回路７は、クロック信号を人力して、そ
れぞれ異なるタイミングで音声データ制御パルスＡとデ
ータ信号制御パルスＢを発生して、アブログ／ディジタ
ル変換回路４とデータ信号検出回路５と符号変換回路６
に出力する。アナログ／ディジタル変換回路６は、音声
データ制御パルスＡを入力したとき、音声入力端子２か
ら入力された６声アナログ信号をアナログ／ディジタル
変換して音声データを出力する。データ信号検出回路５
は、データ信号制御パルスＢを入力したとき、信号入力
端子３から入力されたデータ信号を検出する。符号変換
回路６は、第２図に示すように、アンドゲート６１．６
２とオア回路６３とインバータ６４．６５からなり、音
声データ制御パルスＡを入力したとき、アナログ／ディ
ジタル変換回路４から入力した音声データの論理レベル
を反転し、データ信号制御パルスＢを入力したとき、デ
ータ信号検出回路５から入力したデータ信号をそのまま
出力する。The control pulse generation circuit 7 generates the audio data control pulse A and the data signal control pulse B at different timings by manually inputting the clock signal, and outputs the audio data control pulse A and the data signal control pulse B to the analog/digital conversion circuit 4, the data signal detection circuit 5, and the code conversion circuit. 6
Output to. When the analog/digital conversion circuit 6 receives the audio data control pulse A, it performs analog/digital conversion on the six-voice analog signal input from the audio input terminal 2 and outputs audio data. Data signal detection circuit 5
detects the data signal input from the signal input terminal 3 when the data signal control pulse B is input. The code conversion circuit 6 includes an AND gate 61.6 as shown in FIG.
2, an OR circuit 63, and an inverter 64.65, when the audio data control pulse A is input, and when the logic level of the audio data input from the analog/digital conversion circuit 4 is inverted and the data signal control pulse B is input. , outputs the data signal input from the data signal detection circuit 5 as it is.
プルアップ抵抗３ａ、ｓｂは、それぞれチャンネルユニ
ット１ａ、１ｔｌ接続されるデータライン１４．１５を
プルアップする。クロック発生回路１２は、制御パルス
発生回路７と１１にクロック信号を発生する。制御パル
ス発生回路１１は、クロック信号を入力して、データ信
号制御パルスＣを発生する。符号逆変換回路９ａは、第
２図に示すように、インバータ９１と排他的論理和回路
９２からなり、チャンネルユニットＩａ、ｌｂの符号変
換回路６から入力した音声データの論理レベルを反転し
、制御パルス発生回路１１から出力されたデータ信号制
御パルスＣを入力１．たとき、符号変換回路６から入力
したデータ信号をそのまま出力する。符号逆変換回路９
ｂも符号逆変換回路９ａと同様の構成である。多重化回
路１０は、符号逆変換回路９ａ、９ｂの各出力を時分割
多重化する。Pull-up resistors 3a and sb pull up data lines 14 and 15 connected to channel units 1a and 1tl, respectively. Clock generation circuit 12 generates a clock signal to control pulse generation circuits 7 and 11. The control pulse generation circuit 11 receives a clock signal and generates a data signal control pulse C. As shown in FIG. 2, the code inversion circuit 9a is composed of an inverter 91 and an exclusive OR circuit 92, and inverts the logic level of the audio data input from the code conversion circuits 6 of the channel units Ia and lb. The data signal control pulse C output from the pulse generation circuit 11 is input to 1. At this time, the data signal input from the code conversion circuit 6 is output as is. Sign inverse conversion circuit 9
b also has the same configuration as the sign inverse conversion circuit 9a. The multiplexing circuit 10 time-division multiplexes the respective outputs of the code inverse conversion circuits 9a and 9b.
次に、本実施例の動作について第３図のタイミングヂャ
ートにより説明する。Next, the operation of this embodiment will be explained with reference to the timing chart shown in FIG.
時刻ｔ１に制御パルス発生回路７から音声データ制御パ
ルスＡが出力されると、音声入力端子２から入力された
音声信号がアナログ／ディジタル変換回路４でアナログ
／ディジタル変換され、８ビツトの音声データ、例えば
ＣＣＩＴＴ勧告Ｇ。When the audio data control pulse A is output from the control pulse generation circuit 7 at time t1, the audio signal input from the audio input terminal 2 is converted from analog to digital by the analog/digital conversion circuit 4, and 8-bit audio data, For example, CCITT Recommendation G.
７１１の最小符号化値ｒ００００００１０Ｊが符号変換
回路６に送られる。この音声データ［ｏｏｏｏｏｏｌｏ
Ｊは符号変換回路６のアンドゲート６１に入力され、そ
のままアンドゲート６１がら出力され、オア回路６３を
経た後インバータ６４で論理レベルが反転されて音声デ
ータＮ １１１１１０１Ｊがデータライン１４を経て多
重ユニット１３に送出される。この音声データ［１１１
１１１０１Ｊは符号逆変換回路９ａに入力し、インバー
タ９１で論理レベルが反転されて、アナ［１グ／ディジ
タル変換回路４から出力された音声データと同じデータ
ｒｏｏｏｏｏｏ１０Ｊが多重化回路１０へ出力される。The minimum encoded value r00000010J of 711 is sent to the code conversion circuit 6. This audio data [ooooooolo
J is input to the AND gate 61 of the code conversion circuit 6, outputted from the AND gate 61 as it is, passes through the OR circuit 63, has its logic level inverted by the inverter 64, and audio data N1111101J is sent to the multiplex unit 13 via the data line 14. will be sent to. This audio data [111
11101J is input to the code inversion circuit 9a, the logic level is inverted by the inverter 91, and data rooooooo10J, which is the same as the audio data output from the analog/digital conversion circuit 4, is output to the multiplexing circuit 10.
時刻ｔ２に音声データ制御パルスへが制御パルス発生回
路７から出力されなくなると、音声データがアナログ／
ディジタル変換回路４から出力されず、符号逆変換回路
９ａから音声データが出力されなくなる。時刻ｔ３にア
ナログ／ディジタル変換された音声データＩ−００００
００１０ｊについても、時刻ｔ１にアナログ／ディジタ
ル変換された音声データの場合と同様である。時刻ｔ４
においては、時刻ｔ２の場合と同様に名声データが出力
されない。When the audio data control pulse is no longer output from the control pulse generation circuit 7 at time t2, the audio data becomes analog/
No output is made from the digital conversion circuit 4, and no audio data is output from the sign inversion circuit 9a. Audio data I-0000 converted from analog to digital at time t3
The same applies to 0010j as in the case of the audio data converted from analog to digital at time t1. Time t4
At , reputation data is not output as in the case of time t2.
時刻ｔ５に制御パルス発生回路７からデータ信号制御パ
ルスＢが出力されると、信号式ツノ端子３から入力され
たデータ信号がデータ信冴検出回路５で検出され、例え
ばデータ信号ｒ０１０１Ｊが符号変換回路６に送られる
。このデータ信号「０１０１」は符号変換回路６のイン
バータ６５で論理レベルが反転してデータ信号ｒ１０１
０Ｊとなってインバータ６５から出力され、データ信号
制御パルスＢとともに、このデータ信号ｒ１０１０Ｊが
符号変換回路６のアンドゲート６２に入力されると、デ
ータ信号ｒ１０１０Ｊがそのままの論理レベルでアンド
ゲート６２がら出力され、オア回路６３を経た後、イン
バータ６４で論理レベルが反転されてデータ信号「０１
０１」がデータライン１４を経て多重ユニット１３に送
られる。このデータ（ｉ号１−０１０１４は符号逆変換
回路９ａに入力し、インバータ９１で論理レベルが反転
されてデータ信＠１°１０１０Ｊとなり、このデータ信
号ｒｌｏ１０Ｊがデータ信号制御パルスＣとともに符号
逆変換回路９ａの排他的論理和回路９２に入力されて論
理レベルが反転されて、データ信号検出回路５から出力
されたものと同じデータ信号ｒｏ、１０１Ｊが多重化回
路１０へ送出される。時刻ｔ６にデータ信号制御パルス
Ｂが制御パルス発生回路７から出力されなくなると、デ
ータ信号がデータ信号検出回路５から出力されず、符号
逆変換回路９ａからデータ信号が出力されない。時刻ｔ
７に検出されたデータ信号ｒ１１０１Ｊについても、時
刻ｔ５に検出されたデータ信号「０１０１」の場合と同
様である。時刻ｔ８においては、時刻ｔ６の場合と同様
にデータ信号が出力されない。When the data signal control pulse B is output from the control pulse generation circuit 7 at time t5, the data signal input from the signal type horn terminal 3 is detected by the data reliability detection circuit 5, and for example, the data signal r0101J is detected by the code conversion circuit. Sent to 6. The logic level of this data signal "0101" is inverted by the inverter 65 of the code conversion circuit 6 and becomes the data signal r101.
0J and is output from the inverter 65, and when this data signal r1010J is input to the AND gate 62 of the code conversion circuit 6 together with the data signal control pulse B, the data signal r1010J is output from the AND gate 62 at the same logic level. After passing through the OR circuit 63, the logic level is inverted by the inverter 64 and the data signal "01" is output.
01'' is sent to the multiplexing unit 13 via the data line 14. This data (i No. 1-01014 is input to the sign inversion circuit 9a, and the logic level is inverted by the inverter 91 to become the data signal @1°1010J, and this data signal rlo10J is sent to the sign inversion circuit along with the data signal control pulse C. The data signal ro, 101J, which is the same as that output from the data signal detection circuit 5, is inputted to the exclusive OR circuit 92 of 9a and inverted in its logic level, and sent to the multiplexing circuit 10.At time t6, the data signal When the signal control pulse B is no longer output from the control pulse generation circuit 7, no data signal is output from the data signal detection circuit 5, and no data signal is output from the sign inversion circuit 9a.Time t
The data signal r1101J detected at time t5 is also the same as the data signal "0101" detected at time t5. At time t8, no data signal is output as in the case of time t6.
多重化回路１０へ送出された音声データまたはデータ信
号は、多重化回路１０でヂャンネルユニット１ｂのチャ
ンネルデータやフレーム同期パターン、マルチフレーム
同期パターン、アラーム情報のデータと多重されて対局
に送出される。The audio data or data signal sent to the multiplexing circuit 10 is multiplexed with the channel data of the channel unit 1b, the frame synchronization pattern, the multi-frame synchronization pattern, and the alarm information data, and is sent to the game. .
チャンネルユニット１ａ未実装時には、プルアップ抵抗
８ａにより、符号逆変換回路９ａに、すべてのけたが「
１」のデータが入力される。また、符号逆変換回路９ａ
の排他的論理和回路９２には、インバータ９１を介して
データ信号が入力されるとともに、制御パルス発生回路
１１から出力されるデータ信号制御パルスＣが入力され
るので、符号逆変換回路９ａは、データ信号制御パルス
Ｃが入力されているデータ信号のタイミングではデータ
信号Ｎ１１１Ｊを、この、タイミング以外の期間には無
通話符号ｒｏｏｏｏｏｏ００Ｊを多重化回路１０に送出
している。すなわち、チャンネルユニット１ａ未実装時
にあたかもチャンネル使用状態を示すような音声データ
ｒ００００００１０Ｊを出力したり、マルチフレーム同
期パターンと同じデータｒｏｏｏＯＪをデータ信号のタ
イミングで出力することを回避している。When the channel unit 1a is not mounted, the pull-up resistor 8a sends all digits to the sign inversion circuit 9a.
1" data is input. In addition, the sign inverse conversion circuit 9a
Since the data signal is inputted to the exclusive OR circuit 92 via the inverter 91 and the data signal control pulse C output from the control pulse generation circuit 11 is inputted to the exclusive OR circuit 92, the sign inversion circuit 9a is At the data signal timing when the data signal control pulse C is input, the data signal N111J is sent to the multiplexing circuit 10, and during periods other than this timing, the no-call code rooooooo00J is sent to the multiplexing circuit 10. That is, it is avoided to output audio data r00000010J that indicates a channel usage state when the channel unit 1a is not installed, or to output data roooOJ that is the same as the multi-frame synchronization pattern at the timing of the data signal.
以上説明したように本発明は、各チャンネルユニットの
音声データとデータ信号を異なるタイミングで論理レベ
ルを反転して、１本のデータラインで多重ユニットに送
出することにより、データラインの総数が従来の半分と
なるため、ユニット当りのコネクタの数やユニット間を
つなぐプリント板の配線面積などを削減でき、装置コス
トの低減を計ることができる効果がある。As explained above, the present invention inverts the logic levels of the audio data and data signals of each channel unit at different timings and sends them to the multiplex unit on one data line, thereby reducing the total number of data lines compared to the conventional one. Since this is halved, the number of connectors per unit and the wiring area of printed circuit boards connecting units can be reduced, which has the effect of reducing device costs.
第１図は本発明のＰＣＭ通信システムの一実施例を示す
ブロック図、第２図は第１図の符号変換回路６と符号逆
変換回路９ａの詳細を示すブロック図、第３図は本実施
例の動作を説明するタイミングチャート、第４図はＰＣ
Ｍ通信システムの従来例を示すブロック図である。
１ａ、ｉｂ・・・チャンネルユニット、２・・・６声入
力端子、３・・・信号入力端子、４・・・アナログ／デ
ィジタル変換回路、５・・・データ信号検出回路、
６・・・符号変換回路、
７．１１・・・制御パルス発生回路、
８ａ、８ｂ・・・プルアップ抵抗、
９ａ、９ｂ・・・符号逆変換回路、
１０・・・多重化回路、
１２・・・クロック発生回路、
１３・・・多重ユニット、
１４．１５・・・データライン、
６１．６２・・・アンドゲート、
６３・・・オア回路、
６４．６５．９１・・・インバータ、
９２・・・排他的論理和回路、
Ａ・・・音声データ制御パルス、
Ｂ、Ｃ・・・データ信号制御パルス。FIG. 1 is a block diagram showing one embodiment of the PCM communication system of the present invention, FIG. 2 is a block diagram showing details of the code conversion circuit 6 and code inverse conversion circuit 9a in FIG. 1, and FIG. A timing chart explaining the operation of the example, Fig. 4 is a PC
1 is a block diagram showing a conventional example of an M communication system. 1a, ib... Channel unit, 2... 6 voice input terminal, 3... Signal input terminal, 4... Analog/digital conversion circuit, 5... Data signal detection circuit, 6... Code Conversion circuit, 7.11... Control pulse generation circuit, 8a, 8b... Pull-up resistor, 9a, 9b... Sign inversion circuit, 10... Multiplexing circuit, 12... Clock generation circuit , 13... Multiplex unit, 14.15... Data line, 61.62... AND gate, 63... OR circuit, 64.65.91... Inverter, 92... Exclusive logic Sum circuit, A...Audio data control pulse, B, C...Data signal control pulse.
Claims (1)
チャンネルユニットと多重ユニットを接続する、各チャ
ンネルユニットについて１つずつのデータラインとを有
し、 各チャンネルユニットは、音声入力端子と、信号入力端
子と、クロック信号を入力してそれぞれ異なるタイミン
グで音声データ制御パルスとデータ信号制御パルスを発
生する第１の制御パルス発生回路と、前記音声データ制
御パルスを入力したとき、前記音声入力端子から入力さ
れた音声アナログ信号をアナログ／ディジタル変換して
音声データを出力するアナログ／ディジタル変換回路と
、前記データ信号制御パルスを入力したとき、前記信号
入力端子から入力されたデータ信号を検出するデータ信
号検出回路と、前記音声データ制御パルスを入力したと
き、前記アナログ／ディジタル変換回路から入力した音
声データの論理レベルを反転してデータラインに出力し
、前記データ信号制御パルスを入力したとき、前記デー
タ信号検出回路から入力したデータ信号をそのままデー
タラインに出力する符号変換回路とを含み、 多重ユニットは、各データラインをプルアップする複数
のプルアップ抵抗と、クロック信号を入力して、データ
信号制御パルスを発生する第２の制御パルス発生回路と
、各データラインから入力した音声データの論理レベル
を反転し、第２の制御パルス発生回路から出力されたデ
ータ信号制御パルスを入力したとき、前記符号変換回路
から入力したデータ信号をそのまま出力する複数の符号
逆変換回路と、第１の制御パルス発生回路と第２の制御
パルス発生回路にクロック信号を発生するクロック発生
回路と、前記符号逆変換回路の各出力を時分割多重化す
る多重化回路を含むＰＣＭ通信システム。[Claims] 1. A plurality of channel units, a multiplex unit, and one data line for each channel unit connecting each channel unit and the multiplex unit, each channel unit having an audio input. a terminal, a signal input terminal, a first control pulse generation circuit that receives a clock signal and generates an audio data control pulse and a data signal control pulse at different timings, respectively; an analog/digital conversion circuit that converts an audio analog signal input from an audio input terminal to analog/digital and outputs audio data; a data signal detection circuit to be detected; and when the audio data control pulse is input, the logic level of the audio data input from the analog/digital conversion circuit is inverted and output to a data line, and the data signal control pulse is input. the multiplexing unit includes a code conversion circuit that outputs the data signal input from the data signal detection circuit as it is to the data line; , a second control pulse generation circuit that generates a data signal control pulse, and a data signal control pulse that inverts the logic level of the audio data input from each data line and inputs the data signal control pulse output from the second control pulse generation circuit. a plurality of code inverse conversion circuits that output data signals inputted from the code conversion circuit as they are; a clock generation circuit that generates clock signals to the first control pulse generation circuit and the second control pulse generation circuit; A PCM communication system including a multiplexing circuit that time-division multiplexes each output of a code inversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20582388A JPH0736543B2 (en) | 1988-08-18 | 1988-08-18 | PCM communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20582388A JPH0736543B2 (en) | 1988-08-18 | 1988-08-18 | PCM communication system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254638A true JPH0254638A (en) | 1990-02-23 |
| JPH0736543B2 JPH0736543B2 (en) | 1995-04-19 |
Family
ID=16513295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20582388A Expired - Lifetime JPH0736543B2 (en) | 1988-08-18 | 1988-08-18 | PCM communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736543B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600503A (en) * | 1993-06-25 | 1997-02-04 | Matsushita Electric Industrial Co., Ltd. | Magnetic recording and reproducing apparatus having printed wiring boards connected to each other by a cable |
-
1988
- 1988-08-18 JP JP20582388A patent/JPH0736543B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600503A (en) * | 1993-06-25 | 1997-02-04 | Matsushita Electric Industrial Co., Ltd. | Magnetic recording and reproducing apparatus having printed wiring boards connected to each other by a cable |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736543B2 (en) | 1995-04-19 |
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