JPH0250750A - Bus conversion circuit for microcomputer system - Google Patents

Abstract

PURPOSE:To attain word access from a 16-bit CPU to an 8-bit bus channel by providing the title circuit with a bus conversion starting circuit, a machine cycle counting circuit, a weighting circuit, and an artificial cycle generating circuit. CONSTITUTION:A bus conversion starting circuit 1 detects word access from the 16-bit CPU to an even address in the 8-bit bus channel. The machine cycle counting circuit 2 is started by the bus conversion starting circuit 1 to count up CPU clocks and the weighting circuit 3 generates a weight signal to the CPU on the basis of an output from the circuit 2. The artificial cycle generating circuit 4 artificially generates two bus cycles to the 8-bit bus channel on the basis of an output from the circuit 3. Consequently, word access from the CPU to the 8-bit bus channel can be attained.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は１．６ビットｉイクロコンピユータを使用した
システムに関し、特に８ビｙ）幅のパスチャネルを有す
るマイクロコンピュータシステムに関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a system using a 1.6-bit microcomputer, and more particularly to a microcomputer system having an 8-bit wide path channel.

（従来の技術） １６ビットマイクロコンピユータを使用したマイクロコ
ンピュータシステムにおい【は、８ビット幅のパスチャ
ネルに対して１６ビット幅でデータ処理を実行すること
はできないが、８ビット幅のデータ処理形式であるバイ
トアクセスのみは可能である。(Prior Art) In a microcomputer system using a 16-bit microcomputer, it is not possible to perform 16-bit data processing on an 8-bit wide path channel, but it is possible to perform data processing in an 8-bit wide data processing format. Only certain byte accesses are possible.

（発明が解決しようとする課題） 上述したように従来技術では、８ビｙ）パスチャネルに
対しては１６ビット幅でのデータ処理（以下、ワードア
クセスと記述する。）ができないため、例えば８ビット
のパス幅のメモリボードやメモリカードなどの８ビット
用回路を使用する場合、バイトアクセスだけしかできな
いという制限がある。(Problem to be Solved by the Invention) As described above, in the conventional technology, data processing with a width of 16 bits (hereinafter referred to as word access) cannot be performed for an 8-bit path channel. When using an 8-bit circuit such as a memory board or memory card with a bit path width, there is a restriction that only byte access is possible.

従っ【、特に８ビット用のＲＯＭボードやＲＯＭカード
では、１６ビットＣＰＵの命令フェッチが１６ビットで
行われるため、まりたく使用できないという欠点がある
。Therefore, especially with 8-bit ROM boards and ROM cards, the instruction fetch of a 16-bit CPU is performed in 16 bits, so there is a drawback that it cannot be used at all.

本発明の目的は、ＣＰＵが８ビットパスチヤネルの偶数
アドレスへワードアクセスを行ったことを検出し？ＣＰ
Ｕクロックをカウントし、これによってマシンサイクル
をカウントし、カウント出力によりＣＰＵに対してウェ
イト信号を発生するとともに、８ビットバスのチャネル
に対して擬似的に２つのバスサイクルを発生させること
によって上記欠点を除去し、ＣＰＵより８ビットパスチ
ヤネルに対してワードアクセスが可能になるように構成
したマイクロコンピュータシステムのパス変換回路を提
供することにある。The purpose of the present invention is to detect when the CPU performs a word access to an even address on an 8-bit path channel. C.P.
The above drawbacks are solved by counting U clocks, thereby counting machine cycles, and generating a wait signal to the CPU by the count output, as well as generating two pseudo bus cycles for the 8-bit bus channel. It is an object of the present invention to provide a path conversion circuit for a microcomputer system configured to eliminate the 8-bit path channel and to enable word access from a CPU to an 8-bit path channel.

（課題を解決するための手段） 本発明によるマイクロコンピュータシステムのバス変換
回路はパス変換起動回路と、マシンサイクルカウント回
路と、・ウェイト回路と、擬似サイクル発生回路とを具
備して構成したものである。(Means for Solving the Problems) A bus conversion circuit for a microcomputer system according to the present invention includes a path conversion startup circuit, a machine cycle count circuit, a wait circuit, and a pseudo cycle generation circuit. be.

パス変換起動回路は、１６ビットのＣＰＵが８ビットパ
スチヤネルの偶数アドレスへのワードアクセスを行りた
ことを検出するためのものである。The path conversion activation circuit is for detecting that a 16-bit CPU has performed a word access to an even address of an 8-bit path channel.

マシンサイクルカウント回路はパス変換起動回路で起動
され、ＣＰＵクロックをカウントするためのものである
。The machine cycle count circuit is activated by the path conversion activation circuit and is for counting the CPU clock.

ウェイト回路は蔦マシンサイクルカウント回路の出力に
より、ＣＰＵに対してウェイト信号を発生するためのも
のである。The wait circuit is for generating a wait signal to the CPU based on the output of the TSUTATA machine cycle count circuit.

擬似サイクル発生回路はζマシンサイクルカウント回路
の出力により８ビットバスチヤネルに対して擬似的に２
つのバスサイクルを発生するためのものである。The pseudo cycle generation circuit generates two pseudo cycles for the 8-bit bus channel by the output of the ζ machine cycle count circuit.
This is to generate two bus cycles.

（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第１図は、本発明によるマイクロコンピュータシステム
のパス変換回路の一実施例を示すブロック図である。第
１図において、１はパス変換起動回路、２はマシンサイ
クルカウント回路、３はウェイト回路、４は擬似サイク
ル発生回路である。FIG. 1 is a block diagram showing an embodiment of a path conversion circuit of a microcomputer system according to the present invention. In FIG. 1, 1 is a path conversion starting circuit, 2 is a machine cycle counting circuit, 3 is a wait circuit, and 4 is a pseudo cycle generating circuit.

第２図は、第１図のパス変換回路の具体例を示すブロッ
ク図である。第２図は、８ビットパス−ｆｆヤン木ルが
システム外部の拡張パスの場合を示すものである。FIG. 2 is a block diagram showing a specific example of the path conversion circuit shown in FIG. 1. FIG. 2 shows a case where the 8-bit path-ff Yang tree is an extended path outside the system.

第２図において、２０１はＮＯＲゲート、２０２．２０
３はそれぞれカランタ、２０４，２１２．２１４，２１
６はそれぞれＡＮＤゲート、２０５．２２１はそれぞれ
ＮＡＮＤゲート、２１５はＮＯＲゲート、２０６，２２
０はそれぞれインバータ、２０７〜２１１はそれぞれバ
ッファ１．２１３はＢＸＯＲゲート、２１７〜２１９は
それぞれＯＲゲートである。In Figure 2, 201 is a NOR gate, 202.20
3 is Kalanta, 204, 212.214, 21 respectively
6 are AND gates, 205.221 are NAND gates, 215 are NOR gates, 206, 22
0 are inverters, 207 to 211 are buffers 1, 213 are BXOR gates, and 217 to 219 are OR gates.

ここで、ＢＸＰ８ＢＬ　　は試験パス上にアクセスした
ことを示す信号であり、低レベルでアクティブとなる。Here, BXP8BL is a signal indicating that the test path has been accessed, and is active at a low level.

また、拡張パスに接続されているデバイスが工１０のマ
シンサイクルを伸ばしたいときにはＥＸＰＲＤＹを低レ
ベルにする。Also, when a device connected to the expansion path wants to extend the machine cycle of the first 10, EXPRDY is set to a low level.

第２図において本発明を説明するために、ＣＰＵとして
１６ビットのマイクロコンピュータ・、ｐ＜ｔＰＤ７０
１１６（Ｖ２Ｏ）Ｏ７−ド７り＊スおよびバイトアクセ
スを説明する。μＰＤ７０１１６（Ｖ２Ｏ）では、バイ
ト／ワードのデータをアクセスするためにＡＯのほかに
ＵＢＥ信号が用意されており、第３図に示すような組合
わせで使用される。In order to explain the present invention in FIG.
116(V2O)O7-Dose and byte access will be explained. In the μPD70116 (V2O), a UBE signal is provided in addition to AO in order to access byte/word data, and these signals are used in combinations as shown in FIG.

第３図より明らかなように、偶数アドレスワードデータ
のアクセス時には、ＣＰＵは１６ビットのパスデータを
１サイクルで処理する。より【、８ビットバスチヤネル
に対しては、偶数アドレスワードデータのアクセスを可
能にする必要がある。このためには、本サイクルを８ビ
ットバスチヤネルに対して擬似的に２つのサイクルに分
け、８ビットずつ２回に分けて処理すればよい。As is clear from FIG. 3, when accessing even address word data, the CPU processes 16-bit path data in one cycle. For an 8-bit bus channel, it is necessary to enable even address word data access. For this purpose, it is sufficient to divide this cycle into two pseudo cycles for the 8-bit bus channel, and process each 8-bit cycle twice.

すなわち、変換は次のようにして行う。１６ビットの読
出しは８ビットパスチヤネルに対して２回の読出しを行
い、１６ビットの書込みは８ビットパスチヤネルに対し
て２回の書込みを行う。なお、２回目の読出し／書込み
は８ビットパスチヤネルに対するアドレスを１だけ増分
される。いいかえれば、ＵＢＥが０（アクティブ）であ
って、且つ、アドレス線路ＡＯが０であり、さらに８ビ
ットパスチヤネルに対してアクセスするものと仮定する
。これらの条件がそろりた場合に変換が行われる。That is, the conversion is performed as follows. A 16-bit read performs two reads to an 8-bit path channel, and a 16-bit write performs two writes to an 8-bit path channel. Note that for the second read/write, the address for the 8-bit path channel is incremented by one. In other words, assume that UBE is 0 (active), address line AO is 0, and that an 8-bit path channel is being accessed. Conversion is performed when these conditions are met.

第１図に示すパス変換起動回路１は、これらの条件を検
出するためのものである。第２図では、ＡＮＤゲート２
０１がパス変換起動回路１に相当する。このとき、第１
図のマシンサイクルカウント回路２〜擬似サイクル発生
回路４、ならびに第２図のカウンタ２０２以下によって
次の処理が実行される。The path conversion starting circuit 1 shown in FIG. 1 is for detecting these conditions. In Figure 2, AND gate 2
01 corresponds to the path conversion starting circuit 1. At this time, the first
The following processing is executed by the machine cycle count circuit 2 to the pseudo cycle generation circuit 4 shown in the figure and the counter 202 shown in FIG.

第１に書込み時には次の処理が実行される。First, during writing, the following process is executed.

１、ＣＰＵをウェイト（レディ端子を低レベル）にする
。1. Set the CPU to wait (ready terminal to low level).

２、ＣＰＵが１６ビットのデータをり、ＡＤ、。2. The CPU receives 16-bit data, AD.

Ｄ、〜Ｄｌｌの端子に出力する。Output to terminals D, ~Dll.

３、低バイト側用のバッファのみをイネーブルとし、低
バイト側（Ｄ・〜Ｄｙ）のデータを拡張パスに出力する
。3. Enable only the buffer for the low byte side and output the data on the low byte side (D.~Dy) to the expansion path.

４、いりたん、コントロールバス用のバッファを閉じ、
ＡＯを高レベルにし、ＡＩ、Ｅを擬似的に発生する。4. Close the control bus buffer,
AO is set to high level and AI and E are generated in a pseudo manner.

５、低バイト側用バッファをディスエーブルとし、高バ
イト側用バッファをイネープルトシ、コントロールパス
用のバッファを再びイネーブルとする。高バイト側（Ｄ
ｓ〜Ｄ、）のデータが拡張パスに出力される。5. Disable the low byte side buffer, enable the high byte side buffer, and reenable the control path buffer. High bite side (D
s to D,) are output to the extended path.

６．０ＰＵのウェイト状態を解除（レディ端子を高レベ
ル）する。6.0 Release the wait state of PU (set the ready terminal to high level).

第２に読出し時には、次の処理が実行される。Second, during reading, the following process is executed.

１、　　ＣＰＵＧ、ウェイト（レディ端子を低レベル）
にする。1. CPUG, wait (ready terminal set to low level)
Make it.

２、低バイト側用バッファによりて波長バス上のデータ
をラッチする。（Ｄ・〜Ｄ、の端子に拡張パス上のデー
タが現れる。）３、いったん、コントロールバス用のバ
ッファを閉じ、ＡＯを高レベルにしてＡＬＥを擬似的に
発生する。2. Latch the data on the wavelength bus using the low byte side buffer. (Data on the expansion path appears at the terminals D. to D.) 3. Once the control bus buffer is closed, AO is set to high level and ALE is generated in a pseudo manner.

４、コントロールバス用のバッファを再びイネーブルに
する。4. Re-enable the buffer for the control bus.

５、高バイト側用バッファを通してり、〜Ｉ）ｔｓの端
子に拡張パス上のデータが現れる。5. Data on the extended path appears at the ~I) ts terminal through the high-byte side buffer.

６、ＣＰＵのウェイトを解除する。6. Release the CPU weight.

７、　低バイト側および高バイト側の１６ビットを読込
む。7. Read the 16 bits on the low byte side and high byte side.

上記第１および第２のケースを実現するタイミング図を
第４図に示す。A timing diagram for realizing the first and second cases described above is shown in FIG.

次に、第２図、第４図を参照して、さらに詳細な動作を
説明する。Next, the detailed operation will be explained with reference to FIGS. 2 and 4.

本回路例では、ＣＰＵとしてμＰＤ７０１１６（Ｖ２Ｏ
）を大規模モードで使用することを想定しである。In this circuit example, the CPU is μPD70116 (V2O
) is intended to be used in large-scale mode.

第２図の一点鎖線から右側が拡張パス側であり、拡張パ
スにアクセスする場合にはＣＰＵのアドレス／コントロ
ールパスをデコードすることによりて、ＥＸＰ８ＥＬ　
　信号線を低レベルにする。このときのＵＢＪＡＯの状
態によりｒ３、発明の詳細な説明」の末尾に記載する第
１表に示すように、４通りに分類される。The right side of the dashed line in Figure 2 is the expansion path side, and when accessing the expansion path, EXP8EL is accessed by decoding the CPU address/control path.
Set the signal line to low level. Depending on the state of UBJAO at this time, it is classified into four types as shown in Table 1 at the end of "r3. Detailed Description of the Invention".

パス変換は第１表に）の場合に必要である。Path conversion is required in the cases (see Table 1).

ＮＯＲゲー）２０１−１’ＥＸＰ８ＥＬ、ＡＯ、ＵＢＥ
のＮＯ凡をとり、その出力が高レベルになったときにカ
ウンタ２０２以下が起動され、ＣＰＵクロックにＰＵφ
）をカウンタ２０２でカウントする。これにより、ＣＰ
Ｕステートをカウントして動作を行う。NOR game) 201-1'EXP8EL, AO, UBE
When the output becomes high level, the counter 202 and below are activated and the CPU clock is set to PUφ.
) is counted by the counter 202. As a result, C.P.
The operation is performed by counting the U states.

なお、ＣＰＵφはＡＮＤゲート２０４、ＮＡＮＤゲート
２０５でＥＸＰＲＤＹ　　とのＡＮＤをとっており、拡
張パス側のデバイスがＣＰＵＫバスサイクル延長を要求
する際（Ｂ）ｌＲＤＹが低レベルの期間）には、カウン
タ２０２゜２０３にＣＰＵφが供給されず、ウェイトサ
イクルが入るようになりている。初期状態は、出力ＱＡ
−ＱＨは低レベル、出力Ｑ、〜Ｑ４は高レベル、Ｑ、〜
Ｑ４は低しベルテアル。Note that CPUφ is ANDed with EXPRDY by an AND gate 204 and a NAND gate 205, and when a device on the expansion path side requests an extension of the CPUK bus cycle (B) period when lRDY is at a low level, the counter 202 is CPU φ is not supplied to 203, and a wait cycle is entered. The initial state is output QA
-QH is low level, output Q, ~Q4 is high level, Q, ~
Q4 is low and Beltual.

次に、第１表（１〜（ｄ）の各場合について説明する。Next, each case in Table 1 (1 to (d)) will be explained.

第１表（Ｊｌ）において、偶数アドレスバイトデータを
アクセスするとき、および表１表（ｂ）の奇数バイトデ
ータをアクセスするときには、ＮＯＲゲーゲート１の出
力は低レベルのままであるので、カウンタ２０２は起動
されない。In Table 1 (Jl), when accessing even address byte data and when accessing odd number byte data in Table 1 (b), the output of NOR gate 1 remains at a low level, so counter 202 Not started.

従って、カウンタ２０３の出力Ｑ、は低レベルであり、
カウンタ２０２のＱＢ出力は低レベルである。これによ
り、低バイト用読出しバッファ２０９、および高バイト
用書込みバッファ２１０のＬＥが高レベルに固定される
。すなわち、ラッチを行わずに単なるバッファと同じと
なる。Therefore, the output Q of the counter 203 is at a low level,
The QB output of counter 202 is at a low level. As a result, the LEs of the low byte read buffer 209 and the high byte write buffer 210 are fixed at a high level. In other words, it is the same as a simple buffer without latching.

また、カウンタ２０２のＱｃは低レベルであるので、Ａ
ＮＤゲート２１２を介してバッファ２０７はイネーブル
となる。カウンタ２０３のＱ、も低レベルであるため、
ＣＰＵアドレスＡ。Also, since Qc of the counter 202 is at a low level, A
Buffer 207 is enabled via ND gate 212. Since Q of the counter 203 is also at a low level,
CPU address A.

はＥＸＯＲゲート２１３により反転されることなく拡張
バスへ出力される。is output to the expansion bus without being inverted by EXOR gate 213.

まず、読出し時にはＩＲｌあるいはＭＲのいずれかが低
レベルとなり、グー）２１４．２１５を介してバッファ
２０８．２０９がイネーブルとなり、拡張バス上のデー
タがＣＰＵのデータバスＤ・〜Ｄ’ｌ、およびり、〜Ｉ
）ｔｓ上に現れる。すなわち、１の場合にはＣＰＵはり
、〜Ｄ？を読取り、２の場合にはＣＰＵはＤＩ””ＤＩ
Ｓを読取る。First, at the time of reading, either IRl or MR becomes low level, the buffers 208 and 209 are enabled via 214 and 215, and the data on the expansion bus is transferred to the CPU's data buses D to D'l and ,~I
) appears on ts. That is, in the case of 1, the CPU speed is ~D? and in case of 2, the CPU reads DI””DI
Read S.

ずれかが低レベルとなり、ゲート２１６〜２１９、およ
びインバータ２２０によりＡ、が低レベルとなりたとき
には、バッファ２１１のＯＥ（出力イネーブル）がアク
ティブとなり、ＣＰＵデータバスのり、−Ｄ、の値が拡
張バスに出力され、Ａ６が高レベルのときにはバッファ
２１０のＯＥがアクティブとなり、ＣＰＵデータバスの
り、〜Ｄｌの値が拡張バスに出力される。When one of the gates 216 to 219 and the inverter 220 makes A low, the OE (output enable) of the buffer 211 becomes active, and the value of the CPU data bus, -D, changes to the expansion bus. When A6 is at a high level, OE of the buffer 210 becomes active, and the value of the CPU data bus, ~Dl, is output to the expansion bus.

第１表に）において、偶数アドレスワードデータのアク
セス時にはＮＯＲゲーグー０１の出力は高レベルとなり
、カウンタ２０２以下が動作して変換シーケンスに入る
。ここで、ＥＸＰＲＤＹは高レベルとし、ウェイトを必
要としないものとして説明する。カウンタ２０２゜２０
５の出力は第５図のタイミング図に示すように変化する
。まず、ＮＯＲゲート２０１の出力とカウンタ２０２の
ＱＢの反転とのＮＡＮＤ演算結果をＣＰＵのレディ端子
に入力することにより、４サイクル分のウェイトが入る
。In Table 1), when accessing even address word data, the output of NOR game 01 becomes high level, and counter 202 and the following operate to enter a conversion sequence. Here, the explanation will be given assuming that EXPRDY is at a high level and no weight is required. Counter 202゜20
5 changes as shown in the timing diagram of FIG. First, by inputting the NAND operation result of the output of the NOR gate 201 and the inversion of QB of the counter 202 to the ready terminal of the CPU, a wait for four cycles is entered.

ＣＰＵより出力されるアドレスＡ、は低レベルであるが
、本変換サイクルの前半の４サイクルＴ１〜Ｔｗ１間で
はカウンタ２０２のＱｌ　出力が低レベルである。従っ
て、ＢＸＯＲ２１３によってＡ・が反転されることなく
、拡張バス上に出力される。後半４サイクルＴＶ、〜Ｔ
４間では、カウンタ２０２のＱ宏出力が高レベルになる
ので、ＦｔＸＯＲ２１３によりＡ、が反転されて拡張バ
ス上に出力される。Although the address A output from the CPU is at a low level, the Ql output of the counter 202 is at a low level during the first four cycles T1 to Tw1 of this conversion cycle. Therefore, A. is output onto the expansion bus without being inverted by the BXOR 213. Second half 4 cycles TV, ~T
4, the Qhiro output of the counter 202 becomes high level, so A is inverted by the FtXOR 213 and output onto the expansion bus.

ＣＰＵからのコントロール信号ＩＷ、ＩＲ。Control signals IW and IR from the CPU.

ＭＷ、ＭＲはＴ、の前半からＴ、の前半にかけてアクテ
ィブ（低レベル）となるが、カウンタ２０２のＱ　とカ
ランｐ２０３のＱ、とのＡＮＤ演算’Ｅ−、！−クタモ
ので、コントロールバスバッファ２０７のＯＢをＴＷ、
の後半からＴＷ！にかけてディスエーブルとし、バッフ
ァ２０７の出力をプルアップすることで、この間のコン
トロール信号をインアクティブとする。MW and MR are active (low level) from the first half of T to the first half of T, but the AND operation 'E-,! - Since it is a Kutamo, the OB of the control bus buffer 207 is TW,
From the second half of TW! By disabling the buffer 207 and pulling up the output of the buffer 207, the control signal is made inactive during this period.

また、カウンタ２０２の％とカウント２０３のＱ、のＮ
ＯＲ演算により、ＴＷ冨の前半で拡張バス側に擬似ＡＬ
Ｅ信号を出力することによって、拡張バス側から見て２
回のバスサイクルが発生したのと同様のタイミングが実
現される。Also, the % of the counter 202, the Q of the count 203, and the N of the count 203
By OR operation, pseudo AL is placed on the expansion bus side in the first half of TW
By outputting the E signal, 2
A timing similar to that of the previous bus cycle is achieved.

カウンタ２０２のＱＢとカウンタ２０３のＱｌとのＮＡ
ＮＤ演算を低バイト用読出しバッファと、高バイト用書
込みバッファとのＬＨに入力することにより、各バッフ
ァにはＴ、時のデータがラッチされる。NA between QB of counter 202 and Ql of counter 203
By inputting the ND operation to the LH of the low byte read buffer and the high byte write buffer, data at T and time is latched into each buffer.

まず、読出し時の動作を述べる。First, the operation during reading will be described.

上に説明したように、拡張バス側には２回のバスサイク
ルが発生したように見えるため、前半では偶数アドレス
のデータが拡張パスＤ、〜Ｄ、に現れる。この値が、Ｔ
、終了時に低バイト用読出しバッファ２０９にラッチさ
れる。後半では奇数アドレスのデータが拡張バスＤ、〜
Ｄ、に現れ、バッファ２０８の高バイト用読出しバッフ
ァを通して、ＣＰＵデータバスＤｓ〜ＤＩにこの値が現
れる。ＣＰＵは読出しサイクルの終了付近でバッファ２
０９にラッチされたＤ・〜Ｄ、の値、およびバッファ２
０８の出力のＤＩ””’Ｄｌｌを一括して読込む。As explained above, it appears that two bus cycles have occurred on the expansion bus side, so in the first half, even-numbered address data appears on expansion paths D, .about.D. This value is T
, is latched into the low byte read buffer 209 at the end. In the second half, data at odd addresses are transferred to expansion bus D, ~
D, and this value appears on the CPU data bus Ds-DI through the high byte read buffer of buffer 208. The CPU uses buffer 2 near the end of the read cycle.
The values of D・~D, latched in 09, and buffer 2
08 output DI""'Dll is read all at once.

次に、書込み時の動作を述べる。Next, the operation during writing will be described.

ＣＰＵはり、〜Ｄ、とり、〜Ｄ□とに同時にデータを出
力する。サイクルの前半では拡張パスに対しては偶数ア
ドレスが出力され、低バイト用書込みバッファ２１１の
ＯＥがゲート２１６〜２１９によりイネーブルとなり、
ＣＰＵのＤ・〜Ｄ、への出力が拡張パスＤ０〜Ｄｑに出
力される。Data is simultaneously output to the CPU beams, ~D, and ~D□. In the first half of the cycle, even addresses are output to the expansion path, OE of the low byte write buffer 211 is enabled by gates 216 to 219, and
Outputs from the CPU to D. to D are output to expansion paths D0 to Dq.

この間、高バイト用書込みバッファは出力が禁止されて
おり、Ｔｓの終了時のり、〜Ｄ０の値カハッファ２１０
にラッチされる。後半は、逆ニバッ７ア２１１がディス
エーブル状態にされ、バッファ２１０がイネーブル状態
となり、バッファ２１０にラッチされたり、〜Ｄ４の値
が拡張パスＤ・〜Ｄ、上に出力される。During this period, the high byte write buffer is prohibited from outputting, and at the end of Ts, the value of ~D0 is 210
latched to. In the latter half, the reverse nipper 7a 211 is disabled, the buffer 210 is enabled, and the value of ~D4 is latched by the buffer 210 and output onto the expansion paths D and ~D.

奇数アドレスワードのデータをアクセスするときには、
上記バイトデータのアクセスが連続して起こるのと同等
である。When accessing data in an odd address word,
This is equivalent to accessing the above byte data consecutively.

（発明の効果） 以上説明したように本発明は、バス変換回路を使用する
ことにより、１６ビットのＣＰＵより８ビットパスチヤ
ネルに対してワードアクセスが可能となるため、ソフト
ウェアの自由度が増加するとともに、これまで使用でき
なかりた８ビットのバス用のＲＯＭボードやＲＯＭカー
ドなどが使用可能となるという効果がある。(Effects of the Invention) As explained above, the present invention uses a bus conversion circuit to enable word access to an 8-bit path channel from a 16-bit CPU, thereby increasing the degree of freedom in software. At the same time, there is an effect that ROM boards and ROM cards for 8-bit buses, which could not be used up to now, can now be used.

第１表 第３図は、μＰＤ７０１１６（ｖ３０）Ｋおけるバイト
／ワードアクセス方式を示す説明図である。FIG. 3 of Table 1 is an explanatory diagram showing the byte/word access method in μPD70116(v30)K.

第４図および第５図は、それぞれ第２図の各部分の動作
を示すタイミング図である。4 and 5 are timing diagrams showing the operation of each part of FIG. 2, respectively.

１・・・バス変換起動回路 ２・・・マシンサイクルカウント回路 ３・・・ウェイト回路 ４−・擬似サイクル発生回路 ５〜１０−・・バス1...Bus conversion starting circuit 2...Machine cycle count circuit 3...Wait circuit 4-・Pseudo cycle generation circuit 5-10-...Bus

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明によるバス変換回路の一実施例を示す
ブロック図である。 第２図は、第１図に示す本発明の実施例を詳細に示す回
路図である。 特許出願人　　日本電気株式会社FIG. 1 is a block diagram showing one embodiment of a bus conversion circuit according to the present invention. FIG. 2 is a circuit diagram showing in detail the embodiment of the invention shown in FIG. Patent applicant: NEC Corporation

Claims (1)

【特許請求の範囲】[Claims] １６ビットのＣＰＵが８ビットバスチャネルの偶数アド
レスへのワードアクセスを行ったことを検出するための
バス変換起動回路と、前記バス変換起動回路で起動され
、ＣＰＵクロックをカウントするためのマシンサイクル
カウント回路と、前記マシンサイクルカウント回路の出
力により前記ＣＰＵに対してウェイト信号を発生するた
めのウェイト回路と、前記マシンサイクルカウント回路
の出力により前記８ビットバスチャネルに対して擬似的
に２つのバスサイクルを発生するための擬似サイクル発
生回路とを具備して構成したことを特徴とするマイクロ
コンピュータシステムのバス変換回路。A bus conversion activation circuit for detecting that a 16-bit CPU has made a word access to an even address on an 8-bit bus channel, and a machine cycle count activated by the bus conversion activation circuit to count the CPU clock. a wait circuit for generating a wait signal to the CPU based on the output of the machine cycle count circuit; and a wait circuit for generating a wait signal to the CPU using the output of the machine cycle count circuit; 1. A bus conversion circuit for a microcomputer system, comprising: a pseudo cycle generation circuit for generating a pseudo cycle generation circuit.