JPH02503138A - ビデオデータを伸張するための補間器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 くビデオデータな伸張するための補間器〉この発明はビデオデータを伸張するた めの補間器に関する。

１９８６年１０月１４日付米国特許出願第９１８，２７５号「ルミナンス及びク ロミナンス変数に対して異なるビットマツプ編成を用いる非専用画像メモリ（Ｎ ＯＮ−ＤＥＤＩＣＡＴＥＤ　ＩＭＡＧＥＭＥＭＯＲＹ　ＵＳＩＮＧ　５ＥＰＡＲ ＡＴＥ　ＢＩＴ−ＭＡＰ　０ＲＧＡＮＩＺＡＴＩＯＮＳ　ＦＯＲＬＵＭＩＮＡＮ ＣＥ　ＡＮＤ　Ｃ）ＩＲＯＭＩＮＡＮＣＥ　ＶＡＲＩＡＢＬＥＳ）Ｊ　ニｓイテ 、スブレイグ（Ｄ、Ｌ、Ｓｐｒａｇｕｅ）氏、フエデーレ（Ｎ、Ｊ、　Ｆｅｄｅ ｌｅ）氏及びライアン（Ｌ、Ｄ、Ｒｙａｎ）氏は、ビデオランダムアクセスメモ リ（ＶＲＡＭ）から記憶された画像をデジタル形式で取出すシステムを記述して いる。ＶＲＡＭは、ランダムアクセス読出し／書込みボートを有するダイナミッ クランダムアクセスメモリを有する２ボートメモリである。このメモリはまた、 直列出力ボートを有する比較的小さな補助スタティックシリアルメモリを含んで いる。

この補助メモリは、命令に応じて、その記憶位置に、より大きなダイナミックメ モリ中の任意の行の記憶位置から並列にロードすることができる。その後、補助 メモリはアドレス発声器として働くカウンタによりその記憶位置が走査され、シ フトレジスタ動作で読出されて、ビデオデータのストリームを供給する。

スブレイグ・フェデーレ・ライアンシステムでは、画像はルミナンス及びクロミ ナンス成分によって記述され、これらの成分の各々はＶＲＡＭのダイナミックメ モリ部分に、それぞれに関係した自身のビットマツプ編成を持っている。ピクセ ルのルミナンスまたはクロミナンスを記述するビットからなる群が、この明細書 て定義されている「ビットマツプ編成された」メそり中に表示の共形（ｃｏｎｆ ｏｒ■ａｌ）マツピングて一緒に記憶される。ルミナンス成分は一般にクロミナ ンス成分よりも密に画像フィールド空間中てサンプルされる。これは、クロミナ ンスに対する視覚的感度がルミナンスに対するものよりも小さいという認識に基 いて、画像メモリを保持する目的で行われる。

ＶＲＡＭは「直線的に（−次的）にバック」される。

即ち、ピクセルコードのラスク走査かダイナミックメモリの連続する行に記憶さ れる。ダイナミックメモリ中の行は、最終的な表示の走査線と１＝１の対応関係 を持つとは限らない、「ピクセルアンラッパ（ｐｉｘｅｌ　ｕｎｗｒａｐｐｅｒ ）」として知られるフォーマタがＶＲＡＭの直列出力ボートから供給されるデー タのストリームを取ってそれを連続するピクセルコードからなる走査線へ送り込 む。

表示の線トレース期間中、ＶＲＡＭはその出力ボートからデータを供給し、その データからピクセルアンラッパがリアルタイムでルミナンスを記述するピクセル コードのストリームを発生する０表示の選択された線リトレース期間中に、ＶＲ ＡＭはその直列出力ボートからデータ、そのデータからピクセルアンラッパが時 間圧縮・時間前進フォーマットてクロミナンスを記述するピクセルコードからな る２つのストリームを発生するものを供給する。

クロミナンス成分の各ストリームはそれぞれのクロミナンスリサンプリング（再 サンプリング）装置に供給される。各リサンプリング装置は各奇数線用線記憶メ モリ、各偶数線用線記憶メモリ及び補間器を含んている。

圧縮されたクロミナンスデータの各ストリームの連続する線はその奇数線または 偶数＆！線記憶メモリへの書込みのために、交互に選択される。これらの線記憶 メモリはその補間器へサンプルを供給するための速度（ｒａｔｅ）バッファとし て働く。補間器は、圧縮が除去されかつリアルタイムのルミナンスサンプルと時 間的に整合させる遅延を有するクロミナンス成分のサンプルを発生する。

ルミナンスサンプルと２組のクロミナンスサンプルがデジタル形式からアナログ 形式に変換され、直線的に組合わされて、赤、緑及び青のアナログビデオ信号か 生成される。これらのアナログビデオ信号は増幅されガンマ補正されて、表示装 置、代表的にはカラー映像管、に駆動信号を供給する。

スブレイグ、フェデーレ及びライアンの補間器はｎ個の基本補間器ブロックから なるカスケード接続と、供給されるクロミナンスサンプルの各組を、ピクセル走 査の方向と線の前進方向の両方向において、さらに２ｎ倍の密度でリサンプルす るマルチプレクサとを用いている。

各基本補間器ブロックは３個のマルチプレクサ、３個の加算器、２個のクロック される単位遅延ラッチ及びビット位置シフト回路を含んでいる。

この発明は、２：１または４：１の空間補間を行えるようにより簡単にプログラ ムでき、かつ、空間補間に付随するハードウェアの量を少なくするとチオデータ 伸張用補間器回路に関するものである。

第１図は、この発明の型態様を具備したサブサンプル（ｓｕｂｓａｍｐｌｅ）さ れた画像データのための垂直補間器のブロック図である。

第２図は、ビデオ入力信号が２：１で垂直にサブサンプルされる時の第１図の垂 直補間器の動作状態を示す表である。

第３図は、ビデオ入力信号が４＝１で垂直サブサンプルされる時の第１図の垂直 補間器の動作状態を示す表である。

第４図は、この発明の型態様を具備したサブサンプルされたビデオデータのため の水平補間器のブロック図である。

第５図は、第４図の水平補間器を説明するために用いられるタイミング図である 。

図面を参照すると、第１図の垂直補間器において、ビデオ入力信号は垂直方向に ｎ：ｌでサブサンプルされ、また、水平にはｐ：１でサブサンプルされ得る。数 ｎは２または４とすることができ、Ｐは正の整数である。各フレーム中のサブサ ンプルされたビデオの連続する線は、その出現の順に１から始まって順に番号が 付される。フィールドインタレースは用いられないものと仮定する。

奇数線記憶メモリ１０１は、垂直方向にサブサンプルされていないビデオ出力信 号の第１番目の走査線に先行する期間に、サブサンプルされたビデオ入力信号の 第１番目の線てロードされる。偶数縁線記憶メモリ１０１はビデオ出力信号の２ 番目の走査線に先行する時間にサブサンプルされたビデオ入力信号の２番目の線 でロードされる。

ビデオ出力信号の各線トレース期間中、線記憶装置１０１と１０２は第１図の補 間器のビデオ出力信号のサブサンプリング速度で直列に非破壊的に読出される。

奇数線記憶装置１０１は、複数の時間窓の各々の期間中に１回に１線ずつ、垂直 にサブサンプルされたビデオ入力信号の奇数番目の線の連続する各１本で周期的 に再ロードされる。この再ローディングは、第１図の補間器のビデオ出力信号の （ｎ−１）番目の線トレース期間と（ｎ＋１）番目の線トレース期間の間の時間 窓から始めて、第１図の装置のビデオ出力信号の２ｎ番目の線毎に行われる。

偶数線記憶装置１０２は複数の時間窓の各々の期間中に１回に１番ずつ、垂直に サブサンプルされたビデオ入力信号の偶数番目の線の各連続する１本で周期的に 再ロードされる。再ロードは、第１番目の補間器のビデオ出力信号の（２ｎ−１ ）番目の線トレース期間と（２ｎ＋１）番目の線トレース期間との間の時間窓か ら始めて、第１図の補間器のビデオ出力信号の２ｎ番目の線毎に行われる。これ らの時間窓は、スプレイブ・フェデーレ・ライアンのシステムて垂直補間器が用 いられる時には、縁りトレース期間中に置かれる。

線記憶装置１０１と１０２のローディングは、ＶＲＡＭの直列ボートからロード されるものとすると、直列に行われる。しかし、この発明の別の実施例では、線 記憶装置１０１と１０２は時間的に直列ではなく並列にロードされる。並直列ロ ーディング構成も実施することができる。

記憶装Ｎ１０１と１０２の出力に結合されたマルチプレクサ１０３が、データラ ッチ１０４と１０５に対して、線記憶装置の一方または他方からの直列読出しを 選択するように働く、ラッチ１０４は加算器／減算器１０６の加数／被減数母線 に供給する。ラッチ１０５は位相制御された論理構成を用いる際に生じる加算器 ／減算器１０６の加数／被減数母線と出力端子との間の位相遅れの補償を助ける 。

同じく記憶装置１０１と１０２の出力に結合されているマルチプレクサ１０７は データラッチ１０８に対する線記憶装置の一方または他方からの直列読出しを選 択するように働く、ラッチ１０８は加算器／減算器１０６の加数／減数母線に供 給する。加算器／減算器１０６は真（ＴＲＵＦ）制御信号により減算器として動 作して差信号出力を１／２（÷２）回路１０９に供給するようにされる。１／２ 回路１０９からの２分の１の差信号は別の１／２回路１１０に供給されて、４分 の１の笠信号を発生する。１／２回路１０９と１１０の各々は１代表的には、全 てのビット位置を次の下位ビット位置に単にシフトすることにより構成される。

線記憶装置１１０１と１０２へのビデオ入力信号が垂直方向に２：１サブサンプ ルされている場合は、マルチプレクサ１１１にはそれがデータラッチ１１２に対 して１／２回路１０９からの差信号の２分の１を供給するようにする制御信号の 第１の状態（例えば、真）が供給される。線記憶装置１０１と１０２へのビデオ 入力信号が垂直方向に４：１サブサンプルされている場合は、マルチプレクサ１ １１への制御信号は、差信号の２分の１がラッチ１１２に供給される第１の状態 と、差信号の４分の１がラッチ１１２に供給される第２の状態（第１の状態が真 の場合は偽）との間で交番する。

ラッチ１１２は加算器／減算器１１３の加数／減数母線に供給する。加算器／減 算器１１３は真制御信号により減算器として動作するようにされる。加算器／減 算器１１３の加数／被減数母線は、ラッチ１０５からの遅延調整済のマルチプレ クサ１０３の出力信号が供給されるデータラッチ１１４から供給を受ける。加算 器／減算器１１３からの差出力信号は、水平方向にサブサンプルされ、垂直方向 に全サンプルされた（ｆｕｌｌｙ　ｓａ■ｐｌｅｄ）元の画像データのレプリカ （複製）であるビデオ出力信号となる。このレプリカは、このレプリカがそれか ら補間によって作られたビデオ入力信号の垂直サブサンプリングによる誤差を含 んでいる可能性がある。

第２図は、ビデオ入力信号が垂直方向に２＝１でサブサンプルされている場合の 第１図の垂直補間器の動作を表にして示したものである。ビデオ出力信号の走査 線には、ラスク走査で走査される順に連続して番号が付しである。サブサンプル された組の中の走査線はＬ□、Ｌ２、Ｌ３．Ｌ、、ＬＳ、Ｌ、、Ｌ、・・・・で 表わされており。

連続する下付の数字はラスク走査で走査される順番を示している。線記憶装置１ ０１と１０２の内容は前に述べた通りである。

ビデオ出力信号の走査線が２：ｌサブサンプルされた組の中の走査線に対応する 時は、マルチプレクサ１０３と１０７の両方が、その走査線を、その走査線が２ ：１サブサンプル組の中で奇数番目のものであれば線記憶装置１０１から、逆に 偶数番目のものであれば線記憶袋Ｍ１０２から選択する。マルチプレクサ１１１ がラッチ１１２に対して減算器１０６の差出力信号の２分の１を選択するか４分 の１を選択するかは、減算器１０６に供給される被減数と減数が互いに等しく、 減算器１０６の差出力信号な０値とするので重要ではない。

ビデオ出力信号走査線が２＝１サブサンプル組中の２本の走査線の中間の時は、 マルチプレクサ１０３の１０７は、それぞれ、ラッチ１０４と１０８へ供給する ために、線記憶装置１０１と１０２の中の異なる１つからの出力を選択する。第 ２図の表において、マルチプレクサ１０３の選択が１０７と反対であるという表 示とマルチプレクサ１０７の選択が１０３と反対という表示は、マルチプレクサ １０３と１０７が線記憶装置１０１と１０２の中の互いに反対のものから選択し ているということを示す、マルチプレクサ１１１はその制御信号によってラッチ １１２に対して、減算器１０６の差出力信号の２分の１を選択するようにされる 。

例えば、出力ビデオ信号の２番目の走査線において、マルチプレクサ１０３と１ ０７が減算器１０６に対する被減数と減数として、それぞれ、２：ｌサブサンプ ル組のＬ２とＬ３とを選択した場合には、その差出力信号り、−Ｌ２は２分割さ れて、減算器１１３に対する（１．、−１，２）／２の減数信号が生成される。

これをＬ２被減数信号から減算して、減算器１１３は差出力信号として、Ｌ、− （（Ｌｌ　−Ｌｘ　）／２）＝　（Ｌｌ　／２）＋　（Ｌｘ　／２）を供給する 。即ち、２：ｌサブサンプル組走査線Ｌ２とＬ３が平均されて出力ビデオ信号の 第２番目の走査線が生成される。

第３図はビデオ入力信号が垂直方向に４：ｌサブサンプルされている場合の第１ 図の補間器の動作を表で示すものである。線記憶装置１０１と１０２の内容は第 １図の概略説明に説明したものと同様である。

ビデオ出力信号走査線が４：１サブサンプル組中の走査線に対応する時の動作は 、２：１サブサンプル組における走査線に対応している場合と同じである。出力 ビデオ信号走査線が４：１サブサンプル組中の２本の走査線の中間にある場合の 動作は、出力ビデオ信号走査線か２：１サブサンプル組中の２本の走査線の中間 にある場合の動作と同じである。

４：１サブサンプル組からの垂直補間の他の２つの空間位相はもっと興味のある ものである。マルチプレクサ１０３と１０７はそれぞれ、ビデオ出力信号走査線 に近い方のサブサンプル走査線と遠い方のサブサンプル走査線を選択して、それ ぞれラッチ１０４と１０８へ供給する。マルチプレクサ１１１はその制御信号に よって、ラッチ１１２へ減算器１０６の差出力信号の４分の１を選択して供給す る。

例えば、出力ビデオ信号の２番目の走査線において、Ｌ、は３／４で重み付けが され、Ｌｌは１／４で重み付けがなされる。マルチプレクサ１０３はり、を出力 ビデオ信号走査線により近い２：ｌサブサンプル組走査線として選択し、マルチ プレクサ１０７はＬｌを出力ビデオ信号走査線からより遠い２二１サブサンプル 組走査線として選択する。マルチプレクサ１１１はその制御信号によって、減算 器１０６の差出力信号（Ｌｌ　−Ｌｍ　）が１７２回路１０９と１１０において ４分の１にされるようにする。減算器１１３は（Ｌｌ−ｔ、ｔ）／４をＬｌから 減じて、差出力信号り。

−（（Ｌ、−Ｌｍ　）／４）＝　（３Ｌ１　／４）＋　ｌｘ　／４）を生成する 。

一方出力ビデオ信号の４番目の走査線においては、Ｌｌは３／４で重み付けされ 、Ｌ、が１／４で重み付けされる。マルチプレクサ１０３はＬｌを近い方の２： ｌサブサンプル組走査線として選択し、マルチプレクサ１０７は遠い方の２：１ サブサンプル組走査線としてり、を選択する。減算器１０６の（Ｌｍ−Ｌｔ）差 出力信号はマルチプレクサ１１１の制御の下に、１／２回路１０９と１１０にお いて４分の１とされる。減算器１１３がＬｌから（Ｌｌ−Ｌｌ）／４を減じて差 出力信号Ｌｌ−（ｌｔ　−Ｌｌ　）／４）＝　（Ｌ　＋　／　４　）　＋　（３ Ｌ　２　／　４　）を生成する。

第４図の水平補間器において、ビデオ入力信号は水平方向にＰ：１（但し、Ｐは ２または４とすることができる）でサブサンプルされる。このビデオ入力信号と しては第１図の垂直補間器の加算器／減算器１１３からの差出力信号を用いるこ ともできる。このビデオ入力信号は１／２回路（÷２回路）１２１に供給される 。この１／２回路１２１は普通は単なる３ビット位置シックである。１／２回路 １２１からの１７２ビデオ入力信号は別の１７２回路１２２に供給されて１／４ ビデオ入力信号が生成される。マルチプレクサ１２３が、真（ＴＲＵＥ）信号に よって減算器として動作するようにされる加算器／減算器１２５の加数／被減数 入力母線に接続されているデータラッチ１２４に対して、２分の１ビデオ入力値 号か４分の１ビデオ入力値号のいずれか一方を選択する。

ｐの値が２に等しいとして、ビデオ入力信号サンプルの水平走査線の開始点にお いて、マルチプレクサ１２３はラッチ１２４に対して２分の１ビデオ入力値号を 選択する。マルチプレクサ１２６は、加算器／減算器１２５の加数／減数入力に 接続されているデータラッチ１２７に対してゼロ入力信号を選択し、従って差出 力信号はビデオ入力信号の初めのサンプルＳ、の２分の１となる。この２分の１ の値Ｓ、／２は偽（ＦＡＬＳＥ）信号によつて加算器として動作するようにされ る加算器／減算器１２９に対して２つの加数信号の中の一方を供給するデータラ ッチ１２８に供給される。マルチプレクサ１３０は加算器１２９に対する２つの 加数信号の他方を供給するデータラッチ１３１にこの２分のｌ値Ｓ□／２を選択 して供給する。加算器１２９の和出力はこれらの２分の１値の和、即ち、走査線 の１番目のビデオ入力信号サンプルの金偏Ｓｌとなる。

ｐが２てあれ４てあれ、走査線の残りについては、マルチプレクサ１３０はラッ チ１３１に対して加算器１２９の和出力を選択する。これによりて、出力サンプ ル周波数てクロックされる累算動作が行われる。減算器１２５からの頻出力信号 が、１つのビクセルから次のピクセルへの変化の量を示し、これが加算器１２９ の和出力を増加させる０次に、初めにＰが２に等しい場合、次にＰか４に等しい 場合について、この増分がどのように計算されるかを考えてみる。

Ｐが２に等しい場合、マルチプレクサ１２３は走査線全体を通じてラッチ１２４ に対して２分の１ビデオ入力値号を選択する。マルチプレクサ１２６はラッチ１ ２７に対して初めのサンプルの２分の１の値Ｓ、／２を選択し、この値は減算器 １２５において、ラッチ１２４にクロ！り制御によって供給された２番目のサン プルの２分のｌ値Ｓ２／２から減じられる。減算器１２５は、２つの出力クロッ クサイクルにわたって累算するために差出力信号（Ｓ２／２）−（Ｓｌ　／２） を供給する。加算器１２９からのＳ。

出力サンプルは１番目の出力クロックサイクルで（Ｓ２／２）−（Ｓｌ　／２） だけ増加させられて、出力サンプルＳｌ　＋　（（ｓ、／２）−（Ｓｌ　／２） ）＝　（ｓｔ　／２）＋　（Ｓ２／２）が生成される。この出力サンプルは２番 目のクロックサイクルで（Ｓｌ　／２）−（ｓｔ　／２）だけ増加させられて、 出力サンプル（Ｓｌ　／２）＋（Ｓｔ　／２）＋　（（Ｓａ　／２）−（Ｓ、／ ２））＝３２が生成される。ついで、マルチプレクサ１２６がラッチ１２７にゼ ロを選択して供給し、減算器１２５の差出力信号をＳ２／２に変える。ついで、 増分（３３／２）−（Ｓｌ／２）を生成するためのサイクルが、マルチプレクサ １２６がラッチ１２７に対してＳ２／２を選択した時に開始される。（（Ｓｌ　 ／２）−（Ｓｌ　／２））は次の２出力クロツクサイクルで累算される。減算器 】２５の出力に増分（（Ｓ（Ｋ−１＋／２）−（Ｓｈ　／２））を発生させ、こ れを２つの出力クロックサイクルで累算するこのやり方が、順次大きな整数値ｋ を持つ走査線を通じて継続して行われる。

ｐが４に等しい場合は、マルチプレクサ１２３は走査線全体を通してラッチ１２ ４にビデオ入力信号の４分の１を選択する。前節に説明した（　（Ｓ（Ｋ−１） 　／２）　　　（Ｓｋ／２））を求める方法と同様にして、増分（（Ｓ　ｔｕ＝ Ｉ）／４）−（Ｓｋ　／４））が計算される。この増分は２出カサイクルてはな く、４つの連続出力サイクルの間累算され、その後、次の増分か計算される。

Ｐが４に等しい場合、１番目のサンプルの２分の１と４分の１との組合わせを利 用して水平補間器を初期化する多くのモードかある。１番目の有効なサンプルか 発生するまでの遅延とクロック構成の複雑さとの間にトレードオフ（かねあい） がある、ｐが４である場合の第４図の回路の１つの動作モードを第５図を参照し て説明する。このモードは、初期化を含めて水平線全体について同じクロッキン グ信号を用いる。

第５図をまず参照すると、信号ＣＬＫＩとＣＬＫ２は出力ピクセル周波数、即ち 、入力ビクセル周波数の４倍に等しい周波数を持っている。信号ＣＬＫ２は信号 ＣＬＫ１に対して遅延させられて３つ、図示の例では、遅延は９０度である。第 ４図の減算器１２５と加算器１２９は信号ＣＬＫＩに同期して動作するものと考 える。さらにラッチ１２７と１３１は、出力値が生成されるビクセル期間内に減 算器１２５と加算器１２９からの上記出力値をそれぞれ捕獲することが要求され る。これは、ラッチ１２７と１３１を加算器と減算器の同期動作に対して遅延さ れたクロック信号でクロックすることによって行うことかできる０位相遅延の量 は装置の速度ど所望のピクセル周波数の関数である０回路設計の分野における出 業者は１選択した装置のパラメータとシステムの設計ピクセル周波数とに従って この遅延を設定するであろう。

ラッチ１２４　、１２７　、１２８及び１３１は「データ」ラッチ、即ちｒＤ５ Ｊラッチとする。このようなラッチはクロック入力を有しており、この入力（正 とする）における遷移に応答して、この遷移の直前にそのデータ入力端子にあっ たデータをロートする。信号ＣＬＫ　　１２４．　ＣＬＫ　１２７、ＣＬＫ１２ ８及びＣＬＫ１３１は、それぞれ、ラッチ１２４　、１２７　、１２８及び１３ １のクロック入力端子に供給されるクロック信号である。クロック信号は狭いパ ルスを持つものとして示ざねているが、実際は適切な時間に各回路素子へゲー１ −される信号ＣＬＫＩとＣＬＫ２の各パルスとすることかできる。

また、第５図には、減算器１２７により供給される出力値（即ち、ＤＡＴＡ　１ ２７）と加算器１２９により供給される出力値と共に各クロック期間中の各ラッ チ中のデータ値も示されている。

入力ピクセル値Ａ、Ｂ、Ｃはビデオ信号の圧縮された線の最初の３つのビクセル 値であり、ビクセル値Ａは通常は、ビデオ信号の非圧縮線の１番目のビクセル値 となる。入力ビクセル値Ａを（各水平線期間の開始点で）供給する直前に、第４ 図のシステムは全てのラッチの内容か０値となるようにリセットされる。さらに 、マルチプレクサ１２３は除算器１２２をラッチ１２４に結合するようにされ、 マルチプレクサ１３０は加算器１２９の出力をラッチ１３１に結合するようにさ れる。マルチプレクサ１２３と１３０は、この動作モードては、各線期間中を通 じて、この状態に維持される。

入力値Ａか供給された後の信号ＣＬＫＩの最初の正の遷移において（Ｔ１）、信 号ＣＬＫ１２４か値Ａ／４をラッチ１２４にロードする。ラッチ１２７はゼロ（ リセット）値を有し、従って、減算器１２５は、ｌクロック期間後（Ｔ２）にソ ノ出力に値Ａ／４を供給すル、　ＣＬＫ　１２４は信号ＣＬＫＩの２番目のサイ クル（Ｔ＋　、Ｔｓ　、Ｔｓ）毎に、新しい値をラッチ１２４にロートする。

ＣＬＫ１２４がラッチ１２４をロードして１サイクル後（Ｔａ）、信号ＣＬＫ２ 及びソノ後の信号ＣＬＫ２（７）各２番目のサイクルと同期した信号ＣＬＫ］２ ７がマルチプレクサ１２６からのゼロ値をラッチ１２７にロートする。信号ＣＬ 　Ｋ　１２７の１番目のパルスの後、ラッチ】２４と１２７はそれぞれ値Ａ／４ とＯとを収容している。従りて、信号ＣＬＫＩの次のサイクル（Ｔ３）て、減算 器１２５は再び偵Ａ／４を供給する。すると、マルチプレクサ】２６は状態を変 え、信号ＣＬＫ２の次のサイクル（Ｔ、）及びその後の２番目のサイクル毎に（ Ｔｙ、Ｔ＋＋・・・・）、信号ＣＬＫ１２７は減算器１２５からの出力をラッチ １２７にロードし、その値は信号ＣＬＫ２の３周期の間保持される。

上述したような信号ＣＬＫ１２７の１番目のパルスの後（第５図に示すＣＬＫ１ ２７の２番目のパルス）は、ラッチ１２７は値Ａ／４を収容している。信号ＣＬ ＫＩのこの周期と次に続く周期（Ｔ３　、Ｔ、）の間、ラッチ１２４と１２７の 各々は値Ａ／４を収容しているので、減算器１２５は統く２クロック周期（Ｔ４ 　、　Ｔｓ　）の間、０の出力値を供給する。

信号ＣＬＫｉ２８の１番目のパルスは周期Ｔユの間で生じ、その後は２番目の周 期毎に発生し、その時に、ラッチ１２８は減算器１２５からの出力てロードされ る。ラッチ１２８にロードされる値は、最も新しい入力ビクセルの値からその前 の入力ビクセルの値を差引いた量の１／ｐ倍に等しい、信号ＣＬＫ２の各周期に 現われるパルスを有する信号ＣＬＫ１３１がラッチ１３】を加算器１２９により 供給された前の出力値でロードする０周期Ｔ、において。

この値は０に等しく、従って、周期Ｔ４では、加算器１２９の出力はＡ／４であ る。この値は周期Ｔ４でラッチ１３］にロードされ、ラッチ１２８により供給さ れる値Ａ／４に加算されて周期Ｔ、において値Ａ／２が供給される。

期間Ｔ１に加算器１２９によって供給される出力値は、期間Ｔ□、に生じる第５ 図に示したラッチ１２８と１３１中の値を加算して求めることができる。１番目 の有効な補間された出力値は期間Ｔｔで発生し、それに統〈全ての出力値は有効 なビクセル値である。

Ｓ４図の水平補間器は１７２回路の代りに１７４（÷４）回路を用いることによ り変更することがてきる。このようにすると、４：ｌの水平サブサンプリングを 全（ｆｕｌｌ）水平サンプリングにリサンプルする水平方向の補間と、８：１の 水平サブサンプリングを全水平サブサンプリングにリサンプルする水平補間との 間での選択が可能になる。前述の開示内容を知った当業者は、２：１．４：ｌあ るいは８：１の水平方向サブサンプリングからの補間を可能にする水平補間器を 容易に設計できる。８：ｌの垂直方向サブサンプリングが用いられる場合には、 １つおきのフィールドで線インターレースを用いかつ第１図の補間器を４：ｌモ ードで使用することによってこれを行うことが好ましい。

しかし、８：１の垂直サブサンプリングと共に順次走査方式が望まれる場合には １次のようにして行うことができる。第１図の線記憶装置１０１と１０２への入 力母線を、ＶＲＡＭ出力と第１図の補間器出力との間で選択動作が可能なマルチ プレクサから取る。垂直方向にサブサンプルされた走査線からの垂直補間を用い ることなく生成できる表示走査線の線トレース期間の直前の線リトレース期間中 に、その前の垂直方向にサブサンプルされた線を保持する線記憶装置が、その後 の垂直にサブサンプルされた線でロードされる０次の線リトレース期間に２つの 線記憶装置の内容が第１図の補間器によって２分の１の重み付けがなされ、加算 される。この和は、前の線リトレース期間中にロードされた線記憶装置の内容を 読出後書込み動作で置換するために用いられる。線記憶装置１０１と１０２とを 、４つめ毎の表示走査線トレース期間に接する縁りトレース期間に、補間された 線で異なる口。

−ディングをするほかは、第１図の補間器は４：１モードで動作させられる。

２：＋ｔ、ｔプブプシグル入ｆ）：ＬｔＡ農ＬＬＬ２．Ｌｊ、Ｌ番、ＬよＬ（Ｌ ７１シで／１初イ１４：１１エブブプン１ル入ｆＪ乏ｆ−，８炙Ｌｌ、Ｌ２．Ｌ Ｉ　ＬＩ、　Ｌｓ　　Ｌ（Ｌ７１ｒ−ｎｋ＋ｚ国際調査報告 国際調査報告 ｕｓ　Ｅ１８００９４３ ＳＡ　　　　２１８３１

Claims (6)

【特許請求の範囲】
1. １．ピクセルデータの少なくとも１本の偶数番目と奇数番目の連続する線が同時 に発生する、連続する順序数が付された線として発生するビデオデータを伸張す るための補間装置であって、特徴として、 それぞれビデオデータの偶数及び奇数番目の線を受取る第１と第２の入力ポート と、 上記第２の入力ポートに結合された第１の入力接続と、上記第１の入力ポートに 結合された第２の入力接続と、その入力接続の一方に受取ったデータを第１マル チプレクサ制御信号に応答して供給する出力接続とを有する第１のマルチプレク サ（ｌ０３）と、それぞれ上記第２と第１の入力ボートに結合された第１と第２ の入力接続と、その入力接続の一方に受取ったデータを第２マルチプレクサ制御 信号に応答して供給する出力接続とを有する第２のマルチプレクサ（１０７）と 、それぞれ上記第１と第２のマルチプレクサの出力接続に接続された被減数及び 減数入力接続と、差信号出力接続とを有する第１の減算器（１０６）と、上記第 １のマルチプレクサの出力接続に結合された被減数入力接続と、減数入力接続と 、伸張されたビデオデータが供給される差出力接続とを有する第２の減算器（１ １３）と、 上記第１の減算器の出力接続と上記第２の減算器の減数入力接続との間に結合さ れた所定のパタンで値を重み付けする重み付け手段（１０９〜１１１）と、を有 する少なくとも第１の補間器を含む補間装置。
2. ２．上記第１の補間器とカスケードに配置され、整数ｐだけビデオデータの密度 を増大させる第２の補間器を含み、この第２の補間器は、 上記第２の減算器（１１３）の出力接続に結合されており、少なくともビデオデ ータを係数１／ｐで重み付けする別の重み付け手段（１２１〜１２３）と、被減 数、減数及び差出力接続を有する第３の減算器（１２５）と、 上記別の重み付け手段と上記第３の減算器の被減数入力接続との間に結合されて おり、密度がｐだけ増大したビデオデータのｐピクセル期間、そこにラッチされ たデータを記憶する第１のラッチ（１２４）と、０値データを受取るための第１ の入力接続と、上記第３の減算器の差出力接続に結合された第２の入力接続と出 力接続とを有し、この出力接続に対して０値データと上記第３の減算器からの出 力値とを交互に結合するようにされる第３のマルチプレクサ（１２６）と、上記 第３のマルチプレクサの出力接続と上記第３の減算器（１２５）の減数入力接続 との間に結合されていて、上記第３のマルチプレクサにより供給される上記０値 データと上記第３の減算器の出力値とを選択的にラッチする第２のラッチ（１２ ７）と、 第１と第２の入力接続と、伸張されたビデオデータを供給する出力接続とを有す る加算器（１２９）と、上記第３の減算器の出力接続と上記加算器の第１の入力 接続との間に結合されており、上記第３の減算器によって供給されるデータをラ ッチし、ｐピクセル期間上記データを記憶する第３のラッチ（１２８）と、上記 加算器の出力及び第２の入力接続間に結合されており、上記加算器と共に累算器 を構成する帰還路を形成する手段（１３０、１３１）と、 を含むものであることを特徴とする請求項１に記載の装置。
3. ３．ｐを正の整数として、ラスタの１つの次元におけるｐ番目毎のピクセルを表 わすビデオデータを伸張するためのものであって、 上記ビデオデータを受取る入力ポートと、この入力ボートに結合されており、上 記ビデオデータを係数１／ｐで重み付けする重み付け手段（１２１、１２２、１ ２３）と、 この重み付け手段に結合されており、重み付けされたビデオデータの連続するサ ンプルの差を発生する減算手段（１２５、１２６、１２７）と、 この減算手段に結合されており、上記伸張されたビデオデータのｐピクセル期間 、上記減算手段によって供給される差の値をラッチし、このラッチされた差の値 をその出力接続に供給するラッチ（１２８）と、このラッチに結合されており、 伸張されたビデオデータに対応し、上記伸張されたビデオデータの各ピクセル期 間毎に上記ラッチにより供給される差の値だけ増加される連続する和の値を発生 する累算器手段（１２９、１３０、１３１）と、 を含む補間器。
4. ４．上記減算手段（１２５、１２６、１２７）が、上記重み付け手段に結合され た被減数入力接続と、出力接続と、減数入力接続とを有する減算器（１２５）と 、この減算器の出力接続と０値データの源とにそれぞれ結合された第１と第２の 入力接続とを有し、上記０値データと上記減算器により供給される差の値とを交 互に供給するマルチプレクサ（１２６）と、 このマルチプレクサの出力接続と上記減算器の減数入力接続との間に結合されて おり、上記０値データと上記減算器により供給される上記差の値の１つとをラッ チするような状態に選択的におかれる別のラッチ（１２７）と、を含むことを特 徴とする請求項３に記載の装置。
5. ５．上記累算器手段（１２９、１３０、１３１）が、上記ラッチに結合された第 １の入力接続と、第２の入力接続と，出力接続とを有する加算器（１２９）と、 それぞれ上記加算器の出力接続と上記減算器とに結合された第１と第２の入力接 続を有する別のマルチプレクサ（１３０）と、 この別のマルチプレクサの出力接続と上記加算器の第２の入力接続との間に持合 された更に別のラッチ（１３１）と、 を含むことを特徴とする請求項４に記載の装置。
6. ６．上記累算器手段が、 上記ラッチに結合された第１の入力接続と、第２の入力接続、出力接続とを有す る加算器（１２９）と、上記減算手段と上記加算器の出力接続にそれぞれ結合さ れた第１と第２の入力接続と、出力接続とを有するマルチプレクサ（１３０）と 、 このマルチプレクサの出力接続と上記加算器の第２の入力接続との間に結合され 、上記伸張されたビデオデータの各ピクセル期間にサンプルをラッチするように される別のラッチ（１３１）と、 を含むことを特徴とする請求項３に記載の装置。