JPH0248936B2 - HANDOTAISHUSEKIKAIROSOCHI - Google Patents
HANDOTAISHUSEKIKAIROSOCHIInfo
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- JPH0248936B2 JPH0248936B2 JP59205509A JP20550984A JPH0248936B2 JP H0248936 B2 JPH0248936 B2 JP H0248936B2 JP 59205509 A JP59205509 A JP 59205509A JP 20550984 A JP20550984 A JP 20550984A JP H0248936 B2 JPH0248936 B2 JP H0248936B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路装置に関し、特に接
続されたマイクロプロセツサの種別を判定し該種
別に応じた動作を行なう半導体集積回路装置に関
する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device that determines the type of a connected microprocessor and performs an operation according to the type.
（従来の技樹）
従来、中央処理装置（以下単にCPUと称する）
と周辺機器例えばキーボードあるいはデイスプレ
イ装置等との間のインタフエースを行なう半導体
集積回路は周辺LSI装置（例えば非同期通信用ア
ダプタLSI、同期データ通信用LSI、非同期レシ
ーバ／トランスミツタLSI、ペリフエラルインタ
フエースアダプタ、CRTコントローラ等）と呼
ばれており、接続されるCPUの種別に応じて複
数種類のものが製器化されていた。これは、
CPUの種別に応じて制御信号の種類および内容
が異なるため、周辺LSI装置に内蔵されるインタ
フエース回路が異なるためである。CPUの種別
に応じた周辺LSIを製作するためには、マスター
スライス法によつてインタフエース回路を切り換
える方法が用いられていた。(Conventional technology tree) Conventionally, central processing unit (hereinafter simply referred to as CPU)
Semiconductor integrated circuits that interface between peripheral devices such as keyboards or display devices are peripheral LSI devices (e.g., asynchronous communication adapter LSI, synchronous data communication LSI, asynchronous receiver/transmitter LSI, peripheral interface adapter, CRT controller, etc.), and multiple types were manufactured depending on the type of CPU to be connected. this is,
This is because the types and contents of control signals differ depending on the type of CPU, and therefore the interface circuits built into the peripheral LSI devices differ. In order to manufacture peripheral LSIs according to the type of CPU, the master slice method was used to switch interface circuits.
ところが、このような従来形においては、
CPUの種別ごとに多種類の周辺LSIを生産する必
要があり、生産工程が複雑になると共に１種類当
たりの生産量が減少して量産効果が低下し、各
LSI装置の単数が高くなるという不都合があつ
た。 However, in this conventional form,
It is necessary to produce many types of peripheral LSIs for each type of CPU, which complicates the production process and reduces the production volume per type, reducing mass production effectiveness.
There was an inconvenience that the single LSI device was expensive.
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑
み、CPUの種別に係わりなく使用可能な周辺LSI
装置を提供し、周辺LSI装置の設計および生産工
程を簡略化すると共に、品質向上および低価格化
を図ることを目的とする。(Problems to be Solved by the Invention) In view of the problems in the conventional type described above, the present invention provides a peripheral LSI that can be used regardless of the type of CPU.
The purpose is to provide equipment, simplify the design and production process of peripheral LSI equipment, and improve quality and lower prices.
（問題点を解決するための手段）
上述の問題点を解決するため本発明によれば、
接続されたマイクロプロセツサから入力される複
数の制御信号のタイミング関係の相違にもとづき
該マイクロプロセツサの種類を判別するマイクロ
プロセツサ検索回路、および各々相異なる種類の
マイクロプロセツサと制御信号の授受を行なう複
数のインタフエース回路を具備し、該マイクロプ
ロセツサ検索回路の出力にもとづき接続されたマ
イクロプロセツサに対応するインタフエース回路
を選択することを特徴とする半導体集積回路装置
が提供される。(Means for solving the problems) According to the present invention, in order to solve the above problems,
A microprocessor search circuit that determines the type of microprocessor based on the difference in the timing relationship of a plurality of control signals inputted from the connected microprocessors, and transmitting and receiving control signals to and from different types of microprocessors. A semiconductor integrated circuit device is provided, which is characterized in that it is equipped with a plurality of interface circuits for performing the above operations, and selects an interface circuit corresponding to a connected microprocessor based on the output of the microprocessor search circuit.
（作用）
本発明によれば、上述のような手段を用いるこ
とにより、周辺LSI装置内において該LSI装置に
接続されたマイクロプロセツサ等のCPUの種別
が自動的に判定され対応インタフエース回路が選
択される。したがつて、１種類の周辺LSI装置を
用いるだけで複数の種別のCPUと周辺装置との
間のインタフエースを行なうことが可能になる。(Function) According to the present invention, by using the above-described means, the type of CPU such as a microprocessor connected to the LSI device is automatically determined in the peripheral LSI device, and the corresponding interface circuit is selected. Therefore, it is possible to interface between a plurality of types of CPUs and peripheral devices by using only one type of peripheral LSI device.
（実施例） 以下、図面により本発明の実施例を説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.
第１図は、本発明の１実施例に係わる半導体集
積回路装置としての周辺LSI装置の概略を示す。
同図の装置は、接続されたマイクロプロセツサ等
のCPUの種別を判定するCPU検索回路１、接続
されるCPUの種別ごとにそれぞれ設けられたＡ
タイプ用インタフエース２およびＢタイプ用イン
タフエース３、そして制御レジスタ４を具備す
る。 FIG. 1 schematically shows a peripheral LSI device as a semiconductor integrated circuit device according to an embodiment of the present invention.
The device shown in the figure includes a CPU search circuit 1 that determines the type of CPU such as a connected microprocessor, and a CPU search circuit 1 that determines the type of CPU such as a connected microprocessor.
It has a type interface 2, a B type interface 3, and a control register 4.
第１図の周辺LSI装置においては、図示しない
CPUから入力されたコントロール信号、例えば
イネーブル信号Ｅまたはリード信号、および
リードライト信号Ｒ／Ｗまたはライト信号等
がCPU検索回路１に入力され、CPU検索回路１
がこれらのコントロール信号を分析して接続され
ているCPUの種別を判定する。そして判定され
た種別に対応するインタフエース２または３にイ
ネーブル信号を入力して該インタフエースを起動
する。起動されたインタフエースはCPUから入
力された各コントロール信号に基づきレジスタコ
ントロール信号を作成して制御レジスタ４に印加
する。制御レジスタ４はこのレジスタコントロー
ル信号に応じてCPUに接続されたデータバスか
ら例えば８ビツトのデータD0，…，D7を取り込
み、あるいはレジスタ４のデータをCPUに転送
する。このような手順により、制御レジスタ４の
初期設定が行なわれこの制御レジスタ４の内容に
基づき周知のごとくCPUと図示しない周辺機器
との間のインタフエース動作が行なわれる。 In the peripheral LSI device shown in Figure 1,
Control signals input from the CPU, such as enable signal E or read signal, read/write signal R/W or write signal, etc., are input to CPU search circuit 1.
analyzes these control signals to determine the type of CPU connected. Then, an enable signal is input to the interface 2 or 3 corresponding to the determined type to activate the interface. The activated interface creates a register control signal based on each control signal input from the CPU and applies it to the control register 4. The control register 4 takes in, for example, 8-bit data D 0 , . . . , D 7 from the data bus connected to the CPU, or transfers the data in the register 4 to the CPU, in response to this register control signal. Through such a procedure, the control register 4 is initialized, and based on the contents of the control register 4, an interface operation between the CPU and a peripheral device (not shown) is performed as is well known.
ところで、現在市販されているCPUの種別と
しては大きく２つの系統に分かれ、米国モトロー
ラ社の系統のものと米国インテル社の系統のもの
がある。そして、この２つの系統のCPUは周辺
LSI装置に関連するコントロール信号の形式およ
びタイミングが異なつている。本発明に係わる周
辺LSI装置においてはこれらのコントロール信号
のタイミングの相違を検出してインタフエースの
切り換えを行なう。 By the way, the types of CPUs currently on the market are broadly divided into two types: those manufactured by Motorola, Inc. in the United States, and those manufactured by Intel, Inc. in the United States. The CPUs of these two systems are peripheral
The format and timing of control signals associated with LSI devices are different. In the peripheral LSI device according to the present invention, the difference in timing of these control signals is detected and the interface is switched.
第２図は、モトローラ社系のCPU（例えばＡタ
イプのCPUと称する）、およびインテル社系の
CPU（例えばＢタイプのCPUと称する）における
コントロール信号の波形を示す。同図ａに示すよ
うに、ＡタイプのCPUにおけるコントロール信
号としてはイネーブル信号Ｅ、チツプセレクト信
号、リードライト信号Ｒ／の３種類のもの
がある。また、ＢタイプのCPUのコントロール
信号としては、同図ｂに示すように、チツプセレ
クト信号、リード信号、およびライト信号
WTの３種類のものがある。 Figure 2 shows Motorola CPUs (referred to as A-type CPUs, for example) and Intel CPUs.
It shows the waveform of a control signal in a CPU (for example, referred to as a B-type CPU). As shown in Figure a, there are three types of control signals for the A type CPU: an enable signal E, a chip select signal, and a read/write signal R/. In addition, as shown in Figure b, the control signals of the B type CPU include a chip select signal, a read signal, and a write signal.
There are three types of WT.
これらの各コントロール信号の特徴をCPUの
種別ごとに抽出すると、まずＡタイプのCPUに
おいては、
(1) リードライト信号Ｒ／のライトモードすな
わち“Ｌ”レベルの期間中にイネーブル信号Ｅ
の“Ｈ”レベルの期間が含まれる。すなわち、
リードライト信号Ｒ／の立下がりエツジから
少なくとも約20nsec.の間イネーブル信号Ｅと
リードライト信号Ｒ／とが共に“Ｌ”レベル
となる。 If we extract the characteristics of each of these control signals for each type of CPU, first of all, in A-type CPUs, (1) the enable signal E is activated during the write mode of the read/write signal R/, that is, during the “L” level period;
This includes the "H" level period. That is,
Both the enable signal E and the read/write signal R/ are at the "L" level for at least about 20 nsec. from the falling edge of the read/write signal R/.
(2) イネーブル信号Ｅの立上がりエツジによりデ
ータ続み取りを行なう。(2) Data is continued on the rising edge of enable signal E.
また、ＢタイプのCPUにおいては、
(1) リード信号とライト信号とは同時に
アクテイブ“Ｌ”にならない。 In addition, in the B type CPU, (1) the read signal and write signal do not become active "L" at the same time.
(2) ライト信号の立上がりエツジによりデー
タ読み取りを行なう。(2) Data is read on the rising edge of the write signal.
このようなコントロール信号の特徴を分析する
と、CPUが周辺LSI装置内の制御レジスタに制御
データを書き込むいわゆるライトサイクルの最初
にCPUの種別を判定するためには、Ａタイプの
CPUにおける(1)の性質とＢタイプのCPUにおけ
る(1)の性質の相違を利用すればよいことがわか
る。 Analyzing the characteristics of such control signals, we find that in order to determine the type of CPU at the beginning of the so-called write cycle in which the CPU writes control data to the control register in the peripheral LSI device, type A is required.
It can be seen that the difference between the property (1) in the CPU and the property (1) in the B type CPU can be used.
第３図は、このような性質の相違を利用して
CPUの種別を判定するCPU検索回路の１例を示
す。同図の回路は、NORゲート５および６を有
するフリツプフロツプ７、該フリツプフロツプ７
の入力に接続されたNORゲート８およびインバ
ータ９、出力がＡタイプ用インタフエースに接続
されたANDゲート１０−１，１０−２，１０−
４，出力がＢタイプ用インタフエースに接続たれ
たANDゲート１１−１，１１−２，１１−４、
フリツプフロツプ７の出力と各ANDゲート１０
−１，１０−２，１０−４の入力との間にそれぞ
れ接続されたインバータ１２−１，１２−２，１
２−４を具備する。各ANDゲート１１−１，１
１−２，１１−４の一方の入力は直接フリツプフ
ロツプ７の出力に接続されている。また、アンド
ゲート１０−１および１１−１，１０−２および
１１−２，１０−４および１１−４の他方の入力
はそれぞれCPUに接続されるコントロール信号
端子Ｔ１，Ｔ２，Ｔ４に接続されている。また、
Ｔ５はリセツト信号が印加される端子であ
り、インバータ９の入力に接続されており、周辺
LSIの用途に応じて、内部回路で作成する場合も
ある。 Figure 3 uses these differences in properties to
An example of a CPU search circuit that determines the type of CPU is shown. The circuit of the figure includes a flip-flop 7 having NOR gates 5 and 6;
NOR gate 8 and inverter 9 connected to the inputs of, AND gates 10-1, 10-2, 10- whose outputs are connected to the A type interface.
4. AND gates 11-1, 11-2, 11-4 whose outputs are connected to the B type interface,
The output of flip-flop 7 and each AND gate 10
Inverters 12-1, 12-2, 1 connected between the inputs of -1, 10-2, 10-4, respectively.
2-4. Each AND gate 11-1, 1
One of the inputs of flip-flops 1-2 and 11-4 is directly connected to the output of flip-flop 7. Further, the other inputs of AND gates 10-1 and 11-1, 10-2 and 11-2, 10-4 and 11-4 are connected to control signal terminals T1, T2, and T4 connected to the CPU, respectively. There is. Also,
T5 is a terminal to which a reset signal is applied, and is connected to the input of the inverter 9.
Depending on the purpose of the LSI, it may be created using an internal circuit.
第３図の回路を含む周辺LSI装置が例えばＡタ
イプのCPUに接続されている場合には、各コン
トロール信号端子Ｔ１，Ｔ２，Ｔ４にはそれぞれ
リード／ライト信号Ｒ／、イネーブル信号Ｅ、
チツプセレクト信号が印加される。また、Ｂ
タイプのCPUが接続されている場合には各端子
Ｔ１，Ｔ２，Ｔ４にはそれぞれライト信号、
リード信号、チツプセレクト信号が印加さ
れる。周辺LSI装置の初期設定の際には端子Ｔ５
のリセツト信号が一時的に“Ｌ”レベルと
され、フリツプフロツプ７のノアゲート６の一方
の入力端子に、“Ｈ”レベルの信号が印加される。
これにより、フリツプフロツプ７の出力すなわち
NORゲート５の出力が“Ｈ”レベルとなる。し
たがつて、アンドゲート１１−１，１１−２，１
１−４の一方の入力に“Ｈ”レベルの信号が印加
され、各コントロール信号端子Ｔ１，Ｔ２，Ｔ４
がそれぞれＢタイプ用インタフエースに接続され
る。すなわち、第３図の回路においては、当初Ｂ
タイプのCPUに対応する状態とされている。そ
して、第３図の回路を含む周辺LSI装置はＡタイ
プのCPUに接続されている場合には、コントロ
ール信号端子Ｔ１およびＴ２にそれぞれ印加され
るリード／ライト信号Ｒ／およびイネーブル信
号Ｅが同時に“Ｌ”レベルとなる期間が生じ、し
たがつてノアゲート８の出力が“Ｈ”レベルとな
つてフリツプフロツプ７の出力を“Ｌ”レベルと
する。したがつて、アンドゲート１０−１，１０
−２，１０−４の一方の入力に高レベルの信号が
印加され、コントロール信号端子Ｔ１，Ｔ２，Ｔ
４がＡタイプ用インタフエースに接続される。す
なわち、初期設定の際のライトサイクルにおいて
コントロール信号端子Ｔ１およびＴ２の信号が同
時に“Ｌ”レベルとなつたことを検出し周辺LSI
装置をＡタイプ用のCPUに対応可能な状態に設
定する。 When a peripheral LSI device including the circuit shown in FIG. 3 is connected to, for example, an A type CPU, each control signal terminal T1, T2, T4 has a read/write signal R/, an enable signal E,
A chip select signal is applied. Also, B
When a type of CPU is connected, each terminal T1, T2, T4 receives a write signal,
A read signal and a chip select signal are applied. When initializing peripheral LSI devices, use terminal T5.
The reset signal of is temporarily set to the "L" level, and a signal of the "H" level is applied to one input terminal of the NOR gate 6 of the flip-flop 7.
This results in the output of flip-flop 7, i.e.
The output of NOR gate 5 becomes "H" level. Therefore, AND gates 11-1, 11-2, 1
An "H" level signal is applied to one input of terminals 1-4, and each control signal terminal T1, T2, T4
are respectively connected to the B type interface. That is, in the circuit of Fig. 3, initially B
The state corresponds to the type of CPU. When the peripheral LSI device including the circuit shown in FIG. 3 is connected to an A type CPU, the read/write signal R/ and the enable signal E applied to the control signal terminals T1 and T2, respectively, are simultaneously " There occurs a period in which the NOR gate 8 goes to the "H" level, and the output of the flip-flop 7 goes to the "L" level. Therefore, and gate 10-1,10
-2, 10-4, a high level signal is applied to one input of the control signal terminals T1, T2, T
4 is connected to the A type interface. That is, in the write cycle during initial setting, it is detected that the signals of control signal terminals T1 and T2 become "L" level at the same time, and the peripheral LSI
Set the device to be compatible with the A type CPU.
第４図は、CPU検索回路の他の例を示す。同
図の回路は、第３図の回路におけるNORゲート
８に代えてインバータ１３，１４、NANDゲー
ト１５およびインバータ１６を用いたものであ
る。インバータ１４は、高抵抗インバータ（立下
がりを遅くし、立上がりを速くしたインバータ）
であつて、他のインバータに比して出力インピー
ダンスを大きくし信号の遅延時間が大きくなるよ
うにされたものである。このような構成によつ
て、コントロール信号端子Ｔ２に印加されるイネ
ーブル信号Ｅの立上がりのタイミングを遅延させ
リード／ライト信号Ｒ／と該イネーブル信号Ｅ
とが共に低レベルである時間が長くなり、フリツ
プフロツプ７が確実にセツトされる。その他の動
作は第３図の回路と同じであるから説明を省略す
る。 FIG. 4 shows another example of the CPU search circuit. The circuit shown in the figure uses inverters 13, 14, a NAND gate 15, and an inverter 16 in place of the NOR gate 8 in the circuit shown in FIG. The inverter 14 is a high-resistance inverter (an inverter that slows down the fall and speeds up the rise)
This inverter has a larger output impedance and a longer signal delay time than other inverters. With this configuration, the rise timing of the enable signal E applied to the control signal terminal T2 is delayed, and the read/write signal R/ and the enable signal E are
This increases the time during which both are at low level, ensuring that the flip-flop 7 is set. Other operations are the same as those of the circuit shown in FIG. 3, so explanations will be omitted.
（発明の効果）
このように、本発明によれば、１種類の周辺
LSI装置によつて複数のタイプのCPUに対処する
ことが可能となり、１種類のLSI装置をより多数
生産することとなるから品質が向上しかつ単価を
安くすることが可能となる。(Effect of the invention) As described above, according to the present invention, one type of peripheral
LSI devices make it possible to handle multiple types of CPUs, and because a larger number of one type of LSI device can be produced, quality can be improved and the unit price can be lowered.
第１図は本発明の１実施例に係わる周辺LSI装
置の内部構成を示す部分的ブロツク回路図、第２
図ａおよびｂはそれぞれ相異なる種別のCPUの
コントロール信号等を示す波形図、そして第３図
および第４図はそれぞれ本発明に係わる周辺LSI
装置に用いられるCPU検索回路の例を示すブロ
ツク回路図である。
１……CPU検索回路、２……Ａタイプ用イン
タフエース、３……Ｂタイプ用インタフエース、
４……制御レジスタ、５，６，８……NORゲー
ト、７……フリツプフロツプ、９，１２−１，１
２−２，１２−４，１３，１４，１６……インバ
ータ、１０−１，１０−２，１０−４，１１−
１，１１−２，１１−４……ANDゲート、１５
……NANDゲート。
FIG. 1 is a partial block circuit diagram showing the internal configuration of a peripheral LSI device according to an embodiment of the present invention, and FIG.
Figures a and b are waveform diagrams showing control signals of different types of CPUs, respectively, and Figures 3 and 4 are peripheral LSIs related to the present invention, respectively.
FIG. 2 is a block circuit diagram showing an example of a CPU search circuit used in the device. 1... CPU search circuit, 2... Interface for A type, 3... Interface for B type,
4...Control register, 5,6,8...NOR gate, 7...Flip-flop, 9,12-1,1
2-2, 12-4, 13, 14, 16...Inverter, 10-1, 10-2, 10-4, 11-
1, 11-2, 11-4...AND gate, 15
...NAND gate.
Claims (1)
る複数の制御信号のタイミング関係の相違にもと
づき該マイクロプロセツサの種類を判別するマイ
クロプロセツサ検索回路、および各々相異なる種
類のマイクロプロセツサと制御信号の授受を行な
う複数のインタフエース回路を具備し、該マイク
ロプロセツサ検索回路の出力にもとづき接続され
たマイクロプロセツサに対応するインタフエース
回路を選択することを特徴とする半導体集積回路
装置。1. A microprocessor search circuit that determines the type of microprocessor based on the difference in the timing relationship of a plurality of control signals input from the connected microprocessors, and 1. A semiconductor integrated circuit device comprising a plurality of interface circuits for sending and receiving data, and selecting an interface circuit corresponding to a connected microprocessor based on the output of the microprocessor search circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205509A JPH0248936B2 (en) | 1984-10-02 | 1984-10-02 | HANDOTAISHUSEKIKAIROSOCHI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205509A JPH0248936B2 (en) | 1984-10-02 | 1984-10-02 | HANDOTAISHUSEKIKAIROSOCHI |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184764A JPS6184764A (en) | 1986-04-30 |
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Family
ID=16508041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205509A Expired - Lifetime JPH0248936B2 (en) | 1984-10-02 | 1984-10-02 | HANDOTAISHUSEKIKAIROSOCHI |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0248936B2 (en) |
Families Citing this family (7)
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-
1984
- 1984-10-02 JP JP59205509A patent/JPH0248936B2/en not_active Expired - Lifetime
Also Published As
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|---|---|
| JPS6184764A (en) | 1986-04-30 |
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