JPH0246145Y2 - - Google Patents
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Description
【考案の詳細な説明】
本考案はマトリクステレビジヨンの同期回路に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronization circuit for matrix television.
本考案について説明する前に従来のマトリクス
テレビジヨンについて説明する。 Before explaining the present invention, a conventional matrix television will be explained.
第１図はシリコン基板上にMOSトランジスタ
によるスイツチング素子と画素電極をマトリクス
状に配置し液晶表示体の背面基板とし、液晶表示
セルを構成した液晶テレビジヨンの画素電極、ス
イツチングトランジスタ、及び駆動回路を示す図
である。（テレビジヨン学会誌昭和53年12月号
P73〜77）
第１図はＸ方向にｎ列、Ｙ方向にｍ行の画素を
もつ液晶パネルー１０１を駆動するテレビジヨン
を示している。液晶パネルはmn個のスイツチン
グトランジスタ−１０２、蓄積用コンデンサー１
０３、液晶電極−１０４が図のように接続され行
ドライバー１０５、列ドライバー１０６に接続さ
れている。各列は図のようにD1，D2，…Dn、各
行はG1，G2，…Gmと名を付し以後列D1，D2…
のように呼ぶことにする。例ドライバー１０６は
ｎ段のシフトレジスター１０７、ｎ個のサンプル
アンドホールド回路−１０８、及びｎ個の増幅器
−１０９により構成されている。 Figure 1 shows the pixel electrodes, switching transistors, and drive circuit of a liquid crystal television in which switching elements and pixel electrodes using MOS transistors are arranged in a matrix on a silicon substrate, which serves as the back substrate of a liquid crystal display, and constitutes a liquid crystal display cell. FIG. (December 1973 issue of the Journal of the Television Society
P73-77) Figure 1 shows a television that drives a liquid crystal panel 101 having n columns of pixels in the X direction and m rows of pixels in the Y direction. The liquid crystal panel has mn switching transistors - 102 and storage capacitor 1.
03, a liquid crystal electrode 104 is connected to a row driver 105 and a column driver 106 as shown in the figure. Each column is named D 1 , D 2 , ...Dn, and each row is named G 1 , G 2 , ...Gm as shown in the figure, and the columns D 1 , D 2 ...
I will call it like this. The example driver 106 includes an n-stage shift register 107, n sample-and-hold circuits 108, and n amplifiers 109.
一方、放送局から送られてくる電波はアンテナ
１１０により受信されチユーナ１１２により選
局、周波数変換され中間周波増幅器−１１３に入
力される。中間周波増幅器１１３により増幅され
た信号は映像検波回路−１１４により復調、音声
分離される。音声信号は音声回路１１５により復
調増幅されスピーカを駆動する。一方、映像信号
はサンプルアンドホールド回路１０８、及び制御
信号発生回路１１７に送られる。制御信号発生回
路は映像信号から同期信号を分離し列ドライバー
１０６、行ドライバーを制御するための信号を発
する。 On the other hand, radio waves sent from a broadcasting station are received by an antenna 110, tuned by a tuner 112, frequency converted, and input to an intermediate frequency amplifier 113. The signal amplified by the intermediate frequency amplifier 113 is demodulated and audio separated by the video detection circuit 114. The audio signal is demodulated and amplified by the audio circuit 115 to drive a speaker. On the other hand, the video signal is sent to the sample and hold circuit 108 and the control signal generation circuit 117. The control signal generation circuit separates the synchronization signal from the video signal and generates a signal for controlling the column driver 106 and row driver.
第２図ａ〜ｆは行ドライバーの各波形を示す図
であり、液晶表示体のスイツチングトランジスタ
−１０２がｎチヤンネルMOSトランジスタの場
合を列にとつている。第２図ａは映像信号をあら
わす。映像信号は垂直同期信号、水平同期信号が
重畳されている。図中T1は垂直同期信号区間、
T2は垂直帰線区間、T3は映像信号区間である。
水平同期信号と次の水平同期信号が発するまでの
時間を1Hと言う。第１図に示す各行G1，G2，G3
に支えられる電圧波形はそれぞれ第２図ｄ，ｅ，
ｆのように1Hづつずれて、高い電位が出力され
水平帰線区間において各列のスイツチングトラン
ジスタ−１０２を順次導通させ各画素の蓄積コン
デンサ１０３に液晶駆動電界を充電する。このよ
うな波形は通常ｍ段のシフトレジスタを利用し発
生される。すなわち行ドライバー１０５はシリア
ンインパラレルアウトのシフトレジスタとゲート
回路が利用される。該シフトレジスタのシリアル
イン入力端子には第２図ｂのようなパルスが垂直
同期信号に呼応し与え、またシフトレジスタの転
送クロツクは水平第２図ｃのような同期信号と同
一周数のクロツクパルスを与えると同図ｄ，ｅ，
ｆ…のような波形が得られる。これ等、第２図
ｂ，ｃに示すような波形は制御信号発生回路１１
７より発生される。 FIGS. 2a to 2f are diagrams showing each waveform of the row driver, and the columns are arranged in the case where the switching transistor 102 of the liquid crystal display is an n-channel MOS transistor. FIG. 2a shows a video signal. The video signal has a vertical synchronization signal and a horizontal synchronization signal superimposed on it. In the figure, T 1 is the vertical synchronization signal section.
T 2 is a vertical blanking interval, and T 3 is a video signal interval.
The time between one horizontal sync signal and the next horizontal sync signal is called 1H. Each row G 1 , G 2 , G 3 shown in Figure 1
The voltage waveforms supported by are shown in Figure 2 d, e, and
A high potential is outputted with a shift of 1H as indicated by f, and the switching transistors 102 of each column are sequentially turned on in the horizontal retrace interval to charge the storage capacitor 103 of each pixel with a liquid crystal driving electric field. Such waveforms are usually generated using an m-stage shift register. That is, the row driver 105 uses a serial-in-parallel-out shift register and a gate circuit. A pulse as shown in Figure 2b is applied to the serial input terminal of the shift register in response to the vertical synchronizing signal, and a transfer clock of the shift register is a clock pulse having the same frequency as the horizontal synchronizing signal as shown in Figure 2c. d, e,
A waveform like f... is obtained. These waveforms as shown in FIG. 2b and c are generated by the control signal generation circuit 11.
Generated from 7.
一方、第１図の列ドライバー１０６の各部波形
は第３図に示すようになる。列ドライブは各1H
区間において同じ動作をくりかえす。第３図ａは
第２図ａの区間T3における1H区間を引き延ばし
て描いた画像信号である。ここで区間T4は水平
同期信号区間及び水平帰線区間、T5は画像情報
の含まれる区間である。第１図のシフトレジスタ
１０７のシリアルイン入力端子に第３図ｂに示す
ように映像信号の水平同期信号に呼応した信号を
与え転送クロツクパルスとして第３図ｃに示すよ
うに周期τ＝T5／ｎの周波数のクロツクパルス
を与えるとシフトレジスタの各段の出力は同期
de，ｆに示すように順次τづつずれてパルスが
出力される。第１図のサンプルアンドホールド回
路−１０８の各段は対応する各段のシフトレジス
タの出力により制御され刻出力パルスの立下りに
より映像信号の電圧値をサンプルし次のサンプル
時まで（1Hの間）ホールドする。増幅器はサン
プルアンドホールド回路の出力を受けて緩衝増幅
し列電極をドライブする。第３図ｂ，ｃのような
波形も制御信号発生回路１１７より発生される。 On the other hand, waveforms of various parts of the column driver 106 shown in FIG. 1 are as shown in FIG. Column drive is 1H each
Repeat the same action in the section. FIG. 3a is an image signal drawn by enlarging the 1H section in section T3 of FIG. 2a. Here, section T4 is a horizontal synchronizing signal section and horizontal retrace section, and T5 is a section in which image information is included. A signal corresponding to the horizontal synchronizing signal of the video signal is applied to the serial input terminal of the shift register 107 in FIG. 1 as shown in FIG. 3b, and the period τ=T 5 / When a clock pulse with a frequency of n is applied, the outputs of each stage of the shift register are synchronized.
As shown in de and f, pulses are sequentially output with a shift of τ. Each stage of the sample-and-hold circuit 108 in Fig. 1 is controlled by the output of the shift register of each corresponding stage, and samples the voltage value of the video signal at the falling edge of the clock output pulse until the next sampling time (during 1H). ) Hold. The amplifier receives the output of the sample and hold circuit, buffers and amplifies it, and drives the column electrodes. Waveforms such as those shown in FIG. 3b and c are also generated by the control signal generation circuit 117.
制御信号発生回路は上述したように映像信号に
重畳された同期信号に同期して少なくとも４種類
の信号を発生させなければならない。これは従来
のブラウン管を用いないマトリクステレビジヨン
のほとんどすべて、例えば発光ダイオードマトリ
クス板によるもの（IEEE Trans.Electron
Devices ED26no.8 PP1182−1186Aug‘79）、エ
レクトセルミネセンス板によるもの（SID，
Digest，pp68−69，May 1980）、負グロー放電、
プラズマ放電を応用するもの（テレビジヨン学会
技術報告、Vo12No16pp31−36‘78.11月）等の
制御信号発生回路に共通するものである。このこ
とは従来のブラウン管を用いるテレビジヨンが水
平、垂直の偏向用ののこぎり波（２種）を必要と
することに比較し大きい異なる点である。 As described above, the control signal generation circuit must generate at least four types of signals in synchronization with the synchronization signal superimposed on the video signal. This applies to almost all matrix televisions that do not use conventional cathode ray tubes, such as those that use light-emitting diode matrix plates (IEEE Trans.
Devices ED26no.8 PP1182−1186Aug'79), by electroluminescence board (SID,
Digest, pp68-69, May 1980), negative glow discharge,
This is common to control signal generation circuits such as those that apply plasma discharge (Television Society Technical Report, Vo12No16pp31-36'78.November). This is a big difference from the conventional television using a cathode ray tube, which requires sawtooth waves (two types) for horizontal and vertical deflection.
今のところ、マトリクステレビジヨン専用の制
御信号発生回路について発表されたものは全く無
い。当該者が従来技術により与えられる制御信号
発生回路は第４図のように成るだろう。説明に先
立つて第３図ｂ，ｃの信号をそれぞれシフトデー
タ信号、シフトクロツク信号、第２図ｂ，ｃの信
号をそれぞれスキヤンデータ信号、スキヤンクロ
ツク信号を呼ぶことにする。第４図において同期
分離回路４０１により分離された同期信号は微分
回路−４０２及び積分回路−４０３によりそれぞ
れ水平、垂直同期信号に分離される。４０４は
AFC回路で微分回路−４０２により分離された
水平同期信号の周波数に追従し発振する発振回路
である。AFC回路−４０４の出力はTV信号の伝
送経路で混入する雑音の影響が取り除かれ従来の
ブラウン管によるテレビジヨンでは水平走査のの
こぎり波発生のトリガ信号として用いる。マトリ
クステレビジヨンでは第４図４０５によりこの信
号を論理レベルまでレベル変換したり適当な移相
操作を行いシフトデータ信号、スキヤンクロツク
信号を作り出す。シフトクロツク信号は周期τの
発振をする発振器−４０６により発生する。安定
な画像を表示するためにはシフトクロツク信号と
水平同期信号が同期している必要がある。簡単な
方法として水平同期信号の前線で発振器−４０６
の発振開始のトリガをかける等の方法がある。ま
た発振回路に水晶発振回路のような充分に安定な
発振回路を使用すれば相互の同期をとる必要は無
い。一方、スキヤンデータ信号は４０７により垂
直同期信号を受けてレベル変換、移相操作を行い
発生する。TV信号の伝送経路で混入する雑音の
影響響をとり除くために従来は無安定マルチバイ
ブレータに積分回路４０３から出力される垂直同
期信号によりトリガをかける方法がとられてい
る。 So far, there has been no announcement regarding a control signal generation circuit dedicated to matrix television. The control signal generation circuit provided by the prior art would be as shown in FIG. Prior to the explanation, the signals shown in FIGS. 3b and 3c will be referred to as shift data signals and shift clock signals, respectively, and the signals shown in FIGS. 2b and 2c will be referred to as scan data signals and scan clock signals, respectively. In FIG. 4, a synchronization signal separated by a synchronization separation circuit 401 is separated into horizontal and vertical synchronization signals by a differentiation circuit 402 and an integration circuit 403, respectively. 404 is
This is an oscillation circuit that oscillates by following the frequency of the horizontal synchronizing signal separated by the differentiating circuit 402 in the AFC circuit. The output of the AFC circuit 404 is freed from the influence of noise mixed in the TV signal transmission path, and is used as a trigger signal for horizontal scanning sawtooth wave generation in conventional cathode ray tube televisions. In a matrix television, this signal is level-converted to a logic level or a suitable phase shift operation is performed at 405 in FIG. 4 to generate a shift data signal and a scan clock signal. The shift clock signal is generated by an oscillator 406 which oscillates with period τ. In order to display a stable image, the shift clock signal and horizontal synchronization signal must be synchronized. A simple method is to use the oscillator-406 at the front of the horizontal synchronization signal.
There are methods such as applying a trigger to start oscillation. Further, if a sufficiently stable oscillation circuit such as a crystal oscillation circuit is used as the oscillation circuit, there is no need for mutual synchronization. On the other hand, the scan data signal is generated by receiving the vertical synchronizing signal at 407 and performing level conversion and phase shifting operations. In order to eliminate the influence of noise mixed in the TV signal transmission path, a conventional method has been used in which the astable multivibrator is triggered by the vertical synchronization signal output from the integrating circuit 403.
以上述べたような従来技術によるマトリクステ
レビジヨンの同期回路の欠点を列記すると
１ 発振回路が多い。その結果、コンデンサの数
が多くなる。コンデンサはモノリシツク集積回
路化が難しいために集積回路に外付されること
になり、機器の小型化が難しくなる。また、集
積回路とコンデンサを接続するピンの数は直
接、コスト高を招く原因となる。 The drawbacks of the matrix television synchronization circuits according to the prior art as described above are as follows: 1. Many oscillation circuits. As a result, the number of capacitors increases. Capacitors are difficult to integrate into monolithic circuits, so they are attached externally to integrated circuits, making it difficult to miniaturize devices. Additionally, the number of pins connecting the integrated circuit and the capacitor directly causes higher costs.
２ シフトクロツク信号を発振させる発振回路−
４０６の消費電力が大きい。発振器を集積回路
と外付コンデンサにより構成すると従来技術で
は数十mw以上の電力をこの叛振器で消費して
しまう。2 Oscillation circuit that oscillates the shift clock signal
The power consumption of 406 is large. If the oscillator is configured with an integrated circuit and an external capacitor, the oscillator will consume power of several tens of mw or more in the conventional technology.
３ シフトクロツク信号を発振させる発振回路−
４０６と水平同期信号との同期をとるのが比較
的難しい。3 Oscillation circuit that oscillates the shift clock signal
It is relatively difficult to synchronize 406 with the horizontal synchronization signal.
４ 集積回路化が難しい。従来はブラウン管駆動
用として偏向コイルを駆動すること、高電圧を
要するという理由で最初からモノリシツク集積
回路化のできない設計になつている。4 Difficult to integrate into integrated circuits. Conventionally, a deflection coil for driving a cathode ray tube is required to drive a deflection coil, which requires a high voltage, so the design cannot be integrated into a monolithic circuit from the beginning.
本考案は目的は以上述べたような従来技術によ
るマトリクステレビジヨンの同期回路の欠点を除
去しモノリシツク集積回路化を容易にし、しかも
該集積回路に外付される部品数を最小にする新た
な同期回路の構成を提供することにある。 The purpose of the present invention is to eliminate the drawbacks of the matrix television synchronization circuit according to the prior art as described above, to facilitate the fabrication of a monolithic integrated circuit, and to develop a new synchronization circuit that minimizes the number of external components for the integrated circuit. The purpose is to provide a circuit configuration.
第５図は本考案によるマトリクステレビジヨン
同期回路のブロツク図である。５０１は同期分離
回路でテレビジヨンのビデオ信号から複合同期信
号を分離する。該出力は周波数分離回路により水
平同期信号、垂直同期信号に分離される。５０２
は水平同期信号をとり出す分離回路で通常は抵
抗、コンデンサによる微分回路が使われるが第６
図に示すように複合同期信号ａの前縁でトリガさ
れる1/2Ｈ以上のパルス幅を持つパルスｂにより
前記複合同期信号ａの前半分をマスク、すなわち
複合同期信号ａと前記パルスｂの論理和をとり同
図ｃのようなパルスを作成する。このようにして
複合同期信号に重畳された垂直同期信号区間の切
り込みパルス部分をマスクし水平同期信号のみを
得る。このパルスｃの前縁が水平同期信号とな
る。パルス幅1/2Ｈ以上のパルス列ｂは電圧制御
発振器（以下VCOと略す。）５０６から得られる
パルス列を分周回路−５１３で分周して得る。複
合同期信号の前縁で分周を開始し、パルス幅が1/
２Ｈになるまで分周を続け、パルス幅が1/2Ｈ以上
になつたらキヤリー信号を出し分周を停止する。
このキヤリー信号の否定が第６図ｂに示すパルス
となる。該分周回路の分周開始はキヤリー信号が
出ていない時にのみ行われるようにしておけば分
周回路一５１３がトレガされることがない。５０
４は位相比較器でVCO−５０６で発生するパル
ス列を分周回路−５０７により（T4＋T5）／τ
で分周したパルスの前縁と、水平同期信号分離回
路−５０２により得られる水平同期信号の前縁と
を位相比較する。５０５はローパスフイルタで位
相比較器−５０４の出力に含まれる高周波成分を
除去し該出力はVCO−５０６の制御端子に印加
される。VCO−５０６は周期τで発振し、この
出力はシフトクロツク信号として使われると同時
に分周して得られる水平同期信号の原振となる。
５０９はシフトクロツク信号としてドライバ群を
ドライブできるようにレベル、位相等を調整する
シフトクロツク信号の出力回路である。VCO・
５０６の出力は同時に（T4＋T5）／τ分周され
（分周回路−５０７）該分周出力はシフトデータ
信号、スキヤンクロツク信号と同一周波数のパル
スを生む。５０８及び５１４は該分周出力からパ
ルス幅、位相等を調整し、シフトデータ信号、ス
キヤンクロツク信号を作り、ドライバ群をドライ
ブできるよう増幅するシフトデータ信号、または
スキヤンクロツク信号の出力回復である。スキヤ
ンデータ信号は水平同期信号と同一周波数の、分
周回路−５０７の出力パルスをさらに分周回路−
５１０で分周して得る。該分周回路−５１０の分
周比は１フレーム期間の水平走査線数と一致す
る。該分周回路と垂直同期信号との同期は垂直同
期信号分離回路（積分回路）−５０３から得られ
る垂直同期信号により分周回路−５１０をリセツ
トすることにより達成される。５１１は出力回路
でレベル、位相、パルス幅を設定し、あわせて緩
衝増幅を行う。 FIG. 5 is a block diagram of a matrix television synchronization circuit according to the present invention. 501 is a synchronization separation circuit that separates a composite synchronization signal from a television video signal. The output is separated into a horizontal synchronization signal and a vertical synchronization signal by a frequency separation circuit. 502
is a separation circuit that takes out the horizontal synchronization signal, and normally a differentiator circuit using resistors and capacitors is used, but the 6th
As shown in the figure, the first half of the composite sync signal a is masked by a pulse b having a pulse width of 1/2H or more that is triggered by the leading edge of the composite sync signal a, that is, the logic of the composite sync signal a and the pulse b. The sum is taken to create a pulse as shown in figure c. In this way, the cut pulse portion of the vertical synchronization signal section superimposed on the composite synchronization signal is masked, and only the horizontal synchronization signal is obtained. The leading edge of this pulse c becomes the horizontal synchronization signal. A pulse train b having a pulse width of 1/2H or more is obtained by dividing the pulse train obtained from a voltage controlled oscillator (hereinafter abbreviated as VCO) 506 by a frequency dividing circuit 513. The division starts at the leading edge of the composite sync signal, and the pulse width is 1/
Frequency division continues until the pulse width reaches 2H, and when the pulse width becomes 1/2H or more, a carry signal is output and frequency division is stopped.
The negation of this carry signal becomes the pulse shown in FIG. 6b. If the frequency dividing circuit 513 is configured to start frequency division only when the carry signal is not output, the frequency dividing circuit 513 will not be triggered. 50
4 is a phase comparator, which divides the pulse train generated by VCO-506 into (T 4 + T 5 )/τ by frequency dividing circuit-507.
The phase of the leading edge of the pulse frequency-divided by the horizontal synchronizing signal separation circuit 502 is compared with the leading edge of the horizontal synchronizing signal obtained by the horizontal synchronizing signal separation circuit 502. A low-pass filter 505 removes high frequency components contained in the output of the phase comparator 504, and the output is applied to the control terminal of the VCO 506. The VCO-506 oscillates with a period τ, and its output is used as a shift clock signal and at the same time becomes the source of a horizontal synchronization signal obtained by frequency division.
509 is a shift clock signal output circuit that adjusts the level, phase, etc. so that the shift clock signal can drive the driver group. VCO・
The output of 506 is simultaneously frequency-divided by (T 4 +T 5 )/τ (frequency divider circuit-507), and the frequency-divided output produces pulses having the same frequency as the shift data signal and scan clock signal. Reference numerals 508 and 514 are for output recovery of the shift data signal or scan clock signal, which is amplified to drive the driver group by adjusting the pulse width, phase, etc. from the frequency-divided output to create a shift data signal or scan clock signal. The scan data signal has the same frequency as the horizontal synchronization signal, and the output pulse of the frequency divider circuit 507 is further divided into the frequency divider circuit 507.
It is obtained by dividing the frequency by 510. The frequency dividing ratio of the frequency dividing circuit 510 matches the number of horizontal scanning lines in one frame period. Synchronization between the frequency dividing circuit and the vertical synchronizing signal is achieved by resetting the frequency dividing circuit 510 using the vertical synchronizing signal obtained from the vertical synchronizing signal separation circuit (integrating circuit) 503. 511 is an output circuit that sets the level, phase, and pulse width, and also performs buffer amplification.
第７図は本考案を示すブロツク図（第５図）を
MOS集積回路により実現できることを示すため
に実際に即した形に書き直したものである。第５
図における出力回路−５０９，５０８，５１４，
５１１は省略している。同図は日本におけるテレ
ビジヨンの標準方式において、画素数約200×200
（ｍ≒200.n≒200）の場合を例にしている。日本
のテレビジヨンの標準方式は画像表示部分におけ
る画素数は約480×480であるが、現状のマトリク
ステレビジヨンではそれほど多く画素数をとるこ
とが難しく、また画面サイズ２〜３インチのポー
タブルテレビジヨンにおいては画素数220×220程
度で充分である。従つて、ここでは、日本におけ
るテレビジヨンの標準方式よりも分解能を約半分
に落した場合を例に説明する。しかし本考案では
通常のテレビセツトのようなもつと多くの画素数
のマトリクス表示パネルを駆動できることは言う
までもない。 Figure 7 is a block diagram (Figure 5) showing the present invention.
It has been rewritten in a more practical form to show what can be achieved using MOS integrated circuits. Fifth
Output circuit in the figure - 509, 508, 514,
511 is omitted. The figure shows the standard television format in Japan, which has a pixel count of approximately 200 x 200.
(m≒200.n≒200) is taken as an example. The standard format for Japanese televisions is that the number of pixels in the image display area is approximately 480 x 480, but it is difficult to obtain that many pixels with current matrix televisions, and portable televisions with screen sizes of 2 to 3 inches are difficult to achieve. In this case, a pixel count of about 220×220 is sufficient. Therefore, here, an example will be explained in which the resolution is reduced to about half that of the standard television system in Japan. However, it goes without saying that the present invention can drive a matrix display panel with a large number of pixels, such as a normal television set.
第７図、７０１は同期分離回路である。図は同
期信号がテレビ信号のレベルの低い側にあり、映
像信号がレベルの高い側にあるような信号、すな
わち、第２図ａ、第３図ａの信号を反転した信号
を入力とする場合を示している。逆に、第２図
ａ、第３図ａと同じ信号を入力するときは帰還ト
ランジスタT1をｎチヤンネルのものに変換する
等の方法で可能である。コンデンサC1に流入、
流出する電荷は平衡状態では等しくなる。充放電
の時定数を極端にアンバランスにしておけば入力
端子７２０に加わる映像信号の低レベルのみを拾
うことができ、振幅分離ができる。Ｐチヤンネル
MOSトランジスタのゲート、ドレインを接続し、
インバータN1に帰還をかけることによりコンデ
ンサC1を充放電する時定数をアンバランスにし
ている。すなわち、入力端子−７２０がインバー
タN1の入力より低レベルになつたときはトラン
ジスタT1がオンし急速にC1が充電される。逆に
入力端子−７２０が高レベルとなつたときはトラ
ンジスタT1はオフとなりC1の電荷は抵抗R2を通
り徐々に放電される。抵抗R1、コンデンサC2は
テレビジヨン信号に重畳して入るパルス性雑音の
影響を軽減するために入れてある。時定数R1×
C2は1Hより充分低く取る。７０２は第５図にお
ける水平同期信号分離回路５０２に相当し、垂直
同期信号の切込みパルスをマスクする。７０３は
積分回路で垂直同期信号を分離する。積分回路は
MOS集積回路では図のようにミラー積分回路が
適している。ミラー積分回路の入力に接続される
インバータN12，N13は出力電流をなるべく小さ
くするようインバータを構成するトランジスタの
チヤンネル幅／チヤンネル長の比を充分に小さく
作ることにより積分コンデンサC3，C4の値を集
積回路中に納めることが可能な程度に小さくする
ことができる。以下、７０４は位相比較回路、７
０５はローパスフイルルター、７０７は第１分周
回路、７１０は第２分周回路、７１３は第５図に
おける５１３にあたる回路である。７１３の中で
７２１は第３分周回路、７２２は微分回路であ
る。微分回路は通常、集積回路中では遅延回路と
ゲートにより構成できる。７０６はVCOである。
ローパスフイルタ７０５の出力とバイアス電圧
Ebにより制御され履入する電流をT4，T5，T6に
よりインバータN2，N3，N4により構成されるリ
ングオシレータの各ソースに接続された電流制限
トランジスタT7〜T12のゲート電位として伝えイ
ンバータN2〜N4の流入電流をコントロールす
る。インバータの流入電流を変えると発振周波数
は数十ＫHzから集積回路が動作可能な最高周波数
までの非常に広範囲に変化させることができる。
トランジスタT4への流入電流はトランジスタT2
により発振周波数がスキヤンクロツク信号よりや
や低くなるように設定しておき不足分をトランジ
スタT3で補う。トランジスタT3のゲートは位相
比較器７０４の出力の低周波成分によりコントロ
ールされ分周回路−７０７の出力と水平同期信号
の位相が零に近づくよう帰還される。トランジス
タT4に流入する電流をトランジスタT2、及びT3
に分けた理由は位相クロツクループのロツクレン
ジが広くなりすぎるのをさけるためである。バイ
アス電圧Ebは集積回路内部にて発生させてもよ
いし回路素子のばらつきを考慮し外部で可変抵抗
器にて電源電圧を分圧し与えてもよい。またリン
グオシレータを構成するトランジスタ群は集積回
路中の他のロジツク回路を構成するトランジスタ
群よりもトランスコンダクタンス（または、チヤ
ネル幅／チヤネル長）を小さく設計する必要があ
る。さもなければ発振周波数が高くなりすぎる。 In FIG. 7, 701 is a synchronous separation circuit. The figure shows a case where the input signal is a signal in which the synchronization signal is on the low level side of the TV signal and the video signal is on the high level side, that is, a signal that is an inversion of the signals in Figures 2a and 3a. It shows. On the other hand, when inputting the same signal as in FIGS. 2a and 3a, it is possible to convert the feedback transistor T1 to an n-channel one. Flow into capacitor C 1 ,
The charges flowing out are equal in equilibrium. By making the charging and discharging time constants extremely unbalanced, only the low level of the video signal applied to the input terminal 720 can be picked up, and amplitude separation can be achieved. P channel
Connect the gate and drain of the MOS transistor,
By applying feedback to the inverter N1 , the time constant for charging and discharging the capacitor C1 is made unbalanced. That is, when the input terminal -720 becomes lower in level than the input of the inverter N1 , the transistor T1 is turned on and C1 is rapidly charged. Conversely, when the input terminal -720 becomes high level, the transistor T1 is turned off and the charge of C1 is gradually discharged through the resistor R2 . The resistor R 1 and capacitor C 2 are inserted to reduce the influence of pulse noise superimposed on the television signal. Time constant R 1 ×
C 2 is taken to be sufficiently lower than 1H. 702 corresponds to the horizontal synchronizing signal separation circuit 502 in FIG. 5, and masks the cutting pulse of the vertical synchronizing signal. 703 is an integrating circuit that separates the vertical synchronizing signal. The integrating circuit is
For MOS integrated circuits, the Miller integration circuit shown in the figure is suitable. The inverters N 12 and N 13 connected to the input of the Miller integration circuit are connected to the integration capacitors C 3 and C 4 by making the channel width/channel length ratio of the transistors making up the inverter sufficiently small so as to minimize the output current. The value of can be made small enough to fit into an integrated circuit. Hereinafter, 704 is a phase comparison circuit, 7
05 is a low-pass filter, 707 is a first frequency dividing circuit, 710 is a second frequency dividing circuit, and 713 is a circuit corresponding to 513 in FIG. Among 713, 721 is a third frequency dividing circuit, and 722 is a differentiating circuit. Differentiating circuits can usually be constructed from delay circuits and gates in integrated circuits. 706 is a VCO.
Output and bias voltage of low pass filter 705
The current controlled by Eb is controlled by T 4 , T 5 , and T 6 and the gates of current limiting transistors T 7 to T 12 are connected to the respective sources of the ring oscillator composed of inverters N 2 , N 3 , and N 4 . It is transmitted as a potential and controls the inflow current of inverters N2 to N4 . By changing the inflow current of the inverter, the oscillation frequency can be varied over a very wide range from several tens of kilohertz to the highest frequency at which the integrated circuit can operate.
The current flowing into transistor T 4 is the current flowing into transistor T 2
The oscillation frequency is set to be slightly lower than the scan clock signal, and the shortfall is compensated for by transistor T3 . The gate of the transistor T3 is controlled by the low frequency component of the output of the phase comparator 704 and fed back so that the phase of the output of the frequency divider circuit 707 and the horizontal synchronizing signal approaches zero. The current flowing into transistor T 4 is transferred to transistors T 2 and T 3
The reason for dividing them into two is to prevent the lock range of the phase clock loop from becoming too wide. The bias voltage Eb may be generated within the integrated circuit, or may be applied externally by dividing the power supply voltage using a variable resistor, taking into account variations in circuit elements. Furthermore, the transistor group constituting the ring oscillator must be designed to have a smaller transconductance (or channel width/channel length) than the transistor group constituting other logic circuits in the integrated circuit. Otherwise, the oscillation frequency will become too high.
第８図ａ，ｂは第５図、及び第７図における各
回路部での信号波形を示すものである。 8a and 8b show signal waveforms at each circuit section in FIGS. 5 and 7. FIG.
第８図ａの１に示される信号波形は、第７図１
の入力映像信号である。第８図ａ及び第８図ｂの
２に示される信号波形は、第７図の２の同期分離
回路からの出力信号を示す。第８図ａの３に示さ
れる信号波形は、第７図の３の７０２NORゲー
トからの出力信号を示し、第６図のｃに示された
信号波形と同じである。第８図ａの４に示される
信号波形は、第７図の４の電圧制御発振回路から
出力信号（シフトクロツク信号Shc）を示す。第
８図ａ及び第８図ｂの５に示される信号波形は、
第７図の５の第１分周器からの出力信号を示す。
第８図ａの６に示される信号波形は、第５図の６
の５０８からの出力信号（shD）を示す。第８図
ａの７に示される信号波形は、第５図の７の５１
４からの出力信号（scc）を示す。第８図ａの８
に示される信号波形は、第７図の８の第１分周器
７０７の中間分周段からの出力波形を示す。第８
図ａの９に示される信号波形は、第７図の９の第
３分周器に入力される入力信号を示す。 The signal waveform shown at 1 in FIG. 8a is as shown in FIG.
This is the input video signal of The signal waveforms shown at 2 in FIGS. 8a and 8b represent the output signals from the synchronous separation circuit 2 in FIG. 7. The signal waveform shown at 3 in FIG. 8a shows the output signal from the 702 NOR gate 3 in FIG. 7, and is the same as the signal waveform shown at 3 in FIG. 6. The signal waveform shown at 4 in FIG. 8a represents the output signal (shift clock signal Shc) from the voltage controlled oscillation circuit 4 in FIG. The signal waveform shown at 5 in FIGS. 8a and 8b is as follows:
7 shows the output signal from the first frequency divider 5 in FIG. 7;
The signal waveform shown at 6 in FIG. 8a is the signal waveform shown at 6 in FIG.
The output signal (shD) from 508 of FIG. The signal waveform shown at 7 in FIG. 8a is 51 in 7 in FIG.
The output signal (scc) from 4 is shown. Figure 8a-8
The signal waveform shown in FIG. 7 shows the output waveform from the intermediate frequency division stage of the first frequency divider 707 of 8 in FIG. 8th
The signal waveform shown at 9 in FIG. 7A shows the input signal input to the third frequency divider 9 in FIG.
第８図ａの１０に示される信号波形は、第７図
１０の第３分周器７２１からの出力信号を示し、
第６図のｂに示された信号波形と同じである。第
８図ｂの１１に示される信号波形は第７図の１１
の積分回路７０３の第４のインバータの出力信号
を示す。第８図ｂの１２に示される信号波形は、
第７図の１２の積分回路７０３の出力信号を示
す。第８図ｂの１３に示される信号波形は、第７
図の１３の第２分周器７１０の出力信号を示す。
第８図ｂの１４は第５図の１４の出力回路５１１
の出力信号（SCD）を示す。 The signal waveform shown at 10 in FIG. 8a shows the output signal from the third frequency divider 721 in FIG.
This is the same signal waveform as shown in FIG. 6b. The signal waveform shown at 11 in FIG. 8b is 11 in FIG.
The output signal of the fourth inverter of the integrating circuit 703 is shown. The signal waveform shown at 12 in FIG. 8b is:
The output signals of the 12 integrating circuits 703 in FIG. 7 are shown. The signal waveform shown at 13 in FIG.
The output signal of the second frequency divider 710 of No. 13 in the figure is shown.
14 in FIG. 8b is the output circuit 511 of 14 in FIG.
shows the output signal (SCD) of
第７図における各分周器の分周比は、第１分周
器７０７での分周比は
T4＋T5／τ（τ＝T5／ｎ）式で示され、ほぼ256で
あり、第２分周器７１０での分周比は262.5であ
り、第３分周器７２１での分周比は、T4＋T5／2τで
示され、128である。各信号の周波数は、シフト
クロツク信号の周波数は15KHz×水平方向の画素
数ｎであり、シフトデータ信号の周波数は15K
Hz、スキヤンデータ信号の周波数は60Hz、スキヤ
ンクロツク信号の周波数は30Hzである。 The frequency division ratio of each frequency divider in FIG. 7 is expressed by the formula T 4 +T 5 /τ (τ=T 5 /n), and is approximately 256. The frequency division ratio in the second frequency divider 710 is 262.5, and the frequency division ratio in the third frequency divider 721 is 128, expressed as T 4 +T 5 /2τ. The frequency of each signal is the frequency of the shift clock signal is 15KHz x number of pixels in the horizontal direction, and the frequency of the shift data signal is 15KHz.
Hz, the frequency of the scan data signal is 60Hz, and the frequency of the scan clock signal is 30Hz.
第７図における抵抗、コンデンサの大体の値を
示すと以下のようになる。 The approximate values of the resistors and capacitors in FIG. 7 are as follows.
C1……0.01〜1μF
C2……100〜1000pF
C3，C4……数pF
C5……0.01〜1μF
R1……数百Ω
R2……数十MΩ
R3……数百KΩ
R4……数十KΩ
抵抗はMOS集積回路ではMOP抵抗、拡散抵抗
等で上記の値は実現可能である。また、コンデン
サは現在の技術ではC1，C2，C5を外付けにする
必要があるが従来の方式に比較すると非常に少な
くなつている。（従来の方式では十数個のコンデ
ンサを要する。）
本考案による第７図の回路と当該者が従来技術
に従い考えうる従来回路（第４図）との比較を行
うと
１ 従来回路ではAFC回路−４０４、垂直発振
回路−４０３、シフトクロツク発振回路−４０
６の３種の発振回路を要し、しかもそれぞれに
外付部品を要したのに対し本考案では発振回路
はVCO−７０６のみとなつており、外付の部
品は不要である。 C 1 ……0.01～1μF C 2 ……100～1000pF C 3 , C 4 ……Several pF C 5 ……0.01～1μF R 1 ……Several hundred Ω R 2 ……Several tens of MΩ R 3 ……Several hundred KΩ R 4 ...Several tens of KΩ The above value can be achieved using MOP resistors, diffused resistors, etc. in MOS integrated circuits. Furthermore, with the current technology, it is necessary to externally connect capacitors C 1 , C 2 , and C 5 , but the number of capacitors is extremely small compared to conventional systems. (The conventional system requires more than ten capacitors.) Comparing the circuit shown in Fig. 7 according to the present invention with the conventional circuit (Fig. 4) which the person concerned could consider according to the conventional technology, 1. In the conventional circuit, AFC circuit -404, vertical oscillation circuit -403, shift clock oscillation circuit -40
6 required three types of oscillation circuits, each requiring external components, whereas in the present invention, the oscillation circuit is only the VCO-706, and no external components are required.
２ 本考案による第７図の回路はシフトクロツク
発振回路の発振周波数の安定度が低くてもよ
い。これは、位相ロツクループの働きにより常
に水平同期信号に同期しているためである。リ
ングオシレータは発振の安定度は悪いが最も少
ない消費電力で最も高に周波数の発振を行うこ
とができる発振回路である。しかも、集積回路
外部に外付のコンデンサ等の部品を要しない。
本考案はそのような発振回路を用いることが可
能であり外付部品を少なく、かつ消費電力を少
なくすることができる。第７図に示す回路を
CMOS集積回路により構成すると電源電圧を
8V、シフトクロツク周波数約4MHzとして、消
費電力は全体で数mwにすることができた。2. In the circuit of FIG. 7 according to the present invention, the stability of the oscillation frequency of the shift clock oscillation circuit may be low. This is because the phase lock loop always synchronizes with the horizontal synchronization signal. A ring oscillator is an oscillation circuit that has poor oscillation stability but can oscillate at the highest frequency with the lowest power consumption. Moreover, no components such as external capacitors are required outside the integrated circuit.
The present invention can use such an oscillation circuit, reducing the number of external components and reducing power consumption. The circuit shown in Figure 7
When configured with a CMOS integrated circuit, the power supply voltage
With a voltage of 8V and a shift clock frequency of approximately 4MHz, the total power consumption could be reduced to several MW.
以上の如く本考案は、入力映像信号から水平及
び垂直同期信号をとり出す同期分周回路と、複数
段のインバータが縦続接続され、最終段インバー
タを最前段インバータの入力に帰還してなり、第
１電源と該インバータの一端間に接続され該イン
バータに流れる電流を制御する第１電流制御トラ
ンジスタ群、第２電源と該インバータの他端間に
接続され該インバータに流れる電流を制御する第
２電流制御トランジスタ群、一端を前記第２電源
に接続する第３トランジスタ、一端を前記第１電
源に接続し、他端をゲート及び前記第３トランジ
スタの他端に接続する第４トランジスタを備え、
前記第１電流制御トランジスタのゲートは前記第
４トランジスタの他に接続し、前記第２の電流制
御トランジスタ及び前記第３トランジスタのゲー
ト電極は接続されてなる電圧制御発振手段と、該
電圧制御発振手段の前記最終段インバータからの
パルスを分周する第１分周手段と、該第１分周手
段からの分周信号と前記同期信号分離回路からの
水平同期信号との位相を比較する位相比較手段と
を有し、該位相比較手段からの出力信号は該電圧
制御発振手段へ負帰還されてなり、該第１分周手
段からの分周信号がクロツク信号とし供給され、
かつ前記同期分離回路からの垂直同期信号を積分
した積分信号によりリセツトされてなる第２分周
手段とよりなり、該電圧制御発振手段からのパル
スは前記列ドライバーへ供給され、前記第２分周
手段からの第２分周信号は前記行ドライバーに供
給されてなるようにしたから、極めて安定した発
振出力波形を電圧制御発振手段から得ることがで
き、この手段からのクロツクパルスのみで、列ド
ライバー、行ドライバー用のパルスを発生させる
ことができる効果を有する。 As described above, the present invention consists of a synchronous frequency divider circuit that extracts horizontal and vertical synchronizing signals from an input video signal, and multiple stages of inverters connected in cascade, with the final stage inverter being fed back to the input of the first stage inverter. a first current control transistor group connected between a first power source and one end of the inverter to control the current flowing to the inverter; a second current control transistor group connected between a second power source and the other end of the inverter to control the current flowing to the inverter; A group of control transistors, a third transistor having one end connected to the second power source, and a fourth transistor having one end connected to the first power source and the other end connected to the gate and the other end of the third transistor,
a voltage controlled oscillation means, wherein the gate of the first current control transistor is connected to the fourth transistor, and the gate electrodes of the second current control transistor and the third transistor are connected; and the voltage controlled oscillation means a first frequency dividing means for dividing the frequency of the pulse from the final stage inverter; and a phase comparison means for comparing the phases of the divided signal from the first frequency dividing means and the horizontal synchronizing signal from the synchronizing signal separation circuit. The output signal from the phase comparing means is negatively fed back to the voltage controlled oscillation means, and the frequency divided signal from the first frequency dividing means is supplied as a clock signal,
and a second frequency dividing means which is reset by an integral signal obtained by integrating the vertical synchronizing signal from the synchronization separation circuit, and pulses from the voltage controlled oscillation means are supplied to the column driver and are reset by an integral signal obtained by integrating the vertical synchronizing signal from the synchronization separation circuit. Since the second frequency-divided signal from the means is supplied to the row driver, an extremely stable oscillation output waveform can be obtained from the voltage controlled oscillation means, and the column driver, This has the effect of generating pulses for row drivers.
第１図は液晶マトリクステレビジヨンを示す
図、第２，３図はマトリクステレビジヨンを駆動
するタイミングを示す図、第４図は従来の同期回
路、第５，７図は本考案による同期回路を示す
図、第６図は水平同期信号分離回路の動作を示す
図、第８図ａ，ｂは第５図、第７図の回路での信
号波形を示す図であり、第８図ａは水平同期信号
を得るための各回路部での信号波形図を、第８図
ｂは垂直同期信号を得るための各回路図での信号
波形図を示す。
５０６，７０６……列選択のクロツクを発生す
る電圧制御発振回路、５０７，７０７……行を選
択するクロツク信号を発するための分周回路、５
０４，７０４……位相比較器。
Figure 1 is a diagram showing a liquid crystal matrix television, Figures 2 and 3 are diagrams showing the timing for driving a matrix television, Figure 4 is a conventional synchronous circuit, and Figures 5 and 7 are diagrams showing a synchronous circuit according to the present invention. FIG. 6 is a diagram showing the operation of the horizontal synchronizing signal separation circuit, FIG. 8 a and b are diagrams showing signal waveforms in the circuits of FIGS. 5 and 7, and FIG. FIG. 8b shows a signal waveform diagram in each circuit section for obtaining a synchronizing signal, and FIG. 8b shows a signal waveform diagram in each circuit diagram for obtaining a vertical synchronizing signal. 506, 706... Voltage controlled oscillation circuit for generating a column selection clock, 507, 707... Frequency dividing circuit for generating a row selection clock signal, 5
04,704...Phase comparator.
Claims (1)
トリクス状に配列された複数に画素電極、該画素
電極の行方向を選択する行ドライバー、該画素電
極の列方向を選択する列ドライバーを有してなる
液晶表示装置において、入力映像信号から水平及
び垂直同期信号を取り出す同期分離回路と、複数
段のインバータが縦続接続され、最終段インバー
タを最前段インバータの入力に帰還してなり、第
１電源と該インバータの一端間に接続され該イン
バータに流れる電流を制御する第１電流制御トラ
ンジスタ群、第２電源と該インバータの他端間に
接続され該インバータに流れる電流を制御する第
２電流制御トランジスタ群、一端を前期第２電源
に接続する第３トランジスタ、一端を前記第１電
源に接続し、他端をゲート及び前記第３トランジ
スタの他端に接続する第４トランジスタを備え、
前記第１電流制御トランジスタのゲートは前記第
４トランジスタの他に接続し、前記第２の電流制
御トランジスタ及び前記第３トランジスタのゲー
ト電極は接続されてなる電圧制御発信手段と、該
電圧制御発信手段の前記最終段インバータからの
パルスを分周する第１分周手段と、該第１分周手
段からの分周信号と前記同期信号分離回路からの
水平同期信号との位相を比較する位相比較手段と
を有し、該位相比較手段からの出力信号は該電圧
制御発信手段へ負帰還されてなり、該第１分周手
段からの分周信号がクロツク信号とし供給され、
かつ前記同期分離回路からの垂直同期信号を積分
した積分信号によりリセツトされてなる第２分周
手段とよりなり、該電圧制御発信手段からのパル
スは前記列ドライバーへ供給され、前記第２分周
手段からの第２分周信号は前記行ドライバーに供
給されてなることを特徴とする液晶表示装置。 A liquid crystal is sealed in a pair of substrates, and has a plurality of pixel electrodes arranged in a matrix on the substrates, a row driver for selecting the row direction of the pixel electrodes, and a column driver for selecting the column direction of the pixel electrodes. In a liquid crystal display device, a synchronization separation circuit extracts horizontal and vertical synchronization signals from an input video signal, and multiple stages of inverters are connected in cascade, and the last stage inverter is fed back to the input of the first stage inverter. a first current control transistor group connected between a power source and one end of the inverter to control the current flowing to the inverter; a second current control transistor group connected between a second power source and the other end of the inverter to control the current flowing to the inverter; A group of transistors, a third transistor having one end connected to the second power source, and a fourth transistor having one end connected to the first power source and the other end connected to the gate and the other end of the third transistor,
a voltage control transmitting means, the gate of the first current control transistor being connected to the fourth transistor, and the gate electrodes of the second current control transistor and the third transistor being connected; and the voltage control transmitting means. a first frequency dividing means for dividing the frequency of the pulse from the final stage inverter; and a phase comparison means for comparing the phases of the divided signal from the first frequency dividing means and the horizontal synchronizing signal from the synchronizing signal separation circuit. The output signal from the phase comparison means is negatively fed back to the voltage control transmission means, and the frequency division signal from the first frequency division means is supplied as a clock signal;
and a second frequency dividing means which is reset by an integral signal obtained by integrating the vertical synchronizing signal from the synchronization separation circuit, and the pulse from the voltage control transmitting means is supplied to the column driver, and the second frequency dividing means A liquid crystal display device characterized in that a second frequency-divided signal from the means is supplied to the row driver.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987113261U JPH0246145Y2 (en) | 1987-07-23 | 1987-07-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987113261U JPH0246145Y2 (en) | 1987-07-23 | 1987-07-23 |
Publications (2)
| Publication Number | Publication Date |
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| JPS6333277U JPS6333277U (en) | 1988-03-03 |
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ID=30994897
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|---|---|---|---|
| JP1987113261U Expired JPH0246145Y2 (en) | 1987-07-23 | 1987-07-23 |
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| JPS558161A (en) * | 1978-07-05 | 1980-01-21 | Seiko Epson Corp | Clock generation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6333277U (en) | 1988-03-03 |
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