JPH0244817A - 逐次比較アナログ・ディジタル変換器 - Google Patents
逐次比較アナログ・ディジタル変換器Info
- Publication number
- JPH0244817A JPH0244817A JP19556288A JP19556288A JPH0244817A JP H0244817 A JPH0244817 A JP H0244817A JP 19556288 A JP19556288 A JP 19556288A JP 19556288 A JP19556288 A JP 19556288A JP H0244817 A JPH0244817 A JP H0244817A
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- JP
- Japan
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- converter
- terminal
- external
- test signal
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000011837 external investigation Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は逐次比較アナログ・ディジタル変換器に関する
。
。
従来の逐次比較アナログ・ディジタル変換器（以下アナ
ログ・ディジタルはＤ／Ａと記す）の構成図を第２図に
示す。
ログ・ディジタルはＤ／Ａと記す）の構成図を第２図に
示す。
第２図において、９はＤ／Ａコンバータ１２の出力とア
ナログ入力電圧を比較するコンパレータ、１０はコンパ
レータ９の判定を受けて逐次比較レジスタ１１を制御す
る制御回路、１１はＤ／Ａコンバータを制御する逐次比
較レジスタ、１２は逐次比較レジスタの命令を受は基準
比較電圧を発生するＤ／Ａコンバータである。
ナログ入力電圧を比較するコンパレータ、１０はコンパ
レータ９の判定を受けて逐次比較レジスタ１１を制御す
る制御回路、１１はＤ／Ａコンバータを制御する逐次比
較レジスタ、１２は逐次比較レジスタの命令を受は基準
比較電圧を発生するＤ／Ａコンバータである。
アナログ入力電圧が入力されると、これに対する基準電
圧がＤ／Ａコンバータ１２から出力されコンパレータ９
で比較される。その判定を受けて、制御回路１０はＤ／
Ａコンバータ１２の次の比較電圧を発生させることがで
きるように逐次比較レジスタ１１を制御する。逐次比較
レジスタ１１は制御回路１０の命令を受けてＤ／Ａコン
バータ１２を制御する。これら一連の動作をくりかえし
上位ビットより順にＡ／Ｄ値が決まる。
圧がＤ／Ａコンバータ１２から出力されコンパレータ９
で比較される。その判定を受けて、制御回路１０はＤ／
Ａコンバータ１２の次の比較電圧を発生させることがで
きるように逐次比較レジスタ１１を制御する。逐次比較
レジスタ１１は制御回路１０の命令を受けてＤ／Ａコン
バータ１２を制御する。これら一連の動作をくりかえし
上位ビットより順にＡ／Ｄ値が決まる。
上述した従来のＡ／Ｄ変換器は、Ｄ／Ａコンバータ１２
のチエツクができないため、故障解析時において、多く
の時間をついやす、故障箇所の推定が困難、外部からの
調査する手段が少ないという欠点がある。
のチエツクができないため、故障解析時において、多く
の時間をついやす、故障箇所の推定が困難、外部からの
調査する手段が少ないという欠点がある。
本発明の目的は、以上の欠点を解決し、解析時間の短縮
ができ、また故障箇所の推定を容易にすべく外部からの
調査の手段を増やすことができるＡ／Ｄ変換器を提供す
ることにある。
ができ、また故障箇所の推定を容易にすべく外部からの
調査の手段を増やすことができるＡ／Ｄ変換器を提供す
ることにある。
本発明の逐次比較アナログ ティジタル変換器は、内部
基準電圧を発生するＤ／Ａコンバータと、外部からのア
ナログ入力信号と前記Ｄ／Ａコンバータ出力とを比較す
るコンパレーターと、該コンパレーターの判定結果に基
づき前記Ｄ／Ａコンバータを制御する逐次比較レジスタ
と、外部制御端子と、該外部制御端子から入力する信号
により、データ出力端子を入力端子として機能するよう
に切換え、前記データ出力端子から入力する外部テスト
信号を前記逐次比較レジスタの出力に換えて前記Ｄ／Ａ
コンバータに供給するチェックモード切換制御回路を有
することを特徴とする。
基準電圧を発生するＤ／Ａコンバータと、外部からのア
ナログ入力信号と前記Ｄ／Ａコンバータ出力とを比較す
るコンパレーターと、該コンパレーターの判定結果に基
づき前記Ｄ／Ａコンバータを制御する逐次比較レジスタ
と、外部制御端子と、該外部制御端子から入力する信号
により、データ出力端子を入力端子として機能するよう
に切換え、前記データ出力端子から入力する外部テスト
信号を前記逐次比較レジスタの出力に換えて前記Ｄ／Ａ
コンバータに供給するチェックモード切換制御回路を有
することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路構成図である。
第１図において、１はアナログ入力電圧とＤ／Ａコンバ
ータ４の出力とを比較するコンパレータ、２はコンパレ
ータ１の判定を受けて逐次比較レジスタ３を制御する制
御回路、３はＤ／Ａコンバータ４を制御する逐次比較レ
ジスタ、４は逐次比較レジスタ３の命令を受は基準比較
電圧を発生するＤ／Ａコンバータ、５はチェックモード
切換えを可能にする外部制御端子、６はＤ／Ａコンバー
タの出力をモニターするＤ／Ａモニター出力端子、７は
外部制御端子５がら入力する命令を受はチェックモード
切換えを行うチェックモード切換制御回路、８はＡ／Ｄ
変換値を出力するデータ出力ピンである。
ータ４の出力とを比較するコンパレータ、２はコンパレ
ータ１の判定を受けて逐次比較レジスタ３を制御する制
御回路、３はＤ／Ａコンバータ４を制御する逐次比較レ
ジスタ、４は逐次比較レジスタ３の命令を受は基準比較
電圧を発生するＤ／Ａコンバータ、５はチェックモード
切換えを可能にする外部制御端子、６はＤ／Ａコンバー
タの出力をモニターするＤ／Ａモニター出力端子、７は
外部制御端子５がら入力する命令を受はチェックモード
切換えを行うチェックモード切換制御回路、８はＡ／Ｄ
変換値を出力するデータ出力ピンである。
Ａ／Ｄ変換動作自体は前述した従来のＡ／Ｄ変換器にお
けるものと変わらないが、外部制御端子５によりチェッ
クモードの切換えが行われると、チェックモード切換制
御回路１７により今まで出力ピンであったデータ出力ピ
ン８が入力ピンとして機能するようになり、外部テスト
信号の入力を可能にする。これにより、チェックモード
切換制御回路７は、通常動作時における逐次比較レジス
タ３の出力に換えて、デ−タ出力ピン８から入力する外
部テスト信号をＤ／Ａコンバータ４に供給するようにな
る。
けるものと変わらないが、外部制御端子５によりチェッ
クモードの切換えが行われると、チェックモード切換制
御回路１７により今まで出力ピンであったデータ出力ピ
ン８が入力ピンとして機能するようになり、外部テスト
信号の入力を可能にする。これにより、チェックモード
切換制御回路７は、通常動作時における逐次比較レジス
タ３の出力に換えて、デ−タ出力ピン８から入力する外
部テスト信号をＤ／Ａコンバータ４に供給するようにな
る。
次に外部テスト信号を任意に入力することにより、Ｄ／
Ａモニター出力端子により、所望の電圧を取り出しチエ
ツクすることができる。このようにすることにより、故
障解析時において、時間をかけずに故障解析を容易にし
、かつ外部からの調査手段を増やすことができるように
なる。
Ａモニター出力端子により、所望の電圧を取り出しチエ
ツクすることができる。このようにすることにより、故
障解析時において、時間をかけずに故障解析を容易にし
、かつ外部からの調査手段を増やすことができるように
なる。
以上の説明で明らかな如く、本発明のＡ／Ｄ変換器によ
れば、内部Ｄ／Ａ変換器の出力を外部から制御し、モニ
タ一端子により外部に取り出すことができ、内部のＤ／
Ａ変換器のチエツクが容易となるばかりでなく、故障解
析時において、解析時間を短縮し、故障箇所を推定を容
易にし、外部調査手段を増やすことなどの効果を得るこ
とができる。
れば、内部Ｄ／Ａ変換器の出力を外部から制御し、モニ
タ一端子により外部に取り出すことができ、内部のＤ／
Ａ変換器のチエツクが容易となるばかりでなく、故障解
析時において、解析時間を短縮し、故障箇所を推定を容
易にし、外部調査手段を増やすことなどの効果を得るこ
とができる。
第１図は本発明の一実施例の回路構成図、第２図は従来
の回路構成図である。 １．９・・・コンパレータ、２，１０・・・制御回路、
２．１１・・・逐次比較レジスタ、４，１２・・・Ｄ／
Ａコンバータ、５・・・外部制御端子、６・・・Ｄ／Ａ
モニター出力端子、７・・・チェックモード切換制御回
路、８・・・データ出力ピン。
の回路構成図である。 １．９・・・コンパレータ、２，１０・・・制御回路、
２．１１・・・逐次比較レジスタ、４，１２・・・Ｄ／
Ａコンバータ、５・・・外部制御端子、６・・・Ｄ／Ａ
モニター出力端子、７・・・チェックモード切換制御回
路、８・・・データ出力ピン。
Claims (1)
- 内部基準電圧を発生するＤ／Ａコンバータと、外部から
のアナログ入力信号と前記Ｄ／Ａコンバータ出力とを比
較するコンパレーターと、該コンパレーターの判定結果
に基づき前記Ｄ／Ａコンバータを制御する逐次比較レジ
スタと、外部制御端子と、該外部制御端子から入力する
信号により、データ出力端子を入力端子として機能する
ように切換え、前記データ出力端子から入力する外部テ
スト信号を前記逐次比較レジスタの出力に換えて前記Ｄ
／Ａコンバータに供給するチェックモード切換制御回路
を有することを特徴とした逐次比較アナログ・ディジタ
ル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19556288A JPH0244817A (ja) | 1988-08-04 | 1988-08-04 | 逐次比較アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19556288A JPH0244817A (ja) | 1988-08-04 | 1988-08-04 | 逐次比較アナログ・ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244817A true JPH0244817A (ja) | 1990-02-14 |
Family
ID=16343183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19556288A Pending JPH0244817A (ja) | 1988-08-04 | 1988-08-04 | 逐次比較アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181584A (ja) * | 1994-12-22 | 1996-07-12 | Nec Corp | 可変遅延回路および遅延時間検査方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57119259A (en) * | 1981-01-19 | 1982-07-24 | Hitachi Ltd | Testing method for a/d converter |
-
1988
- 1988-08-04 JP JP19556288A patent/JPH0244817A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57119259A (en) * | 1981-01-19 | 1982-07-24 | Hitachi Ltd | Testing method for a/d converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181584A (ja) * | 1994-12-22 | 1996-07-12 | Nec Corp | 可変遅延回路および遅延時間検査方法 |
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