JPH0242814A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To obtain complementary double-phase signal to accompany same time delay in both output sides by connecting two inverters across between the output side of an even number of inverters and the output side of an odd number of inverters. CONSTITUTION:After a node N11 goes to be L, a node N14 tries to be L H after a delay time tau24 of an inverter 24, however, it can be H by the influence of an inverter 26. On the other hand, after the node N11 goes to be L, a node N13 tries to be H L after delay times tau22+tau23 of inverters 22 and 23. At such a time, since N14 tries to be L H preceding to the N13, the output of an inverter 25 next tries to be H L. Thus, the N13 tries to be L earlier than the delay times tau22+tau23 and the operation of the N13 is transmitted to the inverter 26. Then, the output of the inverter 26 goes to be H. Thus, the N14 rapidly goes to be H. Accordingly, in the N13 and 14, the complementary signals of double phases to have the same timing of a signal change appear.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、単相の入力信号から相補的な両相の出力信号
を得るための半導体集積回路、特に両相の信号で駆動す
る回路への信号源となる半導体集積回路に関するもので
ある。Detailed Description of the Invention (Industrial Application Field) The present invention relates to a semiconductor integrated circuit for obtaining complementary two-phase output signals from a single-phase input signal, and particularly to a circuit driven by two-phase signals. The present invention relates to a semiconductor integrated circuit that serves as a signal source.

（従来の技術） 従来、このような分野の技術としては、実開昭６０−１
６３８２９号公報に記載されるものがあった。以下、そ
の構成を図を用いて説明する。(Prior art) Conventionally, as a technology in this field,
There was one described in Publication No. 63829. The configuration will be explained below using figures.

第２図は、従来の半導体集積回路の一構成例を示す回路
図である。FIG. 2 is a circuit diagram showing a configuration example of a conventional semiconductor integrated circuit.

この半導体集積回路は、入力信号Ｄ１用の入力端子１、
出力信号Ｑ１用の出力端子２、逆相出力信号互１用の出
力端子３、及びインバータ４〜６を備えている。入力端
子１には、インバータ４、ノードＮ１、及びインバータ
５を介して出力端子２が接続されると共に、インバータ
６を介して出力端子３が接続されている。This semiconductor integrated circuit includes an input terminal 1 for an input signal D1,
It is provided with an output terminal 2 for the output signal Q1, an output terminal 3 for the reverse phase output signal 1, and inverters 4 to 6. An output terminal 2 is connected to the input terminal 1 via an inverter 4, a node N1, and an inverter 5, and an output terminal 3 is also connected via an inverter 6.

第３図は、第２図の動作を示すタイムチャートであり、
この図を参照しつつ第２図の半導体集積回路の動作を説
明する。但しインバータ４．５゜及び６は信号伝達に際
して、それぞれτ１．τ２゜及びτ３というほぼ同程度
の遅延時間を要するものとする。FIG. 3 is a time chart showing the operation of FIG. 2,
The operation of the semiconductor integrated circuit shown in FIG. 2 will be explained with reference to this figure. However, inverters 4.5° and 6 each have τ1. It is assumed that approximately the same delay times of τ2° and τ3 are required.

先ず初期状態として、゛低レベル（以下、Ｌ“。First, the initial state is "low level" (hereinafter referred to as "L").

という）の入力信号Ｄ１が印加され、ノードＮｌ。) is applied to the node Nl.

出力信号Ｑｌ、逆相逆相出力信号炉それぞれ高レベル（
以下、ＩＩ　ＨＩＩという）、“１．ＩＩ　、　　ＩＩ
ＨＩ＋であるとする。Output signal Ql, negative phase negative phase output signal furnace each at high level (
(hereinafter referred to as II HII), “1.II, II
Assume that it is HI+.

時刻Ｔで、入力データＤ１が“１，１１から“Ｈ”にな
ると、インバータ６の出力側ノードＮ１が“Ｈ”から＋
１　Ｌ　１１になる。この時、時刻Ｔに対してインバー
タ６の遅延時間に相当する時間τ１の遅れが生じる。こ
れと同様に逆相出力信号互１は、時刻Ｔ１に対してイン
バータ８の遅延時間τ３遅れて１１　ＨＩＩからＬ　Ｉ
Ｉになる。また、出力信号Ｑ１はノードＮ１がＨｕから
°Ｌ′°に変わった時間、即ち時刻Ｔ１から時間τ１遅
れた時間に対してさらにインバータ７の遅延時間τ２遅
れて“Ｌ”から“Ｈ′”に変ることになる。At time T, when the input data D1 changes from "1, 11" to "H", the output side node N1 of the inverter 6 changes from "H" to +
1 L becomes 11. At this time, a delay of time τ1 corresponding to the delay time of the inverter 6 occurs with respect to time T. Similarly, the reverse phase output signal 1 is delayed by the delay time τ3 of the inverter 8 with respect to time T1, and is changed from 11 HII to L I
Become I. Furthermore, the output signal Q1 changes from "L" to "H'" after a delay of τ2 of the inverter 7 with respect to the time when the node N1 changes from Hu to °L'°, that is, after a time τ1 delay from time T1. It's going to change.

このように、この半導体集積回路は入力端子１に入力さ
れた入力信号Ｄ１と同相の出力信号Ｑ１を（τ１＋τ２
）の時間的遅れを伴って出力端子２から送出すると共に
、入力信号Ｄ１と逆相の逆相出力信号互１をτ３の時間
的遅れを伴って出力端子３から送出するものである。In this way, this semiconductor integrated circuit outputs the output signal Q1 that is in phase with the input signal D1 input to the input terminal 1 by (τ1+τ2
) is sent out from the output terminal 2 with a time delay of .tau.3, and an opposite phase output signal D1 having the opposite phase to the input signal D1 is sent out from the output terminal 3 with a time delay of .tau.3.

（発明が解決しようとする課題） しかしながら、上記構成の半導体集積回路では、次のよ
うな課題があった。(Problems to be Solved by the Invention) However, the semiconductor integrated circuit having the above configuration has the following problems.

単相の入力信号から相補的な両相の出力信号を得るこの
種の回路は、フリップフロップ回路等の種々の回路に用
いられる。このような回路が誤動作を発生することなく
、安定した高速動作を行うためには、出力信号Ｑ１と逆
相出力信号互１との時間差ができるだけ少ないことが望
ましい。This type of circuit that obtains complementary two-phase output signals from a single-phase input signal is used in various circuits such as flip-flop circuits. In order for such a circuit to operate stably and at high speed without causing malfunctions, it is desirable that the time difference between the output signal Q1 and the opposite phase output signal 1 be as small as possible.

ところが、上記構成の半導体集積回路では、第３図から
明らかなように、出力信号Ｑ１、及び逆相出力信号互１
は、両者の遅延経路が異なるために入力信号Ｄ１の論理
の変化に対応して一致したタイミングで位相を反転させ
ることができない。However, in the semiconductor integrated circuit having the above configuration, as is clear from FIG.
Since both delay paths are different, it is not possible to invert the phase at the same timing in response to a change in the logic of the input signal D1.

具体的にいえば、出力信号Ｑ１は逆相出力信号互１に対
して必ず（τ１＋τ２−τ３）の時間、遅れて信号反転
動作を行うことになる。このように従来の半導体集積回
路では、高精度の相補的な関係を有する両相の信号を得
ることが困難であった。Specifically, the output signal Q1 performs a signal inversion operation with a delay of (τ1+τ2−τ3) with respect to the opposite phase output signal 1. As described above, in conventional semiconductor integrated circuits, it is difficult to obtain signals of both phases having a highly accurate complementary relationship.

本発明は前記従来技術が持っていた課題として、単相の
入力端子から一致した時間的タイミングで相補的な両相
の出力信号を得ることが困難であるという点について解
決した半導体集積回路を提供するものである。The present invention provides a semiconductor integrated circuit that solves the problem of the prior art, which is that it is difficult to obtain complementary two-phase output signals at the same time timing from a single-phase input terminal. It is something to do.

（課題を解決するための手段） 本発明は前記課題を解決するために、入力信号を順次反
転して出力信号を出力する偶数個のインバータと、前記
入力信号を反転して前記出力信号と逆相の逆相出力信号
を出力する奇数個のインバータとを備えた半導体集積回
路において、前記偶数個のインバータの出力側と前記奇
数個のインバータの出力側との間に、２個のインバータ
をたすき接続するようにしたものである。(Means for Solving the Problems) In order to solve the above problems, the present invention provides an even number of inverters that sequentially invert input signals and output output signals; In a semiconductor integrated circuit comprising an odd number of inverters that output phase-inverted output signals, two inverters are interposed between the output side of the even number of inverters and the output side of the odd number of inverters. It was designed to connect.

（作用） 本発明によれば、以上のように半導体集積回路を構成し
たので、偶数個のインバータの出力側と奇数個のインバ
ータの出力側との間にたすき接続された２個のインバー
タは、偶数個のインバータの出力側の経路と奇数個のイ
ンバータの出力側の経路において、信号反転動作に要す
る遅延時間の長い経路では遅延時間を短縮させ、遅延時
間の短い経路では遅延時間を延長させて両者の遅延時間
を一致させるように働く。(Function) According to the present invention, since the semiconductor integrated circuit is configured as described above, the two inverters cross-connected between the output side of the even numbered inverters and the output side of the odd numbered inverters are as follows: In the output side paths of even-numbered inverters and the output-side paths of odd-numbered inverters, the delay time is shortened in the path with a long delay time required for signal inversion operation, and the delay time is extended in the path with a short delay time. It works to match the delay times of both.

そのため、入力信号の変化に応じて同一のタイミングで
相補的な関係にある出力信号と逆相出力信号が出力され
る。したがって、前記課題を解決できるのである。Therefore, in response to changes in the input signal, a complementary output signal and an opposite phase output signal are output at the same timing. Therefore, the above problem can be solved.

（実施例） 第１図は本発明の一実施例を示す半導体集積回路の回路
図である。(Embodiment) FIG. 1 is a circuit diagram of a semiconductor integrated circuit showing an embodiment of the present invention.

この半導体集積回路は、入力信号Ｄ２用の入力端子１１
、出力信号Ｑ２用の出力端子１２、出力信号Ｑ２と逆相
の逆相出力信号互２用の出力端子１３、およびＭＯＳ−
ＦＥＴ’（絶縁ゲート型電界効果トランジスタ）やＭＥ
Ｓ−ＦＥＴ　（ショットキー障壁ゲート電界効果トラン
ジスタ）等で構成されるインバータ２１〜２８を備えて
いる。This semiconductor integrated circuit has an input terminal 11 for input signal D2.
, an output terminal 12 for the output signal Q2, an output terminal 13 for the opposite phase output signal 2 which is opposite in phase to the output signal Q2, and a MOS-
FET' (insulated gate field effect transistor) and ME
It includes inverters 21 to 28 formed of S-FETs (Schottky barrier gate field effect transistors) and the like.

入力端子１１はインバータ２１の入力側に接続され、そ
のインバータ２１の出力側ノードＮＩＬには、インバー
タ２２、ノードＮ１２、およびインバータ２３が接続さ
れると共に、インバータ２４が接続されている。インバ
ータ２３の出力側ノードＮ１３とインバータ２４の出力
側ノードＮ１４との間には、インバータ２５．２６がた
すき接続されている。さらにノードＮ１３およびＮ１４
は、それぞれバッファ用のインバータ２７゜２８を介し
て出力端子１２．１３に接続されている。The input terminal 11 is connected to the input side of an inverter 21, and an inverter 22, a node N12, and an inverter 23 are connected to an output side node NIL of the inverter 21, and an inverter 24 is also connected. Inverters 25 and 26 are sash-connected between the output node N13 of the inverter 23 and the output node N14 of the inverter 24. Furthermore, nodes N13 and N14
are connected to output terminals 12 and 13 via buffer inverters 27 and 28, respectively.

第４図は第１図の動作を示すタイムチャートであり、こ
の図を参照しつつ第１図の半導体集積回路の動作を説明
する。FIG. 4 is a time chart showing the operation of FIG. 1, and the operation of the semiconductor integrated circuit of FIG. 1 will be explained with reference to this diagram.

ｆ旦し、インバータ２１〜２８はインバータ内に入力し
た信号を反転させて出力する時、それぞれほぼ同程度の
遅延時間を要するものとする。It is assumed that the inverters 21 to 28 each require approximately the same delay time when inverting and outputting the signals input into the inverters.

先ず、初期状態としては、＋１１１１の入力データＤ２
が印加され、またノートＮｉ１．Ｎ１３、および逆相出
力信号互２がｆｌ　ＨＩＩ、ノードＮ１２゜Ｎ１４、お
よび゛出力信号Ｑ２が″Ｌ”であるとする。First, as an initial state, input data D2 of +1111
is applied, and note Ni1. Suppose that N13, the opposite phase output signal 2 is fl HII, the nodes N12 to N14, and the output signal Q2 are "L".

次に時刻Ｔにおいて入力信号Ｄ２が′Ｌ′°からＩＩ　
ＨＩＩになると、ノードＮ１１はインバータ２１の遅延
時間τ２１後に“Ｌ”となる。ノードＮ１２は、ノード
Ｎｉｌが′Ｌ′°に変ってがら更にインバータ２２の遅
延時間τ２２を経た後、即ち時刻Ｔに対して（τ２１＋
τ２２）遅れて１１　ＨＩＩとなる。この時、ノードＮ
ｉｌの信号（論理）とノードＮ１２の信号は互いに反転
した相補的な両相の信号になっているが、タイミング的
には従来の回路と同様にて２２の時間的な遅れを生じて
いる。Next, at time T, the input signal D2 changes from 'L'° to II
When the signal becomes HII, the node N11 becomes "L" after a delay time τ21 of the inverter 21. After the node Nil changes to 'L'° and further passes through the delay time τ22 of the inverter 22, that is, with respect to time T, the node N12 becomes (τ21+
τ22) becomes 11 HII with a delay. At this time, node N
The signal (logic) of il and the signal of node N12 are mutually inverted and complementary signals of both phases, but in terms of timing, there is a time delay of 22, which is the same as in the conventional circuit.

ここで、入力信号Ｄ２の変（ヒに応じたノードＮ１３及
びＮ１４の変化の時間的な相関性について検討する。Here, the temporal correlation of changes in nodes N13 and N14 in response to changes in input signal D2 will be considered.

例えば、ノードＮ１３．Ｎ１４間にたすき接続されたイ
ンバータ２５及び２６がない状態で、さらにインバータ
２３の遅延時間τ２３とインバータ２４の遅延時間τ２
４とが同一であるとする。For example, node N13. In a state where there are no inverters 25 and 26 connected across N14, the delay time τ23 of the inverter 23 and the delay time τ2 of the inverter 24 are
4 are the same.

この場合、ノードＮ１３における信号の変化はノードＮ
１４における信号の変化に対して常にインバータ２２の
遅延時間τ２２に相当する遅れが生じることになる。In this case, the change in the signal at node N13 is the change in the signal at node N13.
A delay corresponding to the delay time τ22 of the inverter 22 always occurs with respect to a change in the signal at the inverter 22.

この遅れに対してノードＮ１３．Ｎ１４間にたすき接続
されたインバータ２５及び２６は次のような役割を果た
す。Due to this delay, node N13. Inverters 25 and 26 connected across N14 play the following roles.

先ず、ノードＮＬ４はノードＮｉｌが“Ｌ”になった後
、インバータ２４の遅延時間τ２４を経てパＬ“から“
Ｈ”になろうとするが、この時点でのインバータ２６に
おける“Ｌｌｌの出力の影響を受けている。そのため、
ノードＮ１４はインバータ２４の遅延時間τ２４を経過
してもすぐに′“Ｈ”になることができない。First, after the node Nil becomes "L", the node NL4 changes from the voltage "L" through the delay time τ24 of the inverter 24.
Although the signal attempts to become "H", it is affected by the output of "Lll" in the inverter 26 at this point. Therefore,
The node N14 cannot become ``H'' immediately even after the delay time τ24 of the inverter 24 has elapsed.

一方、ノードＮ１３はノードＮｉｌがＬ゛になった後、
インバータ２２．２３の遅延時間（τ２２＋τ２３）を
経て“′Ｈ′°から“Ｌ”になろうとしている。この時
、ノードＮ１４はノードＮ１３に先んじて信号の変化が
行われてＩＩ　Ｌ　ＩＩから“Ｈ″゛になろうとしてい
るため、それにつれてインバータ２５の出力は“′トＩ
“から“Ｌ”になろうとする。そのため、ノードＮ１３
はインバータ２５の出力の助けを借りてインバータ２２
．２３の遅延時間（τ２２＋τ２３）よりも−段と速く
“Ｌ”になろうとする。さらにこのようなノードＮ１３
の働きにより、ノードＮ　］−３の出力がインバータ２
６にイ云えられると、インバータ２６の出力は゛Ｈパと
なるため、ノードＮ　１４はインバータ２６の出力の助
けを借りて急速に“Ｈ”になろうとするようになる。On the other hand, after node Nil becomes L, node N13
After the delay time (τ22+τ23) of the inverters 22 and 23, it is about to go from "'H'° to "L". At this time, the signal at the node N14 changes before the node N13, and the signal changes from II L II to " Since the output of the inverter 25 is about to become high, the output of the inverter 25 becomes high.
” to “L”. Therefore, node N13
is the inverter 22 with the help of the output of the inverter 25.
．． It attempts to go to "L" much faster than the delay time (τ22+τ23) of 23 times. Furthermore, such a node N13
Due to the function of
6, the output of the inverter 26 becomes high, so that the node N14 quickly attempts to become high with the help of the output of the inverter 26.

このように、ノードＮ１３及びＮ１４には信号の変化の
タイミングが同一で而も相補的な両相の信号が現れるよ
うになる。従ってバッファ用のインバータ２７．２８を
遅延時間が等しいもので構成すれば、インバータ２７．
２８を介して出力端子２２．２３から、信号の変化のタ
イミングが同一で而も相補的な両相の信号である出力信
号Ｑ２及び逆相出力信号互２が得られる。In this way, two complementary phase signals appear at nodes N13 and N14 with the same signal change timing. Therefore, if the buffer inverters 27 and 28 are configured with equal delay times, the inverters 27 and 28 can be configured with equal delay times.
From the output terminals 22 and 23 via 28, an output signal Q2 and an opposite phase output signal Q2, which have the same signal change timing and are complementary signals, are obtained.

以上の説明は、入力信号Ｄ２が“Ｌ”から１１８１１に
なる場合についてであったが、入力信号Ｄ２がＨ”から
“Ｌ”になる場合についても同様である。The above explanation was about the case where the input signal D2 goes from "L" to 11811, but the same applies to the case where the input signal D2 goes from "H" to "L".

本実施例は次のような利点を有する。This embodiment has the following advantages.

入力信号Ｄ２の信号電圧が変化する時、ノードＮ１Ｂ、
Ｎ１４間にたすき接続されたインバータ２５及び２６は
、入力信号Ｄ２の信号が変わる前に自己が保持していた
信号をノードＮ１３．或いはノードＮ１４に伝達する。When the signal voltage of input signal D2 changes, node N1B,
Inverters 25 and 26 cross-connected between nodes N13 and N14 transfer the signal they held before the input signal D2 changed to nodes N13. Alternatively, it is transmitted to node N14.

これらの信号は、遅延経路の長いノードＮ１３の側では
遅延時間を短縮させ、逆に遅延経路の短いノードＮ１４
の側では遅延時間を延長させるような調整機能をもって
いる。そのため、入力信号Ｄ２の信号電圧の変化に即し
て、時間的に同一の遅れを伴った相補的な両相の信号を
得ることが可能である。These signals shorten the delay time on the side of node N13 with a long delay path, and conversely shorten the delay time on the side of node N14 with a short delay path.
The side has an adjustment function that extends the delay time. Therefore, it is possible to obtain complementary two-phase signals with the same time delay in accordance with changes in the signal voltage of the input signal D2.

尚、本発明は図示の実施例に限定されず、種々の変形が
可能である。その変形例として例えば次のようなものが
ある。Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. Examples of such modifications include the following.

■　第１図のインバータ２１を省略した構成にすれば、
出力信号Ｑ２及び逆相出力信号互２は上記実施例と逆の
極性にすることができる。■ If the configuration is omitted from the inverter 21 in Fig. 1,
The output signal Q2 and the opposite phase output signal Q2 can have polarities opposite to those of the above embodiment.

■　上記実施例では、ノードＮｉｌからノードＮＩＢに
至る第１の遅延経路を２個のインバータ２２．２Ｂ、ノ
ードＮｉｌからノードＮ１４に至る第２の遅延経路を１
個のインバータ２４で構成しているが、第１の遅延経路
を４個以上の偶数個のインバータで、第２の遅延経路を
３個以上の奇数個のインバータでそれぞれ構成してもよ
い。■ In the above embodiment, the first delay path from node Nil to node NIB is connected to two inverters 22.2B, and the second delay path from node Nil to node N14 is connected to one inverter.
However, the first delay path may be configured with an even number of four or more inverters, and the second delay path may be configured with an odd number of three or more inverters.

（発明の効果） 以上詳細に説明したように、本発明によれば、偶数個の
インバータの出力側と奇数個のインバータの出力側との
間に、２個のインバータをたすき接続するようにしたの
で、偶数個のインバータの出力側と奇数個のインバータ
の出力側において時間的に同一の遅れを伴った相補的な
両相の信号を得ることができ、それによって入力信号の
変化に応じて同一のタイミングで相補的な関係にある出
力信号と逆相出力信号を得ることができる。(Effects of the Invention) As described above in detail, according to the present invention, two inverters are cross-connected between the output side of an even number of inverters and the output side of an odd number of inverters. Therefore, complementary two-phase signals with the same time delay can be obtained at the output side of even-numbered inverters and the output side of odd-numbered inverters. It is possible to obtain a complementary output signal and an opposite phase output signal at the timing of .

従って、相補的な両相の信号で駆動する回路の信号源と
して利用可能な極めて有用性の高い回路として期待でき
る。Therefore, it can be expected to be an extremely useful circuit that can be used as a signal source for a circuit driven by complementary two-phase signals.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例を示す半導体集積回路の回路図
、第２図は従来の半導体集積回路の回路図、第３図は第
２図のタイムチャート、第４図は第１図のタイムチャー
トである。 ２１〜２８・・・・・・インバータ、Ｄ２・・・・・・
入力信号、Ｑ２・・・・・・出力信号、互２・・・・・
・逆相出力信号。Fig. 1 is a circuit diagram of a semiconductor integrated circuit showing an embodiment of the present invention, Fig. 2 is a circuit diagram of a conventional semiconductor integrated circuit, Fig. 3 is a time chart of Fig. 2, and Fig. 4 is a circuit diagram of a conventional semiconductor integrated circuit. This is a time chart. 21-28... Inverter, D2...
Input signal, Q2... Output signal, mutual 2...
・Reverse phase output signal.

Claims (1)

【特許請求の範囲】 入力信号を順次反転して出力信号を出力する偶数個のイ
ンバータと、前記入力信号を反転して前記出力信号と逆
相の逆相出力信号を出力する奇数個のインバータとを備
えた半導体集積回路において、 前記偶数個のインバータの出力側と前記奇数個のインバ
ータの出力側との間に、２個のインバータをたすき接続
したことを特徴とする半導体集積回路。[Claims] An even number of inverters that sequentially invert an input signal and output an output signal, and an odd number of inverters that invert the input signal and output an opposite phase output signal that is opposite in phase to the output signal. A semiconductor integrated circuit comprising: two inverters cross-connected between the output side of the even number of inverters and the output side of the odd number of inverters.