JPH0240950A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0240950A JPH0240950A JP63191468A JP19146888A JPH0240950A JP H0240950 A JPH0240950 A JP H0240950A JP 63191468 A JP63191468 A JP 63191468A JP 19146888 A JP19146888 A JP 19146888A JP H0240950 A JPH0240950 A JP H0240950A
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- diffusion region
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- 239000012535 impurity Substances 0.000 claims abstract description 35
- 238000009792 diffusion process Methods 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 abstract description 94
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 35
- 239000000758 substrate Substances 0.000 abstract description 9
- 239000011229 interlayer Substances 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 description 32
- 238000001459 lithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高抵抗負荷型のメモリセルの回路構成を存する
スタチンク型のメモリ装置(SRAM)に関し、特に、
そのレイアウトに関する。
スタチンク型のメモリ装置(SRAM)に関し、特に、
そのレイアウトに関する。
本発明は高抵抗負荷型のメモリセルの回路構成を有し、
一方の駆動トランジスタの不純物拡散領域が他方の駆動
トランジスタのゲートを介してクロスカップルドコンタ
クトに接続するメモリ装置において、その不純物拡散領
域とゲートの接続のための配線領域を、抵抗負荷のため
の抵抗層と別個の層より構成することにより、そのメモ
リセルの縮小化を実現するものである。
一方の駆動トランジスタの不純物拡散領域が他方の駆動
トランジスタのゲートを介してクロスカップルドコンタ
クトに接続するメモリ装置において、その不純物拡散領
域とゲートの接続のための配線領域を、抵抗負荷のため
の抵抗層と別個の層より構成することにより、そのメモ
リセルの縮小化を実現するものである。
高抵抗負荷型のSRAMのメモリセルは、一般に、第5
図に示す回路構成を有し、電源電圧Vddと接地電圧V
ssの間に直列接続された駆動トランジスタLot及び
抵抗素子102が一対設けられ、それらの素子の接続点
には、選択トランジスタ103がビット線との間で接続
すると共に、互いに他の駆動トランジスタ101のゲー
トが接続している。
図に示す回路構成を有し、電源電圧Vddと接地電圧V
ssの間に直列接続された駆動トランジスタLot及び
抵抗素子102が一対設けられ、それらの素子の接続点
には、選択トランジスタ103がビット線との間で接続
すると共に、互いに他の駆動トランジスタ101のゲー
トが接続している。
このような回路構造のメモリセルとしては、第3図に示
すような回路配置が知られる。半導体基板の表面では、
フィールド酸化膜110が選択的に形成され、そのフィ
ールド酸化膜110に囲まれた不純物拡散領域をソース
・ドレインとする選択トランジスタ111,111及び
駆動トランジスタ112a、112bが形成されている
。各トランジスタのゲートは第1層目のポリシリコン層
113から形成され、抵抗負荷は第2層目の薄いポリシ
リコン層114からなる。そして、これら各トランジス
タの接続点はいわゆるシェアードコンタクト構造にされ
ている。すなわち、第4図に示すように、フィールド酸
化膜110の端部のゲート酸化膜上で第1層目のポリシ
リコン層113が終端し、不純物拡散領域115とその
ポリシリコンIJl13に亘って層間絶縁膜116を除
去してなる開口部117を覆うように、第2層目の薄い
ポリシリコン層114が形成され、いわゆるクロース力
ップンルドコンタクトの電気的な接続がなされる。
すような回路配置が知られる。半導体基板の表面では、
フィールド酸化膜110が選択的に形成され、そのフィ
ールド酸化膜110に囲まれた不純物拡散領域をソース
・ドレインとする選択トランジスタ111,111及び
駆動トランジスタ112a、112bが形成されている
。各トランジスタのゲートは第1層目のポリシリコン層
113から形成され、抵抗負荷は第2層目の薄いポリシ
リコン層114からなる。そして、これら各トランジス
タの接続点はいわゆるシェアードコンタクト構造にされ
ている。すなわち、第4図に示すように、フィールド酸
化膜110の端部のゲート酸化膜上で第1層目のポリシ
リコン層113が終端し、不純物拡散領域115とその
ポリシリコンIJl13に亘って層間絶縁膜116を除
去してなる開口部117を覆うように、第2層目の薄い
ポリシリコン層114が形成され、いわゆるクロース力
ップンルドコンタクトの電気的な接続がなされる。
この第3図のレイアウトにおいては、駆動トランジスタ
112bの不純物拡散領域118が、駆動トランジスタ
112aのゲートを介してシェアードコンタクトに接続
する。このため、不純物拡散領域11Bと第1層目のポ
リシリコン層113の接続が必要であり、第2層目の薄
いポリシリコン75114からなる配線層114cを用
いて、上記シェアードコンタクトと同工程にて接続がな
されている。
112bの不純物拡散領域118が、駆動トランジスタ
112aのゲートを介してシェアードコンタクトに接続
する。このため、不純物拡散領域11Bと第1層目のポ
リシリコン層113の接続が必要であり、第2層目の薄
いポリシリコン75114からなる配線層114cを用
いて、上記シェアードコンタクトと同工程にて接続がな
されている。
また、このような配線の接続技術に関する文献としては
、特公昭61−40133号公報や特公昭61−411
38号公報がある。
、特公昭61−40133号公報や特公昭61−411
38号公報がある。
ところが、上述のレイアウトではその縮小化に限界が生
ずる。すなわち、第3図のW方向の縮小化を図る場合に
は、同じ第2層目のポリシリコン層114をパターニン
グした配線層114cと高抵抗負荷素子の間の間隔10
は、リソグラフィーの限界に制限され、十分に狭くする
ことができない。また、高抵抗負荷のパターン幅や配線
層114cのサイズも接続や信頼性を確保する上で限界
になっている。従って、このようなレイアウトのメモリ
セルにおいては、W方向の縮小化が困難となっている。
ずる。すなわち、第3図のW方向の縮小化を図る場合に
は、同じ第2層目のポリシリコン層114をパターニン
グした配線層114cと高抵抗負荷素子の間の間隔10
は、リソグラフィーの限界に制限され、十分に狭くする
ことができない。また、高抵抗負荷のパターン幅や配線
層114cのサイズも接続や信頼性を確保する上で限界
になっている。従って、このようなレイアウトのメモリ
セルにおいては、W方向の縮小化が困難となっている。
そこで、本発明は上述の技術的な課題に鑑み、そのメモ
リセルの縮小化を実現するメモリ装置の提供を目的する
。
リセルの縮小化を実現するメモリ装置の提供を目的する
。
上述の目的を達成するために、本発明のメモリ装置は、
一対の高抵抗負荷と一対の駆動トランジスタとで形成さ
れたフリップフロップ回路と、対の選択トランジスタで
メモリセルが構成されたメモリ装置において、第1の選
択トランジスタの不純物拡散領域と第1の駆動トランジ
スタの不純物拡散領域と第2の駆動トランジスタのゲー
トと第1の抵抗負荷が接続される第1のコンタクト領域
と、第1の駆動トランジスタのゲートと第2の抵抗負荷
と第2の選択トランジスタの不純物拡散領域が接続され
る第2のコンタクト領域と、第2の駆動トランジスタの
不純物拡散領域と第1の駆動トランジスタのゲートが配
線層を介して接続される第3のコンタクト領域とを有し
、その第3のコンタクト領域の配線層は、上記第その第
3のコンタクト領域に接続される抵抗層とは別の層から
なることを特徴とする。
一対の高抵抗負荷と一対の駆動トランジスタとで形成さ
れたフリップフロップ回路と、対の選択トランジスタで
メモリセルが構成されたメモリ装置において、第1の選
択トランジスタの不純物拡散領域と第1の駆動トランジ
スタの不純物拡散領域と第2の駆動トランジスタのゲー
トと第1の抵抗負荷が接続される第1のコンタクト領域
と、第1の駆動トランジスタのゲートと第2の抵抗負荷
と第2の選択トランジスタの不純物拡散領域が接続され
る第2のコンタクト領域と、第2の駆動トランジスタの
不純物拡散領域と第1の駆動トランジスタのゲートが配
線層を介して接続される第3のコンタクト領域とを有し
、その第3のコンタクト領域の配線層は、上記第その第
3のコンタクト領域に接続される抵抗層とは別の層から
なることを特徴とする。
ここで、上記第1の駆動トランジスタと第1の抵抗負荷
及び上記第2の駆動トランジスタと第2の抵抗負荷はそ
れぞれ直列接続され、電源電圧と接地電圧の間に接続さ
れる。第1の選択トランジスタは第1の駆動トランジス
タと第1の抵抗負荷の接続点に接続され、第2の選択ト
ランジスタは第2の駆動トランジスタと第2の抵抗負荷
の接続点に接続される。各選択トランジスタの一方のソ
ース・ドレインはビット線に接続する。上記不純物拡I
P1 領域は各トランジスタのソース・ドレイン領域と
なり、例えば半導体基板上のフィールド酸化膜に囲まれ
て形成される。上記各駆動トランジスタのゲートは、例
えば第1層目のポリシリコン層とすることができ、この
第1層目のポリシリコン層で選択トランジスタのゲート
を構成しても良い。上記第その第3のコンタク)6U域
はいわゆるシエアードコンタクト構造やいわゆるバリー
ドコンタクト構造にできる。そして、上記抵抗層は抵抗
素子を形成する層であり、その抵抗層を例えば第3N目
の薄いポリシリコン層を用いて形成し、上記配線層を第
2層目のポリシリコン層で形成することができる。
及び上記第2の駆動トランジスタと第2の抵抗負荷はそ
れぞれ直列接続され、電源電圧と接地電圧の間に接続さ
れる。第1の選択トランジスタは第1の駆動トランジス
タと第1の抵抗負荷の接続点に接続され、第2の選択ト
ランジスタは第2の駆動トランジスタと第2の抵抗負荷
の接続点に接続される。各選択トランジスタの一方のソ
ース・ドレインはビット線に接続する。上記不純物拡I
P1 領域は各トランジスタのソース・ドレイン領域と
なり、例えば半導体基板上のフィールド酸化膜に囲まれ
て形成される。上記各駆動トランジスタのゲートは、例
えば第1層目のポリシリコン層とすることができ、この
第1層目のポリシリコン層で選択トランジスタのゲート
を構成しても良い。上記第その第3のコンタク)6U域
はいわゆるシエアードコンタクト構造やいわゆるバリー
ドコンタクト構造にできる。そして、上記抵抗層は抵抗
素子を形成する層であり、その抵抗層を例えば第3N目
の薄いポリシリコン層を用いて形成し、上記配線層を第
2層目のポリシリコン層で形成することができる。
なお、別の層とは眉間絶縁膜を介して別個に形成された
構成を言う。
構成を言う。
第3のコンタクト領域の配線層を、第その第3のコンタ
クト領域の抵抗層と別の層とすることで、これら配線層
と抵抗層は眉間絶縁膜を介して設けられることになり、
従って、平面状型なり合うようなレイアウトであっても
、眉間絶縁膜から電気的に分離される。このため第3の
コンタクト領域と抵抗素子間の距離を十分に小さくする
こと\ ができ、メモリセルのレイアウトを縮小化させることが
できる。
クト領域の抵抗層と別の層とすることで、これら配線層
と抵抗層は眉間絶縁膜を介して設けられることになり、
従って、平面状型なり合うようなレイアウトであっても
、眉間絶縁膜から電気的に分離される。このため第3の
コンタクト領域と抵抗素子間の距離を十分に小さくする
こと\ ができ、メモリセルのレイアウトを縮小化させることが
できる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、3層のポリシリコン層とA1層を用いた高
抵抗負荷型のSRAMであり、そのメモリセルのレイア
ウトは、第1図に示す構成とされる。このレイアウトは
、一対の選択トランジスタ4.5と一対の駆動トランジ
スタ6.7及び抵抗負荷8.9を有している。これら各
素子の接続に第1〜第3のコンタクト領域1〜3が設け
られている。
抵抗負荷型のSRAMであり、そのメモリセルのレイア
ウトは、第1図に示す構成とされる。このレイアウトは
、一対の選択トランジスタ4.5と一対の駆動トランジ
スタ6.7及び抵抗負荷8.9を有している。これら各
素子の接続に第1〜第3のコンタクト領域1〜3が設け
られている。
シリコン基板10を選択酸化して形成されたフィールド
酸化ll*11が不純物拡散領域12と選択的に基板表
面に形成されており、そのフィールド酸化膜11は不純
物拡散領域12を囲む。不純物拡散領域12は各トラン
ジスタ4〜7のソース・ドレイン領域とされる。このよ
うな構成の基板上には図示しないゲート酸化膜を介して
第1N目のポリシリコン層が形成され、このポリシリコ
ン層はトランジスタのゲート(ワード線を含む)とされ
る。その第1層目のポリシリコン層とは眉間絶縁膜を介
して第2N目のポリシリコン層が形成される。第2N目
のポリシリコン層は、本実施例では、第3のコンタクト
領域3の配線層13としてのみ用いられる。そして、点
を付した領域として示す第3層目の薄いポリシリコン層
が抵抗層として抵抗負荷8.9を構成する。
酸化ll*11が不純物拡散領域12と選択的に基板表
面に形成されており、そのフィールド酸化膜11は不純
物拡散領域12を囲む。不純物拡散領域12は各トラン
ジスタ4〜7のソース・ドレイン領域とされる。このよ
うな構成の基板上には図示しないゲート酸化膜を介して
第1N目のポリシリコン層が形成され、このポリシリコ
ン層はトランジスタのゲート(ワード線を含む)とされ
る。その第1層目のポリシリコン層とは眉間絶縁膜を介
して第2N目のポリシリコン層が形成される。第2N目
のポリシリコン層は、本実施例では、第3のコンタクト
領域3の配線層13としてのみ用いられる。そして、点
を付した領域として示す第3層目の薄いポリシリコン層
が抵抗層として抵抗負荷8.9を構成する。
詳しくは、ビット線と接続が行われるコンタクトホール
21.22と第1のコンタクト領域1゜第2のコンタク
ト領域2の間で、第1.第2の選択トランジスタ4.5
が形成されている。これら選択トランジスタ4.5のゲ
ートは、図中W方向に延在された第1層目のポリシリコ
ン層からなるワード線23である。
21.22と第1のコンタクト領域1゜第2のコンタク
ト領域2の間で、第1.第2の選択トランジスタ4.5
が形成されている。これら選択トランジスタ4.5のゲ
ートは、図中W方向に延在された第1層目のポリシリコ
ン層からなるワード線23である。
第1の選択トランジスタ4の不純物波IPi領域はプイ
ールド酸化膜11に挾まれながら第1の駆動トランジス
タ6の不純物拡1tjJl域(ドレイン)と連続してお
り、その途中であって上記コンタクトホール21の図中
B方向の延長線上に第1のコンタクト領域1が形成され
ている。この第1のコンタクト領域lはいわゆるシェア
ードコンタクト構造とされる。第2の駆動トランジスタ
7のゲート24ば、眉間絶縁膜の開口部25の内部まで
引き出され、不純物拡散領域に一部重複して終端してい
る。開口部25は略方形のパターンであり、その全面が
第3層目の薄いポリシリコン層よりなる抵抗層31に覆
われている。すなわち、不純物拡散領域は抵抗1’i3
1を介して第2の駆動トランジスタフのゲート24に接
続される。
ールド酸化膜11に挾まれながら第1の駆動トランジス
タ6の不純物拡1tjJl域(ドレイン)と連続してお
り、その途中であって上記コンタクトホール21の図中
B方向の延長線上に第1のコンタクト領域1が形成され
ている。この第1のコンタクト領域lはいわゆるシェア
ードコンタクト構造とされる。第2の駆動トランジスタ
7のゲート24ば、眉間絶縁膜の開口部25の内部まで
引き出され、不純物拡散領域に一部重複して終端してい
る。開口部25は略方形のパターンであり、その全面が
第3層目の薄いポリシリコン層よりなる抵抗層31に覆
われている。すなわち、不純物拡散領域は抵抗1’i3
1を介して第2の駆動トランジスタフのゲート24に接
続される。
第2の選択トランジスタ5の不純物拡散領域も同様に、
第2のコンタクト領域2まで図中B方向の延長線上に延
在される。その第2のコンタクト領域2はシェアードコ
ンタクト構造とされる。開口部26は、第1の駆動トラ
ンジスタ6のゲート27と第2の選択トランジスタ5の
不純物拡散領域上に亘って形成され、その開口部26の
全面に第3層目の薄いポリシリコン層よりなる抵抗層3
2が形成されている。この抵抗M32を介して第2の選
択トランジスタ5と第1の駆動トランジスタ6のゲート
27の接続が行われる。また、抵抗[32は抵抗層31
と連続な層であり、抵抗負荷として機能する。この第2
のコンタクト領域2では、第1のコンタクト領域lと異
なり、第2の駆動トランジスタ7のドレイン領域が接続
しない。
第2のコンタクト領域2まで図中B方向の延長線上に延
在される。その第2のコンタクト領域2はシェアードコ
ンタクト構造とされる。開口部26は、第1の駆動トラ
ンジスタ6のゲート27と第2の選択トランジスタ5の
不純物拡散領域上に亘って形成され、その開口部26の
全面に第3層目の薄いポリシリコン層よりなる抵抗層3
2が形成されている。この抵抗M32を介して第2の選
択トランジスタ5と第1の駆動トランジスタ6のゲート
27の接続が行われる。また、抵抗[32は抵抗層31
と連続な層であり、抵抗負荷として機能する。この第2
のコンタクト領域2では、第1のコンタクト領域lと異
なり、第2の駆動トランジスタ7のドレイン領域が接続
しない。
第1の駆動トランジスタ6のドレインが図中斜めに引き
出されているからであり、第3のコンタクト領域3によ
ってその接続が行われる。
出されているからであり、第3のコンタクト領域3によ
ってその接続が行われる。
第1の駆動トランジスタ6は、そのゲート27が上記第
2のコンタクト領域I域2から図中B方向に引き出され
ており、それからフィールド酸化膜11上で曲げられて
、一対の抵抗J!J31,32の略中央に設けられた第
3のコンタクト領域3まで引き回されている。このゲー
ト27の形状は略逆G字状である。第3のコンタクト領
域3には、その開口部28で第2の駆動トランジスタ7
のドレイン領域が臨んでいる。ドレイン領域は開口部2
8内で上記ゲート27と共に眉間絶縁膜が除去され、そ
こに図中斜線を付して示す略方形状の配線層13が設け
られ、ゲート27と第2の駆動トランジスタ7のドレイ
ン領域が接続する。この配線層13は第2層目のポリシ
リコン層からなり、抵抗層31.32とは別の層とされ
ている。開口部28は第2層目のポリシリコン層の下部
の層間絶縁膜を選択的に除去して形成されている。
2のコンタクト領域I域2から図中B方向に引き出され
ており、それからフィールド酸化膜11上で曲げられて
、一対の抵抗J!J31,32の略中央に設けられた第
3のコンタクト領域3まで引き回されている。このゲー
ト27の形状は略逆G字状である。第3のコンタクト領
域3には、その開口部28で第2の駆動トランジスタ7
のドレイン領域が臨んでいる。ドレイン領域は開口部2
8内で上記ゲート27と共に眉間絶縁膜が除去され、そ
こに図中斜線を付して示す略方形状の配線層13が設け
られ、ゲート27と第2の駆動トランジスタ7のドレイ
ン領域が接続する。この配線層13は第2層目のポリシ
リコン層からなり、抵抗層31.32とは別の層とされ
ている。開口部28は第2層目のポリシリコン層の下部
の層間絶縁膜を選択的に除去して形成されている。
このようなレイアウトにすることで、本実施例のメモリ
装置は、図中W方向の縮小化が容易に行なえる。すなわ
ち、第3のコンタクト領域3の配線層13は全面に形成
された後、パターニングされる。この時、パターニング
されるのは、当該配線7113のみであり、抵抗層3−
1.32との間隔りに影響されない。次に、全面に層間
絶縁膜が形成された後、高抵抗負荷として機能する第3
層目の薄いポリシリコン層が形成される。これをパター
ニングして抵抗層31.32を得る。この時、配線層1
3は絶縁膜に被覆されており、リソグラフィーの限界に
よって間隔I!、1が問題となることはない。従って、
パターニングの限界から図中W方向の縮小化に限界が生
じるような問題が解決されることになり、間隔21のサ
イズを十分に小さくしてメモリセルの縮小化を実現でき
る。また、配線層13自体をセル全体に対して大きくし
確実な接続を行うこともできる。
装置は、図中W方向の縮小化が容易に行なえる。すなわ
ち、第3のコンタクト領域3の配線層13は全面に形成
された後、パターニングされる。この時、パターニング
されるのは、当該配線7113のみであり、抵抗層3−
1.32との間隔りに影響されない。次に、全面に層間
絶縁膜が形成された後、高抵抗負荷として機能する第3
層目の薄いポリシリコン層が形成される。これをパター
ニングして抵抗層31.32を得る。この時、配線層1
3は絶縁膜に被覆されており、リソグラフィーの限界に
よって間隔I!、1が問題となることはない。従って、
パターニングの限界から図中W方向の縮小化に限界が生
じるような問題が解決されることになり、間隔21のサ
イズを十分に小さくしてメモリセルの縮小化を実現でき
る。また、配線層13自体をセル全体に対して大きくし
確実な接続を行うこともできる。
なお、抵抗層31,32.配線層13.ゲート24.2
7及びワード線23をポリシリコン層としたが、シリサ
イド、ポリサイド等の他の材料層でも良い。配線層13
を大きくすることも自由であり、極端な場合、抵抗層3
1.32と眉間絶縁膜を介して一部重ならせても良い。
7及びワード線23をポリシリコン層としたが、シリサ
イド、ポリサイド等の他の材料層でも良い。配線層13
を大きくすることも自由であり、極端な場合、抵抗層3
1.32と眉間絶縁膜を介して一部重ならせても良い。
また、第2N目のポリシリコン層で抵抗負荷を形成し、
第3層目のポリシリコン層から配線層13を設けても良
い。
第3層目のポリシリコン層から配線層13を設けても良
い。
次に、本実施例のメモリ装置を明確にするために、その
製造方法について第2図a〜第2図eを参照しながら説
明する。40Aは第2のコンタクト領域2の断面であり
、40Bは第3のコンタクト領域3のの断面となる。
製造方法について第2図a〜第2図eを参照しながら説
明する。40Aは第2のコンタクト領域2の断面であり
、40Bは第3のコンタクト領域3のの断面となる。
まず、第2図aに示すように、シリコン基Fi10の表
面に選択酸化によりフィールド酸化膜11を形成する。
面に選択酸化によりフィールド酸化膜11を形成する。
このフィールド酸化膜11を延在したシリコン基板11
の表面にはゲート酸化膜41が形成される。そして、第
1層目のポリシリコン層が形成され、この第1層目のポ
リシリコン層をパターニングして、ゲート27が形成さ
れる。この時同時にワード線等も形成される。ゲート2
7はフィールド酸化膜11の端部よりややゲート酸化膜
41上でそれぞれ終端する。次に、ゲート27、フィー
ルド酸化膜11をマスクとして不純物のイオン注入が行
われる。これでソース・ドレイン領域となる不純物拡散
領域5s、7dがセルファラインで形成される。これは
他のトランジスタのソース・ドレイン領域の形成と同時
である。
の表面にはゲート酸化膜41が形成される。そして、第
1層目のポリシリコン層が形成され、この第1層目のポ
リシリコン層をパターニングして、ゲート27が形成さ
れる。この時同時にワード線等も形成される。ゲート2
7はフィールド酸化膜11の端部よりややゲート酸化膜
41上でそれぞれ終端する。次に、ゲート27、フィー
ルド酸化膜11をマスクとして不純物のイオン注入が行
われる。これでソース・ドレイン領域となる不純物拡散
領域5s、7dがセルファラインで形成される。これは
他のトランジスタのソース・ドレイン領域の形成と同時
である。
次に、全面に眉間絶縁@42を形成する。この眉間絶縁
膜42はゲート酸化膜41、ゲート27゜フィールド酸
化膜11等の上部に亘って形成される。そして、第2図
すに示すように、第3のコンタクト領域側のゲート27
の端部の層間絶縁膜42を除去し、開口部28を形成す
る。開口部28の形成より基板表面では不純物拡散領域
7dが露出し、さらにゲート27の端部の上面が露出す
る。
膜42はゲート酸化膜41、ゲート27゜フィールド酸
化膜11等の上部に亘って形成される。そして、第2図
すに示すように、第3のコンタクト領域側のゲート27
の端部の層間絶縁膜42を除去し、開口部28を形成す
る。開口部28の形成より基板表面では不純物拡散領域
7dが露出し、さらにゲート27の端部の上面が露出す
る。
次に、配線層13を設けるための第2層目のポリシリコ
ン層の形成が行われる。この第2N目のポリシリコン層
のバターニングから配線層13が得られる。配線層13
は、抵抗負荷を形成するための層とは別の層とされ、リ
ソグラフィーの限界からのサイズの規制を受けない。配
線113は上記開口部28の全体を覆う範囲で形成され
、この配線層13を介して上記不純物拡散領域7dとゲ
ート27は電気的に接続される。そして、第2図Cに示
すように、全面に第2の眉間絶縁膜43が形成される。
ン層の形成が行われる。この第2N目のポリシリコン層
のバターニングから配線層13が得られる。配線層13
は、抵抗負荷を形成するための層とは別の層とされ、リ
ソグラフィーの限界からのサイズの規制を受けない。配
線113は上記開口部28の全体を覆う範囲で形成され
、この配線層13を介して上記不純物拡散領域7dとゲ
ート27は電気的に接続される。そして、第2図Cに示
すように、全面に第2の眉間絶縁膜43が形成される。
この第2の眉間絶縁膜43によって上記配線1ii13
は被覆される。
は被覆される。
次に、第2図dに示すように、第2のコンタクト領域に
対して開口部26が形成される。開口部26は上記第2
の眉間絶縁膜43と眉間絶縁膜42を貫通するように形
成され、その底部で不純物拡散領域5Sが露出すると共
にゲート27の端部の上面が露出する。
対して開口部26が形成される。開口部26は上記第2
の眉間絶縁膜43と眉間絶縁膜42を貫通するように形
成され、その底部で不純物拡散領域5Sが露出すると共
にゲート27の端部の上面が露出する。
このような開口部26を形成した後、第2図eに示すよ
うに、全面に第3層目の薄いポリシリコン層を形成し、
これをバターニングして抵抗層32を開口部26を含む
領域に残す。その結果、上記不純物拡散領域5sはその
抵抗層32を介して上記ゲート27に接続することにな
り、第2のコンタク)!域の電気的な接続が行われる。
うに、全面に第3層目の薄いポリシリコン層を形成し、
これをバターニングして抵抗層32を開口部26を含む
領域に残す。その結果、上記不純物拡散領域5sはその
抵抗層32を介して上記ゲート27に接続することにな
り、第2のコンタク)!域の電気的な接続が行われる。
この時のリソグラフィーも、配線層13のパターニング
と同様に余裕を以て行えるため、特にメモリセルの縮小
化を図った場合に有利である。
と同様に余裕を以て行えるため、特にメモリセルの縮小
化を図った場合に有利である。
〔発明の効果]
本発明のメモリ装置は、第その第3のコンタクト領域に
接続する抵抗層と第3のコンタクト領域に設けられる配
線層が別個の層から形成されるため、これらのパターン
の間の間隔を短くすることが可能となる。従って、メモ
リセルのサイズを縮小化することができ、高集積化に有
利である。
接続する抵抗層と第3のコンタクト領域に設けられる配
線層が別個の層から形成されるため、これらのパターン
の間の間隔を短くすることが可能となる。従って、メモ
リセルのサイズを縮小化することができ、高集積化に有
利である。
5・・・選択トランジスタ
7・・・駆動トランジスタ
9・・・抵抗負荷
3・・・配線層
4.27・・・ゲート
5.26.28・・・開口部
l、32・・・抵抗層
第1図は本発明のメモリ装置の要部のレイアウト例を示
す平面図、第2図a〜第2図eは本発明のメモリ装置の
一例の製造の方法をその工程に従って説明するための工
程断面図、第3図は従来のSRAMのメモリセルのレイ
アウト例を示す平面図、第4図は従来のメモリ装置にか
かるいわゆるシェアードコンタクト構造を説明するため
の断面図、第5図は一般的なSRAMのメモリセルの回
路を示す回路図である。 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃(他2名) 1〜3・・・コンタクト領域 第2図a 第2図す 第2図C 第2図d 第2図e 第4図
す平面図、第2図a〜第2図eは本発明のメモリ装置の
一例の製造の方法をその工程に従って説明するための工
程断面図、第3図は従来のSRAMのメモリセルのレイ
アウト例を示す平面図、第4図は従来のメモリ装置にか
かるいわゆるシェアードコンタクト構造を説明するため
の断面図、第5図は一般的なSRAMのメモリセルの回
路を示す回路図である。 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃(他2名) 1〜3・・・コンタクト領域 第2図a 第2図す 第2図C 第2図d 第2図e 第4図
Claims (1)
- 【特許請求の範囲】 一対の高抵抗負荷と一対の駆動トランジスタとで形成さ
れたフリップフロップ回路と、一対の選択トランジスタ
でメモリセルが構成されたメモリ装置において、 第1の選択トランジスタの不純物拡散領域と第1の駆動
トランジスタの不純物拡散領域と第2の駆動トランジス
タのゲートと第1の抵抗負荷が接続される第1のコンタ
クト領域と、 第1の駆動トランジスタのゲートと第2の抵抗負荷と第
2の選択トランジスタの不純物拡散領域が接続される第
2のコンタクト領域と、 第2の駆動トランジスタの不純物拡散領域と第1の駆動
トランジスタのゲートが配線層を介して接続される第3
のコンタクト領域とを有し、その第3のコンタクト領域
の配線層は、上記第1及び第2のコンタクト領域に接続
される抵抗層とは別の層からなるメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63191468A JPH0240950A (ja) | 1988-07-30 | 1988-07-30 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63191468A JPH0240950A (ja) | 1988-07-30 | 1988-07-30 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0240950A true JPH0240950A (ja) | 1990-02-09 |
Family
ID=16275157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63191468A Pending JPH0240950A (ja) | 1988-07-30 | 1988-07-30 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0240950A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5981129A (en) * | 1997-02-20 | 1999-11-09 | Sharp Kabushiki Kaisha | Electrophotographic toner and method of manufacturing same |
-
1988
- 1988-07-30 JP JP63191468A patent/JPH0240950A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5981129A (en) * | 1997-02-20 | 1999-11-09 | Sharp Kabushiki Kaisha | Electrophotographic toner and method of manufacturing same |
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