JPH02370A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH02370A JPH02370A JP63269702A JP26970288A JPH02370A JP H02370 A JPH02370 A JP H02370A JP 63269702 A JP63269702 A JP 63269702A JP 26970288 A JP26970288 A JP 26970288A JP H02370 A JPH02370 A JP H02370A
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- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 43
- 230000000694 effects Effects 0.000 abstract description 5
- 239000002019 doping agent Substances 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 15
- 238000002955 isolation Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000009413 insulation Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000007373 indentation Methods 0.000 description 3
- 238000003825 pressing Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- XPIJWUTXQAGSLK-UHFFFAOYSA-N ozenoxacin Chemical compound C1=C(C)C(NC)=NC=C1C1=CC=C2C(=O)C(C(O)=O)=CN(C3CC3)C2=C1C XPIJWUTXQAGSLK-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に縦型ＭＯ３ＦＥＴを含
む複数の回路素子を同一チップ上に形成した集積回路装
置において、出力用縦型ＭＯＳＦＥＴと他の回路素子と
を分離する構造に関する。
む複数の回路素子を同一チップ上に形成した集積回路装
置において、出力用縦型ＭＯＳＦＥＴと他の回路素子と
を分離する構造に関する。
近年、縦型ＭＯＳＦＥＴは自動車のランプやソレノイド
・リレー等の各種車載電力負荷等を駆動するためのスイ
ッチング素子として用いられている。
・リレー等の各種車載電力負荷等を駆動するためのスイ
ッチング素子として用いられている。
最近縦型ＭＯＳＦＥＴと０ＭＯ８ＩＣの製造プロセスに
整合性があることから、縦型ＭＯ３ＦＥＴと複数の周辺
の回路素子を同一チップ上に形成し、この周辺の回路素
子により電流制限回路、加熱検出回路、過電圧検出回路
等の各種保護回路を形成し、縦型ＭＯＳＦＥＴを負荷短
絡時の大電流あるいは高電圧サージから保護するような
集積回路装置が提案されている。
整合性があることから、縦型ＭＯ３ＦＥＴと複数の周辺
の回路素子を同一チップ上に形成し、この周辺の回路素
子により電流制限回路、加熱検出回路、過電圧検出回路
等の各種保護回路を形成し、縦型ＭＯＳＦＥＴを負荷短
絡時の大電流あるいは高電圧サージから保護するような
集積回路装置が提案されている。
縦型ＭＯＳＦＥＴとともに多数の他の回路素子を同一チ
ップ上に形成した集積回路装置において、出力用縦型Ｍ
ＯＳＦＥＴと他の回路素子とを分離する構造には、絶縁
分離、誘電体分離などがある。
ップ上に形成した集積回路装置において、出力用縦型Ｍ
ＯＳＦＥＴと他の回路素子とを分離する構造には、絶縁
分離、誘電体分離などがある。
第５図は絶縁分離の１例であり（ＩＥＥＥ １９８７
ＣＬＩＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩ
Ｔ Ｃ０ＮＰＥＲＥＮＣＥＰ、２７６参照）。第６図は
誘電体分離の１例である（特開昭６１−１９６５７６号
公報参照）。
ＣＬＩＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩ
Ｔ Ｃ０ＮＰＥＲＥＮＣＥＰ、２７６参照）。第６図は
誘電体分離の１例である（特開昭６１−１９６５７６号
公報参照）。
上述した従来の分離技術は工程が複雑であり、生産コス
トが高くなるという欠点がある。
トが高くなるという欠点がある。
例えば第５図の絶縁分離を例にとれば、Ｎ＋基板ｌにＮ
＋の埋込み層５１を設け、その上にＰ−型エピタキシャ
ル層５２を積み、さらにＮ型エピタキシャル層３を積み
、表面からＰ型の不純物を拡散することにより、絶縁分
離用Ｐ型拡散層５３を形成するというような複雑な工程
を必要とする。
＋の埋込み層５１を設け、その上にＰ−型エピタキシャ
ル層５２を積み、さらにＮ型エピタキシャル層３を積み
、表面からＰ型の不純物を拡散することにより、絶縁分
離用Ｐ型拡散層５３を形成するというような複雑な工程
を必要とする。
また、第６図の誘電体分離は、Ｎ＋基板６３の裏面を酸
化して分離用内部酸化膜６２を形成し縦型ＭＯＳＦＥＴ
２３を形成する領域の分離用内部酸化膜６２を部分的に
エツチングした後、Ｎ＋基板６３の裏面側にＮ＋ポリシ
リコン層６１を堆積し、その後Ｎ＋基板６３の表面にＮ
−エピタキシャル層３を積み、最°後にトレンチ溝６４
を掘り、このトレンチ溝内にＰＳＧ膜１１を埋め込むこ
とにより絶縁を行っている。この方法は基板の裏と表と
で目合せをする必要があったり、深いトレンチ溝６４を
掘る必要があるなど技術的に難しい工程を用いている。
化して分離用内部酸化膜６２を形成し縦型ＭＯＳＦＥＴ
２３を形成する領域の分離用内部酸化膜６２を部分的に
エツチングした後、Ｎ＋基板６３の裏面側にＮ＋ポリシ
リコン層６１を堆積し、その後Ｎ＋基板６３の表面にＮ
−エピタキシャル層３を積み、最°後にトレンチ溝６４
を掘り、このトレンチ溝内にＰＳＧ膜１１を埋め込むこ
とにより絶縁を行っている。この方法は基板の裏と表と
で目合せをする必要があったり、深いトレンチ溝６４を
掘る必要があるなど技術的に難しい工程を用いている。
さて、縦型ＭＯＳＦＥＴは、第５図、第６図に示すよう
にそのＮ＋基板をドレイン領域としているため、負荷を
正の電源ラインに接続し、スイッチング素子として用い
る縦型ＭＯＳＦＥＴのドレインをこの負荷に接続しソー
スを接地する方式のいわゆるローサイド・スイッチ等の
ように、ドレインを出力端子とする場合には、縦型ＭＯ
ＳＦＥＴのドレイン電極の電圧は、出力状態によって変
化する。一方、周辺のＣＭＯ３制御回路の基板電位やウ
ェルの電位は固定されている必要があり、そのため、周
辺回路の基板やウェルが縦型ＭＯＳＦＥＴのドレイン領
域と分離されている必要がある。
にそのＮ＋基板をドレイン領域としているため、負荷を
正の電源ラインに接続し、スイッチング素子として用い
る縦型ＭＯＳＦＥＴのドレインをこの負荷に接続しソー
スを接地する方式のいわゆるローサイド・スイッチ等の
ように、ドレインを出力端子とする場合には、縦型ＭＯ
ＳＦＥＴのドレイン電極の電圧は、出力状態によって変
化する。一方、周辺のＣＭＯ３制御回路の基板電位やウ
ェルの電位は固定されている必要があり、そのため、周
辺回路の基板やウェルが縦型ＭＯＳＦＥＴのドレイン領
域と分離されている必要がある。
従って、前述した絶縁分離、誘電体分離等の構造を使用
して縦型ＭＯＳＦＥＴと他の回路素子とを電気的に絶縁
して分離する必要がある。
して縦型ＭＯＳＦＥＴと他の回路素子とを電気的に絶縁
して分離する必要がある。
ところで、自動車の電気回路においては、配線（ワイヤ
ーハーネス）を減らすことを目的として、自動車の車体
（ボディー）自体を接地電極としている。一方、自動車
のランプ、ソレノイド・リレー等の負荷を正の電源ライ
ンに接続すると、負荷が接地電極である自動車の車体に
触れたときに火災の起こる危険がある。従って、安全の
ために、これらの負荷は接地側に接続し負荷を駆動する
スイッチング素子を正の電源ラインに接続する方式が採
られている。このように負荷を接地し、スイッチンク素
子を電源ラインに接続する方式は７％イサイド・スイッ
チと呼ばれている。
ーハーネス）を減らすことを目的として、自動車の車体
（ボディー）自体を接地電極としている。一方、自動車
のランプ、ソレノイド・リレー等の負荷を正の電源ライ
ンに接続すると、負荷が接地電極である自動車の車体に
触れたときに火災の起こる危険がある。従って、安全の
ために、これらの負荷は接地側に接続し負荷を駆動する
スイッチング素子を正の電源ラインに接続する方式が採
られている。このように負荷を接地し、スイッチンク素
子を電源ラインに接続する方式は７％イサイド・スイッ
チと呼ばれている。
ハイサイド・スイッチをＮチャンネル型（Ｎ ｃ ｈ
）縦型ＭＯＳＦＥＴで構成する場合、そのドレインが正
の電源側に接続され、そのソースが出力端子となり、自
動車のランプ、ソレノイド・リレー等の各種車載電力負
荷の一方の電極に接続される。
）縦型ＭＯＳＦＥＴで構成する場合、そのドレインが正
の電源側に接続され、そのソースが出力端子となり、自
動車のランプ、ソレノイド・リレー等の各種車載電力負
荷の一方の電極に接続される。
なお、このようなＮｃｈ縦型ＭＯ３ＦＥＴを完全にオン
させるにはゲート電圧を電源電圧より高くする必要があ
るが、これは昇圧回路を用いて容易に行うことができる
。
させるにはゲート電圧を電源電圧より高くする必要があ
るが、これは昇圧回路を用いて容易に行うことができる
。
このように、ハイサイドスイッチ等においては、出力端
子がソース電極となり、ドレイン電極の電位は他の回路
素子と共通の電源電圧に固定されるため、必ずしも電気
的に絶縁された素子分離な行う必要はない。したがって
縦型ＭＯＳＦＥＴと他の回路素子とを共通の基板に形成
することが可能である。
子がソース電極となり、ドレイン電極の電位は他の回路
素子と共通の電源電圧に固定されるため、必ずしも電気
的に絶縁された素子分離な行う必要はない。したがって
縦型ＭＯＳＦＥＴと他の回路素子とを共通の基板に形成
することが可能である。
しかしながら、出力トランジスタとしての縦型ＭＯ３Ｆ
ＥＴは高電圧、大電流をスイッチングするため、他の回
路素子に影響を与えないように素子の構造および配置を
工夫する必要があるとともに、素子を安価に製造するた
めには、なるべく製造工程数が少なくてすむ構造とする
必要がある。
ＥＴは高電圧、大電流をスイッチングするため、他の回
路素子に影響を与えないように素子の構造および配置を
工夫する必要があるとともに、素子を安価に製造するた
めには、なるべく製造工程数が少なくてすむ構造とする
必要がある。
本発明によれば、−導電型の半導体基板の一生面より他
の主面に電流通路を有する縦型ＭＯＳＦＥＴを含む多数
の回路素子が同一の半導体基板に形成され、縦型ＭＯ３
ＦＥＴと他の回路素子との間に深い他の導電型の不純物
拡散領域を有している集積回路装置を得る。
の主面に電流通路を有する縦型ＭＯＳＦＥＴを含む多数
の回路素子が同一の半導体基板に形成され、縦型ＭＯ３
ＦＥＴと他の回路素子との間に深い他の導電型の不純物
拡散領域を有している集積回路装置を得る。
本発明では従来の技術のように縦型ＭＯＳＦＥＴと集積
回路とを電気的に絶縁して分離するのでなく、深いＰ型
拡散層によって縦型ＭＯ３ＦＥＴの出力電流径路を制限
することにより他の回路素子に対する影響を軽減してお
り、より簡単な構造であり、製造が容易である。
回路とを電気的に絶縁して分離するのでなく、深いＰ型
拡散層によって縦型ＭＯ３ＦＥＴの出力電流径路を制限
することにより他の回路素子に対する影響を軽減してお
り、より簡単な構造であり、製造が容易である。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。
Ｎ＋基板１の上にＮ型エピタキシャル層１３を積んだエ
ピタキシャルウェハーを使用する。これはディスクリー
トの縦型ＭＯＳＦＥＴを作成する際に用いるものと同じ
である。ただし、後で深いＰ型拡散領域１２を形成する
際にＮ＋基板ｌから不純物の拡散がおこりＮ＋のせり上
がり領域２が形成され実効的なＮ−エピタキシャル膜の
厚さが減少するため、押込前のエピタキシャル層１３の
厚さはディスクリートの縦型ＭＯＳＦＥＴを作製する場
合よりも厚くしておく。通常車載用の半導体素子として
要求される耐圧は６０Ｖ前後であるため、エピタキシャ
ル層の抵抗率はｌΩ・ｃｍ前後のものを用いる。この時
必要な、Ｐ型拡散層１２の押込前のエピタキシャル層１
３の厚さは２０〜３０μｍ程度である。
ピタキシャルウェハーを使用する。これはディスクリー
トの縦型ＭＯＳＦＥＴを作成する際に用いるものと同じ
である。ただし、後で深いＰ型拡散領域１２を形成する
際にＮ＋基板ｌから不純物の拡散がおこりＮ＋のせり上
がり領域２が形成され実効的なＮ−エピタキシャル膜の
厚さが減少するため、押込前のエピタキシャル層１３の
厚さはディスクリートの縦型ＭＯＳＦＥＴを作製する場
合よりも厚くしておく。通常車載用の半導体素子として
要求される耐圧は６０Ｖ前後であるため、エピタキシャ
ル層の抵抗率はｌΩ・ｃｍ前後のものを用いる。この時
必要な、Ｐ型拡散層１２の押込前のエピタキシャル層１
３の厚さは２０〜３０μｍ程度である。
イオン注入等により縦型ＭＯＳＦＥＴ２３と制御用回路
２６との間にポロンを注入し、高温で押込みを行うこと
により素子分離用の深いＰ型拡散領域１２を形成する。
２６との間にポロンを注入し、高温で押込みを行うこと
により素子分離用の深いＰ型拡散領域１２を形成する。
高温長時間の埋込みを行うことによりＮ−基板ｌから不
純物の拡散がおこりＮ＋のせり上がり領域２が形成され
る。素子分離用の深いＰ型拡散領域１２はこのＮ＋のせ
り上がり領域２に接触するようにエピタキシャル膜１３
の膜厚、埋込み時間を設定する。抵抗率１Ω・ｃｍ。
純物の拡散がおこりＮ＋のせり上がり領域２が形成され
る。素子分離用の深いＰ型拡散領域１２はこのＮ＋のせ
り上がり領域２に接触するようにエピタキシャル膜１３
の膜厚、埋込み時間を設定する。抵抗率１Ω・ｃｍ。
押込み前のエピタキシャル膜１３の厚さが２５μｍであ
るエピタキシャルウェハーの場合、１２００℃。
るエピタキシャルウェハーの場合、１２００℃。
５０時間の押込みによりＮ＋のせり上がり領域２の厚さ
は１３μｍ程度となる。ポロンのイオン注入量を１．５
Ｘ １０１３ｃｍ−’とした場合、深いＰ型拡散領域
１２の深さは１１μｍ程度となる。その後、縦型ＭＯＳ
ＦＥＴ２３と制御用回路２６を形成する。
は１３μｍ程度となる。ポロンのイオン注入量を１．５
Ｘ １０１３ｃｍ−’とした場合、深いＰ型拡散領域
１２の深さは１１μｍ程度となる。その後、縦型ＭＯＳ
ＦＥＴ２３と制御用回路２６を形成する。
第２図（ａ）に縦型ＭＯＳＦＥＴの制御用回路との間に
浅いＰ型拡散領域３６を有する集積回路装置の断面図を
示す。第１図に示したＮチャンネル型ＭＯＳＦＥＴ２５
は省略しである。同図に示したものはハイサイドスイッ
チであるため縦型ＭＯＳＦＥＴのドレイン１４とＰチャ
ンネル型ＭＯ３ＦＥＴのソース１９は電源３５に接続さ
れ、縦型ＭＯ３ＦＥＴのソース１６は負荷抵抗３４に接
続されている。Ｐ型拡散領域３６が浅いため寄生バイポ
ーラトランジスタ３３のベースと縦型ＭＯ３ＦＥＴのエ
ピタキシャル抵抗３０は浅いＰ型拡散領域３６の下部の
エピタキシャル抵抗３１で接続される。
浅いＰ型拡散領域３６を有する集積回路装置の断面図を
示す。第１図に示したＮチャンネル型ＭＯＳＦＥＴ２５
は省略しである。同図に示したものはハイサイドスイッ
チであるため縦型ＭＯＳＦＥＴのドレイン１４とＰチャ
ンネル型ＭＯ３ＦＥＴのソース１９は電源３５に接続さ
れ、縦型ＭＯ３ＦＥＴのソース１６は負荷抵抗３４に接
続されている。Ｐ型拡散領域３６が浅いため寄生バイポ
ーラトランジスタ３３のベースと縦型ＭＯ３ＦＥＴのエ
ピタキシャル抵抗３０は浅いＰ型拡散領域３６の下部の
エピタキシャル抵抗３１で接続される。
縦型ＭＯＳＦＥＴの出力電流が増加すると縦型ＭＯ３Ｆ
ＥＴのエピタキシャル抵抗３０での電圧降下が増加し、
寄生バイポーラトランジスタ３３のベースはそのエミッ
タに対して負にバイアスされるため、寄生バイポーラト
ランジスタ３３がオンする。
ＥＴのエピタキシャル抵抗３０での電圧降下が増加し、
寄生バイポーラトランジスタ３３のベースはそのエミッ
タに対して負にバイアスされるため、寄生バイポーラト
ランジスタ３３がオンする。
この時流れる電流がトリガとなり制御用回路がラッチア
ップする。ラッチアップを避けるには浅いＰ型拡散領域
３６０幅を広くしてバイポーラトランジスタのベース抵
抗３２に比べ浅いＰ型拡散領域３６の下部のエピタキシ
ャル抵抗３１を大キくする必要があるが、これではチッ
プ面積の増大を伴ってしまう。
ップする。ラッチアップを避けるには浅いＰ型拡散領域
３６０幅を広くしてバイポーラトランジスタのベース抵
抗３２に比べ浅いＰ型拡散領域３６の下部のエピタキシ
ャル抵抗３１を大キくする必要があるが、これではチッ
プ面積の増大を伴ってしまう。
一方第２図（ｂ）の方は深いＰ型拡散領域１２がＮ＋の
せり上がり領域２まで達しているため、縦型ＭＯＳＦＥ
Ｔの出力電流が制御回路側に影響を及ぼすことはない。
せり上がり領域２まで達しているため、縦型ＭＯＳＦＥ
Ｔの出力電流が制御回路側に影響を及ぼすことはない。
寄生バイポーラトランジスタ３３のベースはベース抵抗
３２を通してＮ＋のせり上がり領域２に接続されており
、この領域は比較的不純物濃度が高いため常に電源電圧
ＶＤＤにバイアスされている。したがって寄生バイポー
ラトランジスタ３３がオンすることはない。また、第２
図（ａ）に示したＰ型拡散領域が浅い場合のようにチッ
プ面積は増大しない。
３２を通してＮ＋のせり上がり領域２に接続されており
、この領域は比較的不純物濃度が高いため常に電源電圧
ＶＤＤにバイアスされている。したがって寄生バイポー
ラトランジスタ３３がオンすることはない。また、第２
図（ａ）に示したＰ型拡散領域が浅い場合のようにチッ
プ面積は増大しない。
Ｐ型頭域１２を押し込む前のエピタキシャル層１３の抵
抗率が１Ω・ｃｍ、厚さが２５μｍの場合前述したとお
り深いＰ型拡散領域１２の深さは１１μｍ程度となるが
、この時深いＰ型拡散領域１２の幅を１５μｍ以上とれ
ば制御回路のラッチアップを避けることができる。
抗率が１Ω・ｃｍ、厚さが２５μｍの場合前述したとお
り深いＰ型拡散領域１２の深さは１１μｍ程度となるが
、この時深いＰ型拡散領域１２の幅を１５μｍ以上とれ
ば制御回路のラッチアップを避けることができる。
なお、深いＰ型拡散領域１２とＮ＋のせり上がり領域２
が接触しても、接合は傾斜接合となるため耐圧の低下は
起りにくい。前述の拡散条件で１８０Ｖ前後の耐圧が発
生し、応用上特に問題ない また第２図（ｃ）〜（ｅ）にシミュレーションによるＰ
型拡散領域１２下部の不純物濃度プロファイルを示した
。第２図（Ｃ）は押込み前、第２図（ｄ）は７５０分、
第２図（ｅ）は３０００分、Ｐ型拡散領域３６の押込み
を行った後の不純物プロファイルである。押込みは１２
００℃の不活性ガス中で行った。
が接触しても、接合は傾斜接合となるため耐圧の低下は
起りにくい。前述の拡散条件で１８０Ｖ前後の耐圧が発
生し、応用上特に問題ない また第２図（ｃ）〜（ｅ）にシミュレーションによるＰ
型拡散領域１２下部の不純物濃度プロファイルを示した
。第２図（Ｃ）は押込み前、第２図（ｄ）は７５０分、
第２図（ｅ）は３０００分、Ｐ型拡散領域３６の押込み
を行った後の不純物プロファイルである。押込みは１２
００℃の不活性ガス中で行った。
Ｎ＋基板１は縦型ＭＯＳＦＥＴのドレイン電極となるた
めオーミック接触のとりやすい抵抗率０００６〜０．０
３０Ω・ｃｍのものを用いる。不純物濃度に換算すると
１０’ａ〜ｌ Ｏ”ｃｍ−３であり、不純物は比較的拡
散係数の小さいアンチモン（Ｓｂ）を用いている。この
Ｎ＋基板１上に抵抗率１．０Ω・ｃｍ（不純物濃度５．
６ Ｘ １０ ”ｃｍ ’）のエピタキシャル層１３を
２５μｍ積んだ。不純物はリン（Ｐ）である（第２図（
Ｃ））。
めオーミック接触のとりやすい抵抗率０００６〜０．０
３０Ω・ｃｍのものを用いる。不純物濃度に換算すると
１０’ａ〜ｌ Ｏ”ｃｍ−３であり、不純物は比較的拡
散係数の小さいアンチモン（Ｓｂ）を用いている。この
Ｎ＋基板１上に抵抗率１．０Ω・ｃｍ（不純物濃度５．
６ Ｘ １０ ”ｃｍ ’）のエピタキシャル層１３を
２５μｍ積んだ。不純物はリン（Ｐ）である（第２図（
Ｃ））。
ボロンをドーズ量１．５ Ｘ １０１３ｃｍ−２でイオ
ン注入した後、１２００℃の不活性ガス中で７５０分間
押込んだ時のプロファイルが第２図（ｄ）であり、３０
００分間押込んだ時のプロファイルが第２図（ｅ）であ
る。
ン注入した後、１２００℃の不活性ガス中で７５０分間
押込んだ時のプロファイルが第２図（ｄ）であり、３０
００分間押込んだ時のプロファイルが第２図（ｅ）であ
る。
ここでＰＮ接合の表面からの深さをＸｊとする。
また実効的なエピタキシャル膜の厚さＸｅを表面からＮ
型領域の濃度が初期エピタキシャル層１３の濃度と等し
くなる点までの距離と定義する。押込み７５０分間の場
合、Ｘｊ＝７．！ｌＪｕｍ、Ｘｅ＝１５．９μｍであり
実効的なエピタキシャル膜の厚さＸｅに対するＰＮ接合
の深さＸｊの割合は約５０％と比較的小さい（第２図（
ｄ））。その結果Ｐ型拡散領域３６とＮ＋のせり上がり
領域２にはさまれたＮ−領域３の濃度はほぼ初期エピタ
キシャル層１３の濃度と等しくなっている。このような
場合は第２図（ａ）に示した浅いＰ型拡散領域３６の下
部の抵抗３１と寄生バイポーラトランジスタのベース抵
抗３２は同程度の大きさとなり、寄生バイポーラトラン
ジスタのオンによるラッチアップカ懸念すれる。
型領域の濃度が初期エピタキシャル層１３の濃度と等し
くなる点までの距離と定義する。押込み７５０分間の場
合、Ｘｊ＝７．！ｌＪｕｍ、Ｘｅ＝１５．９μｍであり
実効的なエピタキシャル膜の厚さＸｅに対するＰＮ接合
の深さＸｊの割合は約５０％と比較的小さい（第２図（
ｄ））。その結果Ｐ型拡散領域３６とＮ＋のせり上がり
領域２にはさまれたＮ−領域３の濃度はほぼ初期エピタ
キシャル層１３の濃度と等しくなっている。このような
場合は第２図（ａ）に示した浅いＰ型拡散領域３６の下
部の抵抗３１と寄生バイポーラトランジスタのベース抵
抗３２は同程度の大きさとなり、寄生バイポーラトラン
ジスタのオンによるラッチアップカ懸念すれる。
一方、押込み３０００分間の場合、Ｘ ｊ ＝ １０．
４μｉｎ、Ｘｅ＝１５．９μｍであり、実効的なエピタ
キシャル膜の厚さＸｅに対するＰＮ接合の深さＸｊの割
合は約８０％に達している（第２図（ｅ））。実効的な
エピタキシャル膜の厚さＸｅに対するＰＮ接合の深さＸ
ｊの割合が大きい場合（Ｘ ｊ ／ Ｘ ｅ〉０．７の
場合）、Ｐ型拡散領域３６とＮ＋のせり上がり領域２で
はさまれたＮ−領域３の不純物濃度は初期エピタキシャ
ル層１３の濃度に比べかなり低くなる。そのため、第２
図（ａ）に示した浅いＰ型拡散領域３６の下部のエピタ
キシャル抵抗３１に相当する抵抗は非常に大きい値とな
り、寄生バイポーラトランジスタ３３のベース抵抗３２
の値はそれに比べて無視できるようになり、寄生バイポ
ーラがオンすることによるラッチアップを防止すること
ができる。
４μｉｎ、Ｘｅ＝１５．９μｍであり、実効的なエピタ
キシャル膜の厚さＸｅに対するＰＮ接合の深さＸｊの割
合は約８０％に達している（第２図（ｅ））。実効的な
エピタキシャル膜の厚さＸｅに対するＰＮ接合の深さＸ
ｊの割合が大きい場合（Ｘ ｊ ／ Ｘ ｅ〉０．７の
場合）、Ｐ型拡散領域３６とＮ＋のせり上がり領域２で
はさまれたＮ−領域３の不純物濃度は初期エピタキシャ
ル層１３の濃度に比べかなり低くなる。そのため、第２
図（ａ）に示した浅いＰ型拡散領域３６の下部のエピタ
キシャル抵抗３１に相当する抵抗は非常に大きい値とな
り、寄生バイポーラトランジスタ３３のベース抵抗３２
の値はそれに比べて無視できるようになり、寄生バイポ
ーラがオンすることによるラッチアップを防止すること
ができる。
なお、Ｎ＋基板ｌはドレイン電極１４とオーミックコン
タクトをとるために高濃度とする必要があり、好ましく
は１０１７〜１０２０ｃｍ””の不純物濃度のものが用
いられる。さらに、ウェハーのわれ、かけを防止するた
めにはある程度の厚さが必要となり、好ましくは２００
〜９００μｍのものが用いられる。
タクトをとるために高濃度とする必要があり、好ましく
は１０１７〜１０２０ｃｍ””の不純物濃度のものが用
いられる。さらに、ウェハーのわれ、かけを防止するた
めにはある程度の厚さが必要となり、好ましくは２００
〜９００μｍのものが用いられる。
また、５０〜２５０ｖの耐圧を出すために、Ｐ＋領域１
２を押込む前のエピタキシャル層１３の厚さは２０〜３
０μｍに、その不純物濃度は１５′８〜１０Ｉ６０ｆｆ
！−３とすることが好ましい。
２を押込む前のエピタキシャル層１３の厚さは２０〜３
０μｍに、その不純物濃度は１５′８〜１０Ｉ６０ｆｆ
！−３とすることが好ましい。
さらに、深いＰ型拡散領域１２の深さは５〜２０μｍに
、幅は１０μｍ以上に、表面の不純物濃度は１０１５〜
１０”ｃｍ”に好ましくは選ばれる。そして、Ｎ＋のせ
り上がり領域２の厚さは好ましくは５〜２５μｍに設け
られる。
、幅は１０μｍ以上に、表面の不純物濃度は１０１５〜
１０”ｃｍ”に好ましくは選ばれる。そして、Ｎ＋のせ
り上がり領域２の厚さは好ましくは５〜２５μｍに設け
られる。
なお、この場合、深いＰ型拡散領域１２の深さをＸｊ、
押し込み前のエピタキシャル層１３の厚さをＸｅｐｉ、
Ｎ＋のせり上がり領域２の厚さをＸＮとすれば、Ｐ型拡
散領域１２の下部の抵抗Ｒ８を施例の断面図である。Ｎ
チャンネルＭＯ３）ランジスタ（Ｎ ｃ ｈ ＭＯ８Ｔ
ｒ）用Ｐウェル４０を素子分離用の深いＰ型拡散領域
１２と同時に形成するため、工程数を減らすことができ
る。
押し込み前のエピタキシャル層１３の厚さをＸｅｐｉ、
Ｎ＋のせり上がり領域２の厚さをＸＮとすれば、Ｐ型拡
散領域１２の下部の抵抗Ｒ８を施例の断面図である。Ｎ
チャンネルＭＯ３）ランジスタ（Ｎ ｃ ｈ ＭＯ８Ｔ
ｒ）用Ｐウェル４０を素子分離用の深いＰ型拡散領域
１２と同時に形成するため、工程数を減らすことができ
る。
また、このＰ型拡散領域は例えば約ｌＯμｍと濶いため
、第３図に示すようなオフセットゲート型あるいは第４
図に示すようなダブルドープドレイン型（ＤＤＤ型）等
の高圧Ｎｃｈ ＭＯＳＦＥＴを形成することが可能であ
る。ドレイン部の電界緩和を行い高圧化を図るためドレ
イン拡散領域４１の接合の深さを例えば、約３μｍと深
くしても、Ｐ型拡散領域４０の深さが約ｌＯμｍと深い
ため、基板との間でパンチスルーな起こすことはない。
、第３図に示すようなオフセットゲート型あるいは第４
図に示すようなダブルドープドレイン型（ＤＤＤ型）等
の高圧Ｎｃｈ ＭＯＳＦＥＴを形成することが可能であ
る。ドレイン部の電界緩和を行い高圧化を図るためドレ
イン拡散領域４１の接合の深さを例えば、約３μｍと深
くしても、Ｐ型拡散領域４０の深さが約ｌＯμｍと深い
ため、基板との間でパンチスルーな起こすことはない。
以上説明したように本発明は、縦型ＭＯ３ＦＥＴと集積
回路との間に深いＰ型拡散層を形成するという簡単でか
つ安価な方法で、縦型ＭＯＳＦＥＴの出力電流の制御回
路に対する影響をおさえることができる効果がある。
回路との間に深いＰ型拡散層を形成するという簡単でか
つ安価な方法で、縦型ＭＯＳＦＥＴの出力電流の制御回
路に対する影響をおさえることができる効果がある。
第１図は本発明の第１の実施例の断面図、第２図（ａ）
、 （ｂ）はそれぞれＰ型拡散領域の深さが浅い及び深
い場合の断面図、第２図（ｃ）〜（ｅ）は不純物プロフ
ァイルを示す図、第３図及び第４図はそれぞれ本発明の
第２及び第３の実施例の断面図、第５図は従来の絶縁分
離構造の断面図、第６図は従来の誘電体分離構造の断面
図である。 １・・・・・・Ｎ＋基板、２・・・・・・Ｎ＋のせり上
がり領域、３・・・・・・Ｎ−エピタキシャル層、４・
・・・・・ＮｃｈＭＯＳＦＥＴ用Ｐウェル、５・・・・
・・Ｐベース、６・・・・・・Ｎ＋拡散層、７・・・・
・・Ｐ＋拡散層、８・・・・・・ゲート酸化膜、９・・
・・・・酸化膜、１０・・・・・・ポリシリコンゲート
、１１・・・・・・ＰＳＧ膜、１２・・・・・・深いＰ
型拡散領域、１３・・・・・・押込み前のエピタキシャ
ル層、１４・・・・・・縦型ＭＯＳＦＥＴのドレイン、
１５・・・・・・縦型ＭＯＳＦＥＴのゲート、１６・・
・・・・縦型ＭＯ３ＦＥＴのソース、ｌ ７＝・・・−
Ｐｃｈ ＭＯＳＦＥＴのドレイン、１８＝−・Ｐｃｈ
ＭＯＳＦＥＴのゲート、１ ’９− Ｐ ｃ ｈＭＯ
３ＦＥＴのソース、２０−Ｎ ｃ ｈ ＭＯＳ Ｆ Ｅ
Ｔのドレイン、２１・・・・・・ＮｃｈＭＯＳＦＥＴ
のゲート、２２・・・・・・Ｎｃｈ ＭＯＳＦＥＴのソ
ース、２３・・・・・・縦型ＭＯＳＦＥＴ、２４・・・
・・・Ｐｃｈ ＭＯＳＦＥＴ。 ２５・・・・・・Ｎｃｈ ＭＯＳＦＥＴ、２６・・・・
・・制御用回路、３０・・・・・・縦型ＭＯＳＦＥＴの
エピタキシャル抵抗、３１・・・・・・浅いＰ型拡散領
域下部のエピタキシャル抵抗、３２・・・・・・寄生バ
イポーラトランジスタのベース抵抗、３３・・・・・・
寄生バイポーラトランジスタ、３４・・・・・・負荷抵
抗、３５・・・・・・電源、３６・・・・・・浅いＰ
ウｚ ル、４・Ｏ−・・・・Ｎｃｈ ＭＯＳＦＥＴ用Ｐ
つ。 ル、４１・・・・・・Ｎｃｈ ＭＯＳＦＥＴのドレイン
拡散領域、４２・・・・・・ＮｃｈＭＯＳＦＥＴのオフ
セット抵抗、４３・・・・・・Ｎｃｈ ＭＯＳＦＥＴ
（オフセットゲート型）、４４・・・・・・Ｐｃｈ Ｍ
ＯＳＦＥＴのドレイン拡散領域、４５・・・・・・Ｐｃ
ｈＭＯＳＦＥＴのオフセット抵抗、４６・・・・・・Ｐ
ｃｈ ＭＯＳＦＥＴ（オフセットゲート型）、４７−Ｎ
ｃｈ ＭＯＳＦＥＴ （ダブルドープドレイン型）、４
８−−Ｐｃｈ ＭＯＳＦＥＴ（ダブルドープドレイン型
）、５１・・・・・・Ｎ＋埋込み層、５２・・・・・・
Ｐ−エピタキシャル層、５３・・・・・・絶縁Ｐ型拡散
層、６１・・・・・・Ｎ＋ポリシリコン層、６２・・・
・・・分離用内部酸化膜、６３・・・・・・Ｎ＋基板、
３４・・・・・・分離溝。
、 （ｂ）はそれぞれＰ型拡散領域の深さが浅い及び深
い場合の断面図、第２図（ｃ）〜（ｅ）は不純物プロフ
ァイルを示す図、第３図及び第４図はそれぞれ本発明の
第２及び第３の実施例の断面図、第５図は従来の絶縁分
離構造の断面図、第６図は従来の誘電体分離構造の断面
図である。 １・・・・・・Ｎ＋基板、２・・・・・・Ｎ＋のせり上
がり領域、３・・・・・・Ｎ−エピタキシャル層、４・
・・・・・ＮｃｈＭＯＳＦＥＴ用Ｐウェル、５・・・・
・・Ｐベース、６・・・・・・Ｎ＋拡散層、７・・・・
・・Ｐ＋拡散層、８・・・・・・ゲート酸化膜、９・・
・・・・酸化膜、１０・・・・・・ポリシリコンゲート
、１１・・・・・・ＰＳＧ膜、１２・・・・・・深いＰ
型拡散領域、１３・・・・・・押込み前のエピタキシャ
ル層、１４・・・・・・縦型ＭＯＳＦＥＴのドレイン、
１５・・・・・・縦型ＭＯＳＦＥＴのゲート、１６・・
・・・・縦型ＭＯ３ＦＥＴのソース、ｌ ７＝・・・−
Ｐｃｈ ＭＯＳＦＥＴのドレイン、１８＝−・Ｐｃｈ
ＭＯＳＦＥＴのゲート、１ ’９− Ｐ ｃ ｈＭＯ
３ＦＥＴのソース、２０−Ｎ ｃ ｈ ＭＯＳ Ｆ Ｅ
Ｔのドレイン、２１・・・・・・ＮｃｈＭＯＳＦＥＴ
のゲート、２２・・・・・・Ｎｃｈ ＭＯＳＦＥＴのソ
ース、２３・・・・・・縦型ＭＯＳＦＥＴ、２４・・・
・・・Ｐｃｈ ＭＯＳＦＥＴ。 ２５・・・・・・Ｎｃｈ ＭＯＳＦＥＴ、２６・・・・
・・制御用回路、３０・・・・・・縦型ＭＯＳＦＥＴの
エピタキシャル抵抗、３１・・・・・・浅いＰ型拡散領
域下部のエピタキシャル抵抗、３２・・・・・・寄生バ
イポーラトランジスタのベース抵抗、３３・・・・・・
寄生バイポーラトランジスタ、３４・・・・・・負荷抵
抗、３５・・・・・・電源、３６・・・・・・浅いＰ
ウｚ ル、４・Ｏ−・・・・Ｎｃｈ ＭＯＳＦＥＴ用Ｐ
つ。 ル、４１・・・・・・Ｎｃｈ ＭＯＳＦＥＴのドレイン
拡散領域、４２・・・・・・ＮｃｈＭＯＳＦＥＴのオフ
セット抵抗、４３・・・・・・Ｎｃｈ ＭＯＳＦＥＴ
（オフセットゲート型）、４４・・・・・・Ｐｃｈ Ｍ
ＯＳＦＥＴのドレイン拡散領域、４５・・・・・・Ｐｃ
ｈＭＯＳＦＥＴのオフセット抵抗、４６・・・・・・Ｐ
ｃｈ ＭＯＳＦＥＴ（オフセットゲート型）、４７−Ｎ
ｃｈ ＭＯＳＦＥＴ （ダブルドープドレイン型）、４
８−−Ｐｃｈ ＭＯＳＦＥＴ（ダブルドープドレイン型
）、５１・・・・・・Ｎ＋埋込み層、５２・・・・・・
Ｐ−エピタキシャル層、５３・・・・・・絶縁Ｐ型拡散
層、６１・・・・・・Ｎ＋ポリシリコン層、６２・・・
・・・分離用内部酸化膜、６３・・・・・・Ｎ＋基板、
３４・・・・・・分離溝。
Claims (1)
- 一導電型の半導体基板に縦型ＭＯＳＦＥＴを含む複数の
回路素子が形成され、該回路素子が互いに配線された集
積回路装置において、前記縦型ＭＯＳＦＥＴと他の回路
素子との間に他の導電型の拡散領域を有することを特徴
とする集積回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269702A JP2729062B2 (ja) | 1987-10-27 | 1988-10-25 | 集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-272223 | 1987-10-27 | ||
| JP27222387 | 1987-10-27 | ||
| JP63269702A JP2729062B2 (ja) | 1987-10-27 | 1988-10-25 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02370A true JPH02370A (ja) | 1990-01-05 |
| JP2729062B2 JP2729062B2 (ja) | 1998-03-18 |
Family
ID=26548885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269702A Expired - Lifetime JP2729062B2 (ja) | 1987-10-27 | 1988-10-25 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729062B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713819B1 (en) * | 2002-04-08 | 2004-03-30 | Advanced Micro Devices, Inc. | SOI MOSFET having amorphized source drain and method of fabrication |
| JP2015088617A (ja) * | 2013-10-30 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548958A (en) * | 1978-10-02 | 1980-04-08 | Nec Corp | Semiconductor device |
| JPS61285750A (ja) * | 1985-06-12 | 1986-12-16 | Nissan Motor Co Ltd | 半導体装置 |
| JPS62239857A (ja) * | 1986-04-04 | 1987-10-20 | エスジェーエス―トムソン ミクロエレクトロニクス ソシエテ アノニム | 半導体基板に集積化可能な直流電圧逓倍器 |
| JPS63138779A (ja) * | 1986-11-29 | 1988-06-10 | Nec Kansai Ltd | 半導体素子 |
-
1988
- 1988-10-25 JP JP63269702A patent/JP2729062B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548958A (en) * | 1978-10-02 | 1980-04-08 | Nec Corp | Semiconductor device |
| JPS61285750A (ja) * | 1985-06-12 | 1986-12-16 | Nissan Motor Co Ltd | 半導体装置 |
| JPS62239857A (ja) * | 1986-04-04 | 1987-10-20 | エスジェーエス―トムソン ミクロエレクトロニクス ソシエテ アノニム | 半導体基板に集積化可能な直流電圧逓倍器 |
| JPS63138779A (ja) * | 1986-11-29 | 1988-06-10 | Nec Kansai Ltd | 半導体素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713819B1 (en) * | 2002-04-08 | 2004-03-30 | Advanced Micro Devices, Inc. | SOI MOSFET having amorphized source drain and method of fabrication |
| JP2015088617A (ja) * | 2013-10-30 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2729062B2 (ja) | 1998-03-18 |
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